CN108364880A - 半导体制造装置及半导体器件的制造方法 - Google Patents
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Abstract
本发明提供一种能够识别微小裂痕的半导体制造装置及半导体器件的制造方法。半导体制造装置具有:支承部,其支承裸芯片的下表面;拍摄部,其拍摄所述支承部上方的裸芯片的姿势;以及控制部,其利用所述支承部以在所述裸芯片的上表面侧形成凸或者凹的部位的方式使所述裸芯片变形,并利用所述拍摄部拍摄所述裸芯片的上表面。
Description
技术领域
本公开涉及半导体制造装置,能够应用于例如具有裸芯片外观检查功能的芯片贴装机。
背景技术
在半导体器件的制造中,为了检测出在半导体晶片或成为单片的半导体芯片上产生了的裂痕,而通过目测判定或识别摄像头等进行外观检查。
专利文献1:日本特开2012-182356号公报
在利用识别芯片贴装机的裸芯片姿势等的光学系统(图像识别)来检测裂痕的情况下,裂痕检测能力是宽度50μm以上。但是,层叠存储器产品等的裸芯片的微小裂痕是宽度3μm以下,因此远超出芯片贴装机的图像识别能力。
发明内容
本公开的课题在于提供一种能够识别微小裂痕的技术。
其它课题和新的特征根据本说明书的记述及附图而变得明朗。
简单说明本公开中具有代表性的概要如下。
即,一种半导体制造装置,其具有:支承部,其支承裸芯片的下表面;拍摄部,其拍摄所述支承部上方的裸芯片的姿势;以及控制部,其利用所述支承部以在所述裸芯片的上表面侧形成凸或者凹的部位的方式使所述裸芯片变形,并利用所述拍摄部拍摄所述裸芯片的上表面。
根据上述半导体制造装置,能够提高裂痕的识别精度。
附图说明
图1是示出实施例的芯片贴装机的构成的概略俯视图。
图2是示出图1的裸芯片供给部的构成的外观立体图。
图3是示出图2的裸芯片供给部的主要部分的概略剖视图。
图4是说明图1的芯片贴装机的概略构成及其动作的图。
图5是示出控制系统的概略构成的框图。
图6是说明第一实施例的半导体制造装置的裸芯片贴装工序的流程图。
图7是用于说明裂痕检测宽度扩大原理的图。
图8是用于说明裸芯片的外观检查识别的概念图。
图9是示出上推单元的构造的图。
图10是用于说明裸芯片变形机构的图。
图11是用于说明裸芯片变形机构的图。
图12是用于说明裸芯片变形机构的图。
图13是用于说明裸芯片的外观检查识别的概念图。
图14是示出第二实施例的中间载台的构造的剖视图。
图15是用于说明第二实施例的中间载台的构造的图。
图16是用于说明裸芯片变形的图。
图17是说明第二实施例的半导体制造装置的裸芯片贴装工序的流程图。
图18是用于说明第二实施例的裸芯片变形的图。
附图标记的说明
10 芯片贴装机
1 裸芯片供给部
13 上推单元
131 块部
1311 第一块
1312 第二块
1313 第三块
132 吸附部
2 拾取部
24 晶片识别摄像头
3 对准部
31 中间载台
311 载台
312 载台基部
313 吸附孔
316 开口部
32 载台识别摄像头
4 贴装部
41 贴装头
42 筒夹
44 基板识别摄像头
5 搬运部
8 控制部
BS 贴装载台
D 裸芯片
P 基板
具体实施方式
以下,使用附图说明实施方式、实施例及变形例。但是,在以下的说明中,对于同一构成要素标注同一附图标记,有时省略重复的说明。此外,附图中,为了使说明更明确,与实际的方式相比,有时示意性示出各部分的宽度、厚度、形状等,但只不过是一例,而非限定本发明的解释。
通常,在将被称作裸芯片的半导体芯片搭载于例如布线基板或引线框架等(以下统称为基板)的表面的芯片贴装机中,通常重复进行如下的动作(作业):使用筒夹等吸附嘴将裸芯片搬运到基板上,赋予按压力,并且对接合材料加热,由此进行贴装。
在由芯片贴装机等半导体制造装置进行的芯片贴装工序中,有将从半导体晶片(以下称作晶片)分割出的裸芯片剥离的剥离工序。在剥离工序中,用裸芯片上推单元的上推块或者针从切割带背面上推裸芯片,从保持于裸芯片供给部的切割带逐一进行剥离,并使用筒夹等吸附嘴搬运到基板上。
在切割圆板状的晶片来制造半导体芯片的情况下,有时会因切割时的切削阻力等而导致在半导体芯片产生从切断面延伸至内部的裂痕。
图7是用于说明裂痕检测宽度扩大原理的图。现有的芯片贴装机光学系统能力不足以直接检查微小裂痕,但是如图7所示,裸芯片裂痕能够随着裸芯片变形而扩大在图像识别时的检测宽度。实施方式的半导体制造装置在进行裸芯片识别时位于裸芯片的下方并能够支承裸芯片的支承部搭载使裸芯片变形的机构。例如,芯片贴装机等半导体制造装置具有如下的机构。
(1)一边用裸芯片供给部的裸芯片上推块使裸芯片变形,一边利用图像识别来检测裂痕。将上推单元的多自由度多级上推块与裸芯片表面检查组合起来,进行微小裂痕的检测。具体地,在拾取前使上推块动作(称其为先前上推模式),由此使裸芯片变形,使裂痕检测宽度扩大。
(2)一边在中间载台部通过真空或者大气压使裸芯片变形,一边通过图像识别来检测裂痕。在中间载台中央部设置与裸芯片尺寸对应的开口部,上述开口部位于相对于裸芯片边缘附近的吸附孔独立的位置。向开口部供给真空或者空气,利用压力使裸芯片变形,由此使裸芯片变形,使裂痕检测宽度扩大。
根据本实施方式,即使是光学系统能力低的装置也能够检测微小裂痕。
实施例1
图1是示出第一实施例的芯片贴装机的概略的俯视图。图2是说明在图1中当从箭头A方向观察时拾取头和贴装头的动作的图。
芯片贴装机10大体具有裸芯片供给部1、拾取部2、中间载台部3、贴装部4、搬运部5、基板供给部6、基板搬出部7、监视并控制各部的动作的控制装置8。Y轴方向是芯片贴装机10的前后方向,X轴方向是左右方向。裸芯片供给部1配置于芯片贴装机10的前侧,贴装部4配置于内侧。
首先,裸芯片供给部1供给向基板P上安装的裸芯片D。裸芯片供给部1具有保持晶片11的晶片保持台12、和从晶片11上推裸芯片D的用虚线表示的上推单元13。裸芯片供给部1通过未图示的驱动单元沿XY方向移动,使拾取的裸芯片D向上推单元13的位置移动。
拾取部2具有拾取裸芯片D的拾取头21、使拾取头21沿Y方向移动的拾取头的Y驱动部23、使筒夹22升降、旋转及沿X方向移动的未图示的各驱动部。拾取头21具有将上推后的裸芯片D吸附保持于前端的筒夹22(也参照图2),从裸芯片供给部1拾取裸芯片D,将其载置于中间载台31。拾取头21使筒夹22升降、旋转及沿X方向移动的未图示的各驱动部。
中间载台部3具有临时载置裸芯片D的中间载台31、和用于识别中间载台31上的裸芯片D的载台识别摄像头32。
贴装部4从中间载台31拾取裸芯片D,将其贴装于搬运来的基板P上,或者以层叠于已贴装于基板P上的裸芯片之上的形式贴装。贴装部4具有与拾取头21同样地具备前端吸附保持裸芯片D的筒夹42(也参照图2)的贴装头41、使贴装头41沿Y方向移动的Y驱动部43、拍摄基板P的位置识别标记(未图示)并识别贴装位置的基板识别摄像头44。
通过这样的结构,贴装头41基于载台识别摄像头32的拍摄数据修正拾取位置/姿势,从中间载台31拾取裸芯片D,并基于基板识别摄像头44的拍摄数据在基板P上贴装裸芯片D。
搬运部5具有并行设置的同一构造的第一、第二搬运部,各搬运部具备载置一张或多张基板P(图1中为4张)的基板搬运托盘51、和供基板搬运托盘51移动的托盘轨道52。基板搬运托盘51通过由沿着托盘轨道52设置的未图示的滚珠丝杠驱动设置于基板搬运托盘51的未图示的螺母来进行移动。
通过这样的结构,基板搬运托盘51在基板供给部6载置基板P并沿着托盘轨道52将其移动至贴装位置进行贴装后,移动至基板搬出部7,将基板P交接到基板搬出部7。第一、第二搬运部被相互独立地驱动,在载置于一基板搬运托盘51上的基板P贴装裸芯片D时,另一基板搬运托盘51搬出基板P,使其返回基板供给部6,进行载置新的基板P等的准备。
控制部8具备保存监视并控制芯片贴装机10的各部分动作的程序(软件)的存储器、和执行保存于存储器的程序的中央处理装置(CPU)。
接着,使用图3及图4说明裸芯片供给部1的结构。图3是表示裸芯片供给部的外观立体图的图。图4是表示裸芯片供给部的主要部分的概略剖视图。
裸芯片供给部1具备沿水平方向(XY方向)移动的晶片保持台12、和沿上下方向移动的上推单元13。晶片保持台12具有保持晶片环14的扩展环15、将保持于晶片环14且粘接有多个裸芯片D的切割带16水平定位的支承环17。上推单元13配置于支承环17的内侧。
裸芯片供给部1在上推裸芯片D时,使保持晶片环14的扩展环15下降。其结果为,拉伸被保持于晶片环14的切割带16,裸芯片D的间隔加宽,利用上推单元13从裸芯片D下方上推裸芯片D,提高裸芯片D的拾取性。此外,伴随薄型化而将裸芯片粘接于基板的粘接剂从液状成为膜状,在晶片11和切割带16之间贴附有被称作粘片膜(DAF)18的膜状的粘接材料。在具有粘片膜18的晶片11中,切割对晶片11和粘片膜18进行。因此,在剥离工序中,将晶片11和粘片膜18从切割带16剥离。此外,之后,忽略裸芯片粘着膜18的存在而进行说明。
芯片贴装机10具有识别晶片11上的裸芯片D的姿势的晶片识别摄像头24、识别被载置于中间载台31的裸芯片D的姿势的载台识别摄像头32、识别贴装载台BS上的安装位置的基板识别摄像头44。必须修正识别摄像头间的姿势偏移的是,参与贴装头41所进行的拾取的载台识别摄像头32与参与贴装头41所进行的向安装位置贴装的基板识别摄像头44。在本实施例中,使用晶片识别摄像头24来检测裸芯片D的裂痕。
针对控制部8,用图5来进行说明。图5是示出控制系统的概略构成的框图。控制系统80具有控制部8、驱动部86、信号部87、光学系统88。控制部8大体具有主要是由CPU(Central Processor Unit:中央处理器)构成的控制运算部81、存储装置82、输入输出装置83、总线84、电源部85。存储装置82具有由存储有处理程序等的RAM构成的主存储装置82a、由存储有控制所需的控制数据或图像数据等的HDD构成的辅助存储装置82b。输入输出装置83具有对装置状态和信息等进行显示的监视器83a、输入操作者的指示的触摸面板83b、操作监视器的鼠标83c、获取来自光学系统88的图像数据的图像获取装置83d。另外,输入输出装置83具有对裸芯片供给部1的XY台(未图示)或贴装头台的ZY驱动轴等的驱动部86进行控制的马达控制装置83e、获取或者控制各种传感器信号和来自照明装置等的开关等信号部87的信号的I/O信号控制装置83f。光学系统88包括晶片识别摄像头24、载台识别摄像头32、基板识别摄像头44。控制运算部81经由总线84来获取需要的数据、运算、控制拾取头21等向监视器83a等发送信息。
图6是说明第一实施例的半导体制造装置的裸芯片贴装工序的流程图。
在第一实施例的裸芯片贴装工序中,首先,将保持有从晶片盒取出的晶片11的晶片环14载置于晶片保持台12并搬运到进行裸芯片D的拾取的基准位置(以下,将该动作称为晶片加载(工序P1)。)。接下来,进行微调整(晶片对准),以使晶片11的配置位置与该基准位置准确地一致(工序P2)。
接着,使载置有晶片11的晶片保持台12以规定间距进行间距移动(晶片间距)并保持水平,由此将最初要拾取的裸芯片D配置于拾取位置(工序P3)。
接下来,根据由晶片识别摄像头24取得的图像,进行裸芯片D的外观检查(工序P4)。后面针对裸芯片外观检查的详细情况进行说明。此处,在判定为裸芯片D的外观没有问题的情况下,进入后述的工序P5;在判定为有问题的情况下,在跳过该裸芯片D之后再次实施工序P3,由此使载置有晶片11的晶片保持台12以规定间距进行间距移动(晶片间距),将接下来要拾取的裸芯片D配置于拾取位置。
对于经过上述工序P4而被判定为良品的拾取对象的裸芯片D,用晶片识别摄像头24拍摄作为拾取对象的裸芯片D的主面(上表面),根据所取得的图像来计算作为拾取对象的裸芯片D相对于上述拾取位置的位置偏移量(工序P5)。基于该位置偏移量而使载置着晶片11的晶片保持台12移动,来准确地将拾取对象的裸芯片D配置于拾取位置。
对于晶片11,预先用探测器等检查装置来检查每一个裸芯片,对每一个裸芯片生成表示良好、不良的映射数据并存储于控制部8的存储装置82。根据映射数据来判定成为拾取对象的裸芯片D是良品还是不良品。在裸芯片D是不良品的情况下,不实施裸芯片的外观检查识别(工序P4)、裸芯片定位识别(工序P5)、拾取(工序P6)及贴装(工序P7),使载置着晶片11的晶片保持台12以规定间距进行间距移动(晶片间距),将接下来要拾取的裸芯片D配置于拾取位置。
在将拾取对象的裸芯片D准确地配置于拾取位置之后,用包含筒夹22在内的拾取头21从切割带16拾取该拾取对象的裸芯片D并载置于中间载台31(工序P6)。用载台识别摄像头32进行拍摄,来检测中间载台31上载置的裸芯片的姿势偏移(旋转偏移)。在有姿势偏移的情况下,用在中间载台31上设置的旋转驱动装置(不图示),在与具有安装位置的安装面平行的平面上使中间载台31旋转来修正姿势偏移。用包含筒夹42在内的贴装头41从中间载台31拾取该拾取对象的裸芯片D,并将该裸芯片贴装于基板P上或者已贴装在基板P上的裸芯片上(工序P7)。用基板识别摄像头44进行拍摄来进行裸芯片的定位识别。
以后,按照同样的步骤,将裸芯片D一个一个地从切割带16剥离(工序P8)。当除了不良品以外的全部裸芯片D的拾取完成时,将以晶片11的外形保持了这些裸芯片D的切割带16及晶片环14等卸载进晶片盒(工序P9)。
接着,针对裸芯片的外观检查识别,用图8~12进行说明。图8是用于说明裸芯片的外观检查识别的概念图。图9是示出上推单元的构造的图,其中,图9的(A)是俯视图,图9的(B)是图9的(A)的A1-A2剖视图。图10~12是用于说明裸芯片变形机构的图,图10的(A)、图11的(A)、图12的(A)是块部上的裸芯片的俯视图,图10的(B)、图11的(B)、图12的(B)是上推单元的剖视图。
如图8所示,作为支承部的上推单元13位于被切割带16保持的裸芯片D的下方。晶片识别摄像头24由摄像头主体241和镜头部242构成,在晶片识别摄像头24的下方具有环照明等的照明部25。由晶片识别摄像头24拍摄到的图像数据被图像获取装置83d获取。
如图9所示,上推单元13具有块部131和吸附部132。块部131具有第一块1311、第二块1312、第三块1313。从具有比裸芯片尺寸略小的尺寸的第一块1311到第二块1312、第三块1313依次变小。另外,第一块1311、第二块1312及第三块1313具有各自独立的驱动部,块上升高度、速度、顺序(开始定时)等能够任意地设定。
通过变更上推的块,由此能够检测各种地方产生的裂痕。
如图10的(B)所示,若使第一块1311、第二块1312及第三块1313全部上升,则产生裸芯片D的最外周(第一块1311的边缘)附近与裸芯片D的中央附近相比向下方弯曲的(上侧变凸)变形,因此能够使在如图10的(A)所示的裸芯片D的最外周附近产生的裂痕的裂痕宽度扩大。
如图11的(B)所示,若使第二块1312及第三块1313上升,或者在使第一块1311、第二块1312及第三块1313全部上升之后,仅使第一块1311下降,则产生裸芯片D的第二块1312的边缘附近与裸芯片D的中央附近相比向下方弯曲的(上侧变凸)变形,因此能够使在如图11的(A)所示的更靠内侧处产生的裂痕的裂痕宽度扩大。
如图12的(B)所示,若使第三块1313上升,或者在使第一块1311、第二块1312及第三块1313全部上升之后,使第一块1311块、第二块1312依次下降,则产生裸芯片D的第三块1313的边缘附近与裸芯片D的中央附近相比向下方弯曲的(上侧变凸)变形,因此能够使在如图12的(A)所示的中央附近产生的裂痕的裂痕宽度扩大。
在裸芯片裂痕检测中,预先拍摄/保管无裂痕的裸芯片的图像(以下,称为原图像),根据该原图像与新的裸芯片的图像(以下,称为检查图像)的差分,作为裸芯片表面上的异物进行检测。此外,裂痕被定义为异物连续地产生而形成的、宽度与长度的比率极大的异物。
事先在图9的没有上推的状态及图10~12的各块上推状态下各自取得原图像,共计取得4张。检查图像也在与原图像相同状态下,在“先前上推模式”的定时共计取得4张。各块上推高度/速度设置得尽可能低/慢,减小给裸芯片带来的应力。此时,优选设置为能够使微小裂痕不变大地使宽度扩大。
变形例1
在第一实施例中,使第一块、第二块、第三块各自上升,根据设定使裸芯片向上变形为凸状态来检测裂痕,而在第一实施例的变形例(第一变形例)中,则使各块中的外侧的块上升,或者在一度使全部的块上升之后,使内侧的第三块下降,使裸芯片在上表面侧变形为凹(在下面侧为凸)来检测裂痕。
另外,也可以是,各块构成为下降到图9的上推单元的吸附面以下,在吸附裸芯片的状态下,使第一块、第二块、第三块各自从吸附面下降,使裸芯片向下变形为凹状态来检测裂痕。
即,以裂痕位置为基点,裂痕的左右面的角度不同,因此在符合平行面的照明的状态下,能够检测出角度不同的面的亮度不同。
另外,也能够实施使第一实施例的裸芯片向上变形为凸状态和使第一变形例的裸芯片向下变形为凹状态的两种检查。
像这样,通过变更变形状态,能够检测在各种地方产生的裂痕的可能性变高。
实施例2
针对第二实施例的芯片贴装机,用图13~17进行说明。图13是用于说明裸芯片的外观检查识别的概念图。图14是示出实施例的中间载台的构造的剖视图。图15是用于说明第二实施例的中间载台的构造的图,其中,图15的(A)是俯视图,图15的(B)是剖视图。图16是用于说明裸芯片变形的图,其中,。图16的(A)是真空吸引时的剖视图,。图16的(B)是加大气压时的剖视图。图17是说明第二实施例的半导体制造装置的裸芯片贴装工序的流程图。
第二实施例的芯片贴装机的构成除了中间载台以外与第一芯片贴装机相同。在本实施例中用载台识别摄像头32来检测裸芯片D的裂痕。
如图13所示,作为支承部的中间载台31位于裸芯片D的下方。载台识别摄像头32由摄像头主体321和镜头部322构成,在载台识别摄像头32的下方具有环照明等的照明部33。由载台识别摄像头32拍摄的图像数据被图像获取装置83d获取。
在说明第二实施例的中间载台之前,用图14来说明第一实施例的中间载台。
第一实施例的中间载台31由载置有裸芯片D的载台311和支承载台311的载台基部312构成。在载台311上设有多个吸附孔313及与多个吸附孔313连接的空洞314,在载台基部312上设有与空洞314连接的排出路315。裸芯片D通过吸附孔313、空洞314及排出路315而被真空吸引,被吸附在载台311的上表面。
接着,针对第二实施例的中间载台,用图14进行说明。
第二实施例的中间载台31A由载置有裸芯片D的载台311A和支承载台311A的载台基部312A构成。在位于裸芯片D下面的载台311A上设有多个真空吸附孔313、与多个真空吸附孔313连接的空洞314及开口部316,在载台基部312A上设有与空洞314连接的排出路315及与开口部316连接的供给排出路317。开口部316以与裸芯片D的尺寸对应的大小设于载台311A的中央部。吸附孔313相对于开口部316独立地设置在裸芯片D的边缘附近。从吸附孔313到排出路315的路径与从开口部316到供给排出路317的路径是各自独立的路径。
与吸附孔313连接的排出路315连接有管道341、电磁阀34、管道351以及真空源35。利用真空源35来吸附固定被放置于载台311A上的裸芯片D。此外,裸芯片D的吸附固定的目的是为了固定裸芯片D的位置和应对因裸芯片D的翘曲而引起的识别错误。
在与开口部316连接的供给排出路317上连接有管道361、流速控制用速度控制器36、管道371、调压用调节器37、管道381、电磁阀38、管道391及真空源39。另外,管道391与管道392及空气供给源3A连接。此外,也可以不设流速控制用速度控制器36。当检测裂痕时,在吸附固定了裸芯片D的状态下,通过真空源39产生的真空吸附力,如图16的(A)所示,使裸芯片D变形,通过空气供给源3A产生的大气压,如图16的(B)所示,使裸芯片D变形。在图16的(A)中,在裸芯片D的开口部316的边缘附近,裸芯片D的上侧变形为凸状,裂痕扩大,在图16的(B)中,在裸芯片D的开口部316的边缘的内侧,裸芯片D的上侧变形为凸状,裂痕扩大。
图17是说明第二实施例的半导体制造装置的裸芯片贴装工序的流程图。第二实施例的裸芯片贴装工序不进行第一实施例的裸芯片贴装工序的工序P3与工序P5之间的裸芯片外观检查识别工序(工序P4),而是在第一实施例的裸芯片贴装工序的工序P6与工序P7之间进行裸芯片外观检查识别工序(工序P4A)。
针对工序P4A进行以下说明。根据由载台识别摄像头32取得的图像,进行裸芯片D的外观检查。后面针对裸芯片外观检查的详细情况进行说明。此处,在判定为裸芯片D的外观没有问题的情况下,进入后述的工序P7,在判定为有问题的情况下,进入工序PA,并在监视器83a上显示错误。
接着,针对裸芯片外观检查进行以下说明。预先在没有来自开口部316的真空吸引和空气供给的状态、通过来自开口部316的真空吸引而使裸芯片变形的状态以及通过空气供给而使裸芯片变形的状态下,取得原图像。另外,在没有来自开口部316的真空吸引和空气供给的状态、通过来自开口部316的真空吸引而使裸芯片变形的状态以及通过空气供给而使裸芯片变形的状态下,取得检查图像。用电磁阀38对取得原图像及检查图像的两个定时的真空吸引及空气供给的有无进行控制。此外,用调压用调节器37、流速控制用速度控制器36预先调整用于使裸芯片D变形的真空压及大气压,以使未产生微小裂痕的良品裸芯片不会破损。每当对象裸芯片变更时,该调整值都被调整为最优值。将调压用调节器37变更为电动气动调节器,由此能够对各对象裸芯片的变更的压力进行程序控制。
也可以进行实施例1的裸芯片外观检查识别(工序P4)和实施例2的裸芯片外观检查识别(工序P4A)这两种裸芯片外观检查识别。只要使上推块实现的裸芯片变形部位与开口部实现的裸芯片变形部位不同,则微小裂痕的检测部位变多,能够检测更多的微小裂痕。
变形例2
针对第二实施例的变形例(第二变形例),用图18进行说明。图18是用于说明第二变形例的裸芯片变形的图,其中,图18的(A1)是真空压较大的真空吸引时的剖视图,图18的(A2)是真空压中等的真空吸引时的剖视图,图18的(A3)是真空压较小的真空吸引时的剖视图,图18的(B1)是大气压较大的大气压时的剖视图,图18的(B2)是大气压中等的大气压时的剖视图,图18的(B3)是大气压小的大气压时的剖视图。
在第二变形例中,配合裸芯片D的大小而将空洞314构成得尽量大,通过连接的真空吸附压及大气压的调整功能,如图18所示,设定多个真空吸附压和多个大气压来使裸芯片变形,在多个变形状态下拍摄裸芯片,来进行裸芯片外观检查识别工序(工序P4A)。当真空压或者大气压较大时,能够检测裸芯片的中央附近的裂痕,当真空压或者大气压中等时,能够检测裸芯片的中央与端部的中间附近的裂痕,当真空压或者大气压较小时,能够检测裸芯片的外周附近的裂痕。微小裂痕的检测灵敏度根据裂痕的发生位置和裸芯片的变形量而不同,通过利用在更宽范围内以很多的变形状态拍摄得到的图像进行比较,能够检测到的可能性变高。
像这样,通过变更变形量,能够检测在各种地方产生的裂痕。
以上,基于实施方式及实施例,具体地说明了由本发明的发明人提出的发明,但是本发明并不限定于上述实施方式及实施例,当然能够进行各种变更。
例如,在实施例中以上推单元的块数是3个为例进行了说明,但是也可以是2个或4个以上。在4个以上的情况下,与3个块相比较,能够使裂痕检测范围变得更详细。
另外,在实施例中,在裸芯片外观检查识别之后进行裸芯片定位识别,但是也可以在裸芯片定位识别之后进行裸芯片外观检查识别。
另外,在实施例中,在晶片的背面贴附DAF,但是也可以不设DAF。
另外,在实施例中,具有中间载台,但是也可以不设中间载台。在这种情况下,拾取头和贴装头也可以兼用。
另外,在实施例中,将裸芯片的表面朝上进行贴装,但是也可以在拾取裸芯片后将裸芯片的表面背面反转,将裸芯片的背面朝上进行贴装。在这种情况下,也可以不设置中间载台。该装置称为倒装芯片贴装机。
另外,在实施例中,具有贴装头,但是也可以不设贴装头。在这种情况下,拾取的裸芯片被载置于容器等中。该装置称为拾取装置。
Claims (30)
1.一种半导体制造装置,其特征在于,具有:
支承部,其支承裸芯片的下表面;
拍摄部,其拍摄所述支承部上方的裸芯片的姿势;以及
控制部,其利用所述支承部以在所述裸芯片的上表面侧形成凸或者凹的部位的方式使所述裸芯片变形,并利用所述拍摄部拍摄所述裸芯片的上表面。
2.如权利要求1所述的半导体制造装置,其特征在于,
还具有裸芯片供给部,该裸芯片供给部具有保持晶片的晶片保持台和将裸芯片从晶片上推的上推单元,
所述晶片保持台具有:
晶片环,其保持贴附有所述裸芯片的切割带;以及
扩展器,其将所述切割带拉伸变宽,
所述上推单元具有:
上推所述裸芯片的块部;以及
吸附部,其吸附所述裸芯片的周围的所述切割带,
所述支承部是所述上推单元。
3.如权利要求2所述的半导体制造装置,其特征在于,
所述块部具有:
第一块,其设于最外周;
第二块,其设于所述第一块的内侧;以及
第三块,其设于所述第二块的内侧,
所述第一块的外周小于所述裸芯片的外周,
所述控制部使所述第一块、第二块及第三块独立地上升及下降。
4.如权利要求3所述的半导体制造装置,其特征在于,
所述控制部在以下状态下利用所述拍摄部拍摄所述裸芯片:
(a)没有利用所述第一块、第二块及第三块上推所述裸芯片的状态;
(b)使所述第一块、第二块及第三块上升来上推所述裸芯片的状态;
(c)使所述第二块及第三块上升来上推所述裸芯片的状态;以及
(d)使所述第三块上升来上推所述裸芯片的状态。
5.如权利要求4所述的半导体制造装置,其特征在于,
所述控制部比较原图像与检查图像来检查裂痕,
该原图像是针对无裂痕的裸芯片,在所述(a)状态、(b)状态、(c)状态及(d)状态的各个状态下拍摄得到的图像,
该检查图像是针对作为检查对象的裸芯片,在所述(a)状态、(b)状态、(c)状态及(d)状态的各个状态下拍摄得到的图像。
6.如权利要求1~5中任一项所述的半导体制造装置,其特征在于,
还具有贴装部,该贴装部具有将所述裸芯片贴装在已经贴装了的裸芯片上的贴装头。
7.如权利要求1~5中任一项所述的半导体制造装置,其特征在于,
还具有拾取头,该拾取头拾取所述裸芯片。
8.如权利要求7所述的半导体制造装置,其特征在于,
还具有贴装部,该贴装部将拾取的所述裸芯片贴装于基板或者已经贴装了的裸芯片上。
9.如权利要求8所述的半导体制造装置,其特征在于,
还具有中间载台,
拾取的所述裸芯片被载置在所述中间载台上,
所述贴装部将在所述中间载台上载置的裸芯片贴装于所述基板或者已经被贴装于所述基板的裸芯片上。
10.如权利要求9所述的半导体制造装置,其特征在于,
拾取的所述裸芯片被上下反转,
所述贴装部将上下反转了的所述裸芯片贴装于所述基板。
11.如权利要求7所述的半导体制造装置,其特征在于,
还具有用于收纳裸芯片的容器,
拾取的所述裸芯片被载置于所述容器。
12.如权利要求1所述的半导体制造装置,其特征在于,还具有:
拾取头,其拾取所述裸芯片;
中间载台,其载置拾取的所述裸芯片;以及
贴装头,其将在所述中间载台上载置的裸芯片贴装于基板或者已经被贴装于基板的裸芯片上,
所述支承部是所述中间载台。
13.如权利要求12所述的半导体制造装置,其特征在于,
所述中间载台具有:
吸附孔,其对所述裸芯片的外周附近进行真空吸附;以及
开口部,其对所述裸芯片的中央附近进行真空吸引或者向所述裸芯片的中央附近吹出空气,
所述吸附孔通过第一路径与真空源连接,
所述开口部通过相对于所述第一路径独立的第二路径与真空源或者空气源连接。
14.如权利要求13所述的半导体制造装置,其特征在于,
所述控制部任意地设定来自所述真空源的真空压及来自所述空气源的气压。
15.如权利要求13所述的半导体制造装置,其特征在于,
所述开口部与所述裸芯片的大小同等或者是除了保持所述裸芯片的外周部的位置以外的大小。
16.如权利要求13所述的半导体制造装置,其特征在于,
所述控制部在以下的状态下利用所述拍摄部拍摄所述裸芯片:
(a)利用所述吸附孔吸附所述裸芯片,没有利用所述开口部进行真空吸引或空气吹出的状态;
(b)利用所述吸附孔吸附所述裸芯片,并利用所述开口部对所述裸芯片进行真空吸引的状态;以及
(c)利用所述吸附孔吸附所述裸芯片,并利用所述开口部向所述裸芯片吹出空气的状态。
17.如权利要求16所述的半导体制造装置,其特征在于,
所述控制部在所述(b)状态下包括利用多个真空压进行真空吸引的多个状态,
所述控制部在所述(c)状态下包括利用多个气压进行真空吸引的多个状态。
18.如权利要求16所述的半导体制造装置,其特征在于,
所述控制部比较原图像与检查图像来检查裂痕,
该原图像是针对无裂痕的裸芯片,在所述(a)状态、(b)状态及(c)状态的各个状态下拍摄得到的图像,
该检查图像是针对作为检查对象的裸芯片,在所述(a)状态、(b)状态及(c)状态的各个状态下拍摄得到的图像。
19.如权利要求17所述的半导体制造装置,其特征在于,
所述控制部比较原图像与检查图像来检查裂痕,
该原图像是针对无裂痕的裸芯片,在所述(a)状态、(b)状态及(c)状态的各个状态下拍摄得到的图像,
该检查图像是针对作为检查对象的裸芯片,在所述(a)状态、(b)状态及(c)状态的各个状态下拍摄得到的图像。
20.如权利要求12~19中任一项所述的半导体制造装置,其特征在于,
还具有裸芯片供给部,该裸芯片供给部具有保持晶片的晶片保持台和将裸芯片从晶片上推的上推单元。
21.一种半导体器件的制造方法,其特征在于,包括:
(a)将保持裸芯片的晶片保持台移动至拾取位置的工序;
(b)以在所述裸芯片的上表面侧形成凸或者凹的部位的方式使所述裸芯片变形的工序;
(c)利用拍摄装置来检查在所述(b)工序中变形了的裸芯片的上表面的外观的工序;以及
(d)利用所述拍摄装置来定位所述裸芯片的工序。
22.如权利要求21所述的半导体器件的制造方法,其特征在于,
所述(b)工序是通过从所述裸芯片的下方上推块而进行的,
所述拍摄装置是拍摄所述晶片保持台的裸芯片的晶片识别摄像头。
23.如权利要求22所述的半导体器件的制造方法,其特征在于,
所述块具有:
第一块,其设于最外周;
第二块,其设于所述第一块的内侧;以及
第三块,其设于所述第二块的内侧,
所述第一块的外周小于所述裸芯片的外周。
24.如权利要求23所述的半导体器件的制造方法,其特征在于,
所述(c)工序在以下的状态下拍摄所述裸芯片:
(A)没有利用所述第一块、第二块及第三块上推所述裸芯片的状态;
(B)使所述第一块、第二块及第三块上升来上推所述裸芯片的状态;
(C)使所述第二块及第三块上升来上推所述裸芯片的状态;以及
(D)使所述第三块上升来上推所述裸芯片的状态。
25.如权利要求24所述的半导体器件的制造方法,其特征在于,
所述(c)工序比较原图像与检查图像来检查裂痕,
该原图像是针对无裂痕的裸芯片,在所述(A)状态、(B)状态、(C)状态及(D)状态的各个状态下拍摄得到的图像,
该检查图像是针对作为检查对象的裸芯片,在所述(A)状态、(B)状态、(C)状态及(D)状态的各个状态下拍摄得到的图像。
26.如权利要求21所述的半导体器件的制造方法,其特征在于,
所述(b)工序是利用载置有所述裸芯片的中间载台进行的,
所述拍摄装置是拍摄所述中间载台的裸芯片的载台识别摄像头。
27.如权利要求26所述的半导体器件的制造方法,其特征在于,
所述中间载台具有:
吸附孔,其对所述裸芯片的外周附近进行真空吸附;以及
开口部,其对所述裸芯片的中央附近进行真空吸引或者向所述裸芯片的中央附近吹出空气,
所述吸附孔通过第一路径与真空源连接,
所述开口部通过相对于所述第一路径独立的第二路径与真空源或者空气源连接。
28.如权利要求27所述的半导体器件的制造方法,其特征在于,
所述(c)工序在以下的状态下拍摄所述裸芯片:
(A)利用所述吸附孔吸附所述裸芯片,没有利用所述开口部进行真空吸引或空气吹出的状态,
(B)利用所述吸附孔吸附所述裸芯片,并利用所述开口部对所述裸芯片进行真空吸引的状态,
(C)利用所述吸附孔吸附所述裸芯片,并利用所述开口部向所述裸芯片吹出空气的状态。
29.如权利要求28所述的半导体器件的制造方法,其特征在于,
所述(B)状态包括利用多个真空压进行真空吸引的多个状态,
所述(C)状态包括利用多个气压吹出空气的多个状态。
30.如权利要求27或者28所述的半导体器件的制造方法,其特征在于,
所述(c)工序比较原图像与检查图像来检查裂痕,
该原图像是针对无裂痕的裸芯片,在所述(A)状态、(B)状态及(C)状态的各个状态下拍摄得到的图像,
该检查图像是针对作为检查对象的裸芯片,在所述(A)状态、(B)状态及(C)状态的各个状态下拍摄得到的图像。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017011997A JP6653273B2 (ja) | 2017-01-26 | 2017-01-26 | 半導体製造装置および半導体装置の製造方法 |
JP2017-011997 | 2017-01-26 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN108364880A true CN108364880A (zh) | 2018-08-03 |
CN108364880B CN108364880B (zh) | 2022-03-29 |
Family
ID=63010173
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201711108465.9A Active CN108364880B (zh) | 2017-01-26 | 2017-11-09 | 半导体制造装置及半导体器件的制造方法 |
Country Status (4)
Country | Link |
---|---|
JP (1) | JP6653273B2 (zh) |
KR (1) | KR102049816B1 (zh) |
CN (1) | CN108364880B (zh) |
TW (1) | TWI649820B (zh) |
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- 2017-10-16 TW TW106135255A patent/TWI649820B/zh active
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Legal Events
Date | Code | Title | Description |
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PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
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GR01 | Patent grant | ||
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