CN108206176A - 三维集成电路封装及其制造方法 - Google Patents

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Abstract

本发明公开了一种三维集成电路(three dimensional integrated circuit；3DIC)封装及其制造方法，三维集成电路封装包含重分布层、多个半导体晶片与多个电性凸块。重分布层具有第一表面以及第二表面，重分布层具有钝化材料。半导体晶片垂直地及顺序地堆叠在第一表面上。电性凸块设置于第二表面并通过重分布层电性连接半导体晶片。三维集成电路能有效减少三维集成电路封装的外观造型规格(form factor)。

Description

三维集成电路封装及其制造方法
技术领域
本发明是关于一种三维集成电路封装，以及一种制造三维集成电路封装的方法。
背景技术
半导体工业持续通过不断减小最小的特征尺寸，以容许在同一范围内设置更多的零件，从而改进不同电子零件(例如晶体管、二极管、电阻、电容等)的集成密度。在一些应用中，这些较小的电子零件也需要较小的半导体晶片，而这些较小的半导体晶片比过去的半导体晶片占用更小的面积。
再者，以堆叠半导体晶片所形成的封装，其整体的厚度亦为业界所关注的要点。
发明内容
本发明的一目的在于提供一种三维集成电路(three dimensional integratedcircuit；3DIC)封装，其能有效减少三维集成电路封装的外观造型规格(form factor)。
根据本发明的一实施方式，一种三维集成电路封装包含重分布层、多个半导体晶片与多个电性凸块。重分布层具有第一表面以及第二表面，重分布层具有钝化材料。半导体晶片垂直地及顺序地堆叠在第一表面上。电性凸块设置于第二表面并通过重分布层电性连接半导体晶片。
在本发明一个或多个实施方式中，上述的任意两个相邻的半导体晶片以多个硅通孔(through-silicon via；TSV)连接于两个相邻的半导体晶片之间而堆叠。
在本发明一个或多个实施方式中，上述的电性凸块为焊球。
在本发明一个或多个实施方式中，上述的半导体晶片中的至少一个为记忆体晶片。
在本发明一个或多个实施方式中，上述的三维集成电路封装还包含模型材料。此模型材料设置于第一表面，半导体晶片至少部分嵌入模型材料中。
根据本发明的另一实施方式，一种三维集成电路封装包含重分布层、逻辑块、多个半导体晶片与多个电性凸块。重分布层具有第一表面以及第二表面，重分布层具有钝化材料。逻辑块设置于第一表面。半导体晶片垂直地及顺序地堆叠于逻辑块上。电性凸块设置于第二表面并通过重分布层与逻辑块电性连接半导体晶片。
在本发明一个或多个实施方式中，上述的任意两个相邻的半导体晶片以多个硅通孔连接于两个相邻的半导体晶片之间而堆叠。
在本发明一个或多个实施方式中，上述的电性凸块为焊球。
在本发明一个或多个实施方式中，上述的半导体晶片中的至少一个为记忆体晶片。
在本发明一个或多个实施方式中，上述的三维集成电路封装还包含模型材料。此模型材料设置于第一表面，半导体晶片与逻辑块至少部分嵌入模型材料中。
根据本发明的再一实施方式，一种三维集成电路封装的制造方法包含：在载体上垂直地及顺序地堆叠多个半导体晶片以形成堆叠结构；在载体上施加模型材料以围绕堆叠结构；移除载体以暴露堆叠结构的表面；在堆叠结构所暴露的表面形成重分布层；以及在重分布层上设置多个电性凸块。
在本发明一个或多个实施方式中，上述的重分布层的形成包含：在从模型材料所暴露的半导体晶片的表面上形成重分布层。
在本发明一个或多个实施方式中，上述的制造方法还包含：在堆叠前先在载体上设置逻辑块。堆叠的步骤包含：在逻辑块上垂直地及顺序地堆叠半导体晶片，使得半导体晶片与逻辑块形成堆叠结构。
在本发明一个或多个实施方式中，上述的重分布层的形成包含：在从模型材料所暴露的逻辑块的表面上形成重分布层。
本发明上述实施方式与现有技术相较，至少具有以下优点：
(1)从结构上而言，重分布层与堆叠的半导体晶片直接接触。如此一来，由于三维集成电路封装简单地包含设置于堆叠的半导体晶片与电性凸块之间的重分布层，因此，三维集成电路封装的整体尺寸以及外观造型规格能够得以有效减小。
(2)从结构上而言，逻辑块与重分布层及相邻的半导体晶片直接接触。如此一来，由于三维集成电路封装简单地包含设置于堆叠的半导体晶片与电性凸块之间的重分布层以及逻辑块，因此，三维集成电路封装的整体尺寸以及外观造型规格能够得以有效减小。
附图说明
图1为绘示依照本发明一实施方式的三维集成电路封装(three dimensionalintegrated circuit；3DIC)的剖面图。
图2为绘示依照本发明另一实施方式的三维集成电路封装的剖面图。
具体实施方式
以下将以附图公开本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些公知惯用的结构与元件在附图中将以简单示意的方式绘示。
除非另有定义，本文所使用的所有词汇(包括技术和科学术语)具有其通常的涵义，其涵义是能够被所属领域的普通技术人员所理解。更进一步的说，上述的词汇在普遍常用的字典中的定义，在本说明书的内容中应被解读为与本发明相关领域一致的涵义。除非有特别明确定义，这些词汇将不被解释为理想化的或过于正式的涵义。
请参照图1，其为绘示依照本发明一实施方式的三维集成电路封装(threedimensional integrated circuit；3DIC)100的剖面图。如图1所示，一种三维集成电路封装100包含重分布层(redistribution layer；RDL)110、多个半导体晶片120与多个电性凸块130。重分布层110具有第一表面111以及第二表面112。实际上，重分布层110可具有钝化材料，例如二氧化硅(silicon dioxide；SiO2)、氮化硅(silicon nitride；Si3N4)或聚酰亚胺(polyimide；PI)等。举例而言，由于聚酰亚胺为酰亚胺单体(imide monomer)的聚合物，而酰亚胺单体具有高热阻，因此，重分布层110也因而具有高热阻。另一方面，在本实施方式中，例如玻璃纤维或树脂材料的纤维，并不包含于重分布层110中。半导体晶片120垂直地及顺序地堆叠于第一表面111上。具体而言，半导体晶片120沿远离重分布层110的第一表面111的方向D堆叠。电性凸块130设置于重分布层110的第二表面112。电性凸块130通过重分布层110电性连接半导体晶片120。在本实施方式中，电性凸块130为焊球。然而，本发明并不以此为限。
换句话说，从结构上而言，重分布层110与堆叠的半导体晶片120直接接触。如此一来，由于三维集成电路封装100简单地包含设置于堆叠的半导体晶片120与电性凸块130之间的重分布层110，因此，三维集成电路封装100的整体尺寸以及外观造型规格(formfactor)能够得以有效减小。
在本实施方式中，如图1所示，半导体晶片120的数量为四个。然而，在其他实施方式中，举例而言，半导体晶片120的数量可以根据实际状况为多于四个或小于四个。
更具体而言，在本实施方式中，半导体晶片120具有第三表面121以及第四表面122。第三表面121与第四表面122彼此相对。每个半导体晶片120的第三表面121位于重分布层110的第一表面111与对应的半导体晶片120的第四表面122之间。再者，半导体晶片120包含多个硅通孔(through-silicon via；TSV)123。硅通孔123暴露于半导体晶片120的第三表面121。在实务的应用中，半导体晶片120中的至少一个为记忆体晶片，例如动态随机存取记忆体(dynamic random-access memory；DRAM)。然而，本发明并不以此为限。
再者，如图1所示，在本实施方式中，每个半导体晶片120具有多个连接垫124。连接垫124位于对应的半导体晶片120的第四表面122。而且，连接垫124电性连接同一个半导体晶片120的硅通孔123，而连接垫124被配置以电性连接暴露于半导体晶片120的第三表面121的硅通孔123。实际上，连接垫124可包含铝、铜或相似的导电材料。
换句话说，更具体而言，当半导体晶片120垂直地及顺序地堆叠于第一表面111上时，半导体晶片120以硅通孔123连接于半导体晶片120之间而堆叠。
另一方面，在本实施方式中，重分布层110包含多个第一导电特征113。第一导电特征113暴露于重分布层110的第一表面111。再者，第一导电特征113被配置以电性连接暴露于半导体晶片120的第三表面121的硅通孔123。
进一步而言，重分布层110包含多个第二导电特征114。第二导电特征114暴露于重分布层110的第二表面112。再者，第二导电特征114被配置以电性连接电子凸块130。如此一来，半导体晶片120与凸块130通过重分布层110的第一导电特征113以及第二导电特征114而电性连接。
在实务的应用中，如图1所示，三维集成电路封装100还包含模型材料140。从结构上而言，模型材料140设置于重分布层110的第一表面111，而半导体晶片120至少部分嵌入模型材料140中。
在本实施方式中，在三维集成电路封装100的制造工艺中，半导体晶片120先被垂直地及顺序地堆叠于载体(图未示)上以形成堆叠结构。半导体晶片120的相对位置被半导体晶片120之间的热压接合所固定。随后，模型材料140被施加于载体上以围绕堆叠结构，使得半导体晶片120至少部分嵌入模型材料140中。然后，载体被移除以从模型材料140暴露堆叠结构的表面，而重分布层110则形成于半导体晶片120所暴露本来与载体接触的表面。其后，电性凸块130被设置于重分布层110。最后，个别的三维集成电路封装100以单片化的过程所形成。
请参照图2，其为绘示依照本发明另一实施方式的三维集成电路封装100的剖面图。在本实施方式中，三维集成电路封装100还包含逻辑块150。有别于图1所示的实施方式中重分布层110与相邻的半导体晶片120直接接触，在图2所示的实施方式中，逻辑块150设置于重分布层110的第一表面111，并位于重分布层110以及半导体晶片120之间。换句话说，重分布层110与半导体晶片120并不再直接接触。在实务的应用中，逻辑块150具有逻辑电路(图未示)如其中。
另一方面，从结构上而言，逻辑块150与重分布层110及相邻的半导体晶片120直接接触。如此一来，由于三维集成电路封装100简单地包含设置于堆叠的半导体晶片120与电性凸块130之间的重分布层110以及逻辑块150，因此，三维集成电路封装100的整体尺寸以及外观造型规格能够得以有效减小。
更具体而言，在本实施方式中，电性凸块130设置于重分布层110的第二表面112，并通过重分布层110与逻辑块150电性连接半导体晶片120。
再者，在本实施方式中，如图2所示，半导体晶片120与逻辑块150至少部分嵌入模型材料140中。
在本实施方式中，在三维集成电路封装100的制造工艺中，在半导体晶片120堆叠前，逻辑块150先被设置于载体(图未示)上，然后，半导体晶片120被垂直地及顺序地堆叠于逻辑块150上。换句话说，半导体晶片120以及逻辑块150共同形成堆叠结构。相似地，半导体晶片120的相对位置被半导体晶片120之间的热压接合所固定。随后，模型材料140被施加以围绕半导体晶片120以及逻辑块150所形成的堆叠结构，使得半导体晶片120以及逻辑块150所形成的堆叠结构至少部分嵌入模型材料140中。然后，载体被移除，而重分布层110则形成于逻辑块150从模型材料140所暴露的表面。其后，电性凸块130被设置于重分布层110。最后，个别的三维集成电路封装100以单片化的过程所形成。
综上所述，本发明的技术方案与现有技术相比具有明显的优点和有益效果。通过上述技术方案，可达到相当的技术进步，并具有产业上的广泛利用价值，其至少具有以下优点：
(1)从结构上而言，重分布层与堆叠的半导体晶片直接接触。如此一来，由于三维集成电路封装简单地包含设置于堆叠的半导体晶片与电性凸块之间的重分布层，因此，三维集成电路封装的整体尺寸以及外观造型规格能够得以有效减小。
(2)从结构上而言，逻辑块与重分布层及相邻的半导体晶片直接接触。如此一来，由于三维集成电路封装简单地包含设置于堆叠的半导体晶片与电性凸块之间的重分布层以及逻辑块，因此，三维集成电路封装的整体尺寸以及外观造型规格能够得以有效减小。
虽然本发明已以实施方式公开如上，然其并非用以限定本发明，任何本领域的一般技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视权利要求所界定的为准。

Claims (14)

1.一种三维集成电路封装，其特征在于，包含：
重分布层，具有第一表面以及第二表面，所述重分布层具有钝化材料；
多个半导体晶片，垂直地及顺序地堆叠在所述第一表面上；以及
多个电性凸块，设置于所述第二表面并通过所述重分布层电性连接所述多个半导体晶片。
2.如权利要求1所述的三维集成电路封装，其特征在于，任意两个相邻的所述半导体晶片以多个硅通孔连接于两个相邻的所述半导体晶片之间而堆叠。
3.如权利要求1所述的三维集成电路封装，其特征在于，所述多个电性凸块为焊球。
4.如权利要求1所述的三维集成电路封装，其特征在于，所述多个半导体晶片中的至少一个为记忆体晶片。
5.如权利要求1所述的三维集成电路封装，其特征在于，还包含模型材料，设置于所述第一表面，所述多个半导体晶片至少部分嵌入所述模型材料中。
6.一种三维集成电路封装，其特征在于，包含：
重分布层，具有第一表面以及第二表面，所述重分布层具有钝化材料；
逻辑块，设置于所述第一表面；
多个半导体晶片，垂直地及顺序地堆叠在所述逻辑块上；以及
多个电性凸块，设置于所述第二表面并通过所述重分布层与所述逻辑块电性连接所述多个半导体晶片。
7.如权利要求6所述的三维集成电路封装，其特征在于，任意两个相邻的所述半导体晶片以多个硅通孔连接于两个相邻的所述半导体晶片之间而堆叠。
8.如权利要求6所述的三维集成电路封装，其特征在于，所述多个电性凸块为焊球。
9.如权利要求6所述的三维集成电路封装，其特征在于，所述多个半导体晶片中的至少一个为记忆体晶片。
10.如权利要求6所述的三维集成电路封装，其特征在于，还包含模型材料，设置于所述第一表面，所述多个半导体晶片与所述逻辑块至少部分嵌入所述模型材料中。
11.一种三维集成电路封装的制造方法，其特征在于，包含：
在载体上垂直地及顺序地堆叠多个半导体晶片以形成堆叠结构；
在所述载体上施加模型材料以围绕所述堆叠结构；
移除所述载体以暴露所述堆叠结构的表面；
在所述堆叠结构所暴露的所述表面形成重分布层；以及
在所述重分布层上设置多个电性凸块。
12.如权利要求11所述的制造方法，其特征在于，所述重分布层的形成包含：
在从所述模型材料所暴露的所述半导体晶片的表面上形成所述重分布层。
13.如权利要求11所述的制造方法，其特征在于，还包含：
在堆叠前先在所述载体上设置逻辑块；
其中所述堆叠包含：
在所述逻辑块上垂直地及顺序地堆叠所述多个半导体晶片，使得所述多个半导体晶片与所述逻辑块形成所述堆叠结构。
14.如权利要求13所述的制造方法，其特征在于，所述重分布层的形成包含：
在从所述模型材料所暴露的所述逻辑块的表面上形成所述重分布层。
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