CN108172560A - 集成电路和用于制造集成电路的方法 - Google Patents

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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13157—Cobalt [Co] as principal constituent
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Abstract

本申请公开了集成电路和用于制造集成电路的方法。提供了具有阻挡层的凸块结构以及用于制造凸块结构的方法。在一些实施例中，凸块结构包括导电衬垫、导电凸块和阻挡层。导电衬垫包括衬垫材料。导电凸块叠加在导电衬垫上，并且包括下凸块层和覆盖下凸块层的上凸块层。阻挡层被配置为阻止衬垫材料沿着下凸块层的侧壁从导电衬垫移动到上凸块层。在一些实施例中，阻挡层是形成下凸块层的侧壁的衬里的间隔件。在其他实施例中，阻挡层位于下凸块层和导电衬垫之间，并且将下凸块层的侧壁与导电衬垫间隔开。

Description

集成电路和用于制造集成电路的方法
技术领域
本公开涉及集成电路和用于制造集成电路的方法。
背景技术
在集成电路(IC)的批量制造期间，在半导体衬底上形成多个IC管芯。在形成IC管芯之后，IC管芯被分离并且被封装。晶圆级封装(wafer-level packaging,WLP)是其中IC管芯在分离前被封装的封装工艺。某些类型的WLP可以使用镍/金(Ni/Au)凸起(bumping)。这种类型的WLP可以包括例如倒装芯片封装或芯片级封装(chip-scale packaging,CSP)。Ni/Au凸起是其中在IC管芯的前侧形成Ni/Au凸块(bump)的工艺。Ni/Au凸起在具有高压显示驱动器的IC管芯的封装中得到应用。
发明内容
本公开的一些实施例提供了一种集成电路，包括：包括衬垫材料的导电衬垫(conductive pad)；叠加在导电衬垫上的导电凸块，其中导电凸块包括第一凸块层和覆盖第一凸块层的第二凸块层；以及阻挡层(barrier layer)，该阻挡层被配置为阻止衬垫材料沿着第一凸块层的侧壁从导电衬垫移动到第二凸块层。
本公开的另一些实施例提供了一种用于制造集成电路的方法，该方法包括：形成覆盖导电衬垫的钝化层，其中导电衬垫包括衬垫材料；对钝化层执行第一蚀刻以形成暴露导电衬垫的第一开口；形成作为第一开口的衬里的阻挡层，其中阻挡层被配置为阻止衬垫材料扩散通过阻挡层；形成覆盖钝化层、导电衬垫和阻挡层的牺牲层；对牺牲层执行第二蚀刻以形成叠加在导电衬垫上并且横向间隔在第一开口的侧壁之间的第二开口；在第二开口内形成叠加在导电衬垫上的导电凸块，其中导电凸块包括第一凸块层和覆盖第一凸块层的第二凸块层；以及对牺牲层执行第三蚀刻以去除牺牲层。
本公开的另一些实施例提供了一种用于制造集成电路的方法，该方法包括：形成覆盖导电衬垫的第一钝化层，其中导电衬垫包括衬垫材料；形成覆盖第一钝化层的第二钝化层；对第二钝化层执行第一蚀刻以形成叠加在导电衬垫上并暴露第一钝化层的第一开口；形成填充第一开口并且还覆盖第一钝化层和第二钝化层的牺牲层；对牺牲层执行第二蚀刻以形成叠加在导电衬垫上并且横向间隔在第一开口的侧壁之间的第二开口；形成作为第二开口的侧壁的衬里并且没有水平分段的阻挡层，其中阻挡层包括在第二开口的相对侧壁上的一对阻挡分段，并且其中阻挡层被配置为阻止衬垫材料扩散通过阻挡层；在第二开口内并直接在阻挡分段之间形成导电凸块，其中导电凸块包括第一凸块层和覆盖第一凸块层的第二凸块层；以及对牺牲层执行第三蚀刻以去除牺牲层。
附图说明
当结合附图阅读以下详细描述时，可以从以下详细描述中最好地理解本公开的各方面。要注意的是，根据行业的标准做法，并未按比例绘制各种特征。事实上，为了讨论的清楚起见，可以任意增大或减小各种特征的尺寸。
图1示出了具有阻挡层的凸块结构的一些实施例的横截面视图。
图2A和图2B示出了图1的凸块结构的各种替代实施例的横截面视图，其中阻挡层是间隔件(spacer)。
图3示出了包括图1的凸块结构的集成电路(IC)的一些实施例的横截面视图。
图4A和图4B示出了图3的IC的各种替代实施例的横截面视图，其中阻挡层是间隔件。
图5-13示出了用于制造图1的凸块结构的方法的一些实施例的一系列横截面视图。
图14示出了图5-13的方法的一些实施例的流程图。
图15-17、图18A-18F和图19A-19F示出了用于制造图2A和图2B的凸块结构的方法的一些实施例的一系列横截面视图。
图20示出了图15-17、图18A-18F和图19A-19F的方法的一些实施例的流程图。
具体实施方式
本公开提供了用于实现本公开的不同特征的许多不同的实施例或示例。下面描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例，而不旨在是限制性的。例如，在随后的描述中，在第二特征上形成第一特征可以包括其中第一特征和第二特征以直接接触方式形成的实施例，并且还可以包括其中在第一特征和第二特征之间可以形成额外的特征以使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各种示例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身并不指定所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，在本文中可以使用诸如“在…之下”、“在…下面”、“下方”、“在…上面”、“上方”等之类的空间相关术语来描述如附图所示的一个元件或特征与另外的(一个或多个)元件或特征的关系。空间相关术语旨在包括除附图中所示的方向之外、使用或操作的设备或装置的不同方向。设备或装置可以以其他方式定向(旋转90度或以其他方向)，并且本文中所使用的空间相关描述符同样可以被相应地解释。此外，术语“第一”、“第二”、“第三”、“第四”等仅仅是通用标识符，并且因此可以在各种实施例中互换。例如，尽管在一些实施例中元件(例如，开口)可以被称为“第一”元件，但是在其他实施例中，元件也可以被称为“第二”元件。
根据使用镍/金(Ni/Au)凸起的一些封装工艺，形成覆盖铜衬垫的第一钝化层，并且形成覆盖第一钝化层的第二钝化层。对第二钝化层执行第一蚀刻。第一蚀刻在第一钝化层上停止并且形成叠加在铜衬垫上的第一开口。形成覆盖第一钝化层和第二钝化层并形成第一开口的衬里的蚀刻停止层。此外，形成覆盖蚀刻停止层并填充第一开口的牺牲层。对牺牲层的顶部进行平面化，并且对牺牲层、蚀刻停止层和第一钝化层执行第二蚀刻。第二蚀刻形成暴露铜衬垫并且在第一开口的侧壁之间横向隔开的第二开口。在第二开口中形成Ni/Au凸块，并且随后去除牺牲层。Ni/Au凸块包括铜衬垫上的镍层和覆盖镍层的金层。
封装工艺的挑战在于：铜衬垫的铜可以沿着镍层的侧壁和牺牲层的侧壁之间的间隙扩散到金层。例如，该间隙可能由于镍层中的低磷浓度而形成，该低磷浓度是用于形成镍层的化学镀镍的副产物。此外，扩散可能例如被在形成Ni/Au凸块和去除牺牲层之间执行的高温处理驱动。这样的高温处理可以例如包括在高于约400摄氏度的温度下执行的处理。金层的污染增加了Ni/Au凸块的接触电阻，并且/或者降低了Ni/Au凸块与苯并环丁烯(benzocyclobutene,BCB)的键合性。BCB可以例如用于将衬底(例如，晶圆)键合(bond)到包含有Ni/Au凸块的集成电路(IC)。因此，在使用封装工艺的IC的批量制造和封装期间，金层的污染可能导致低产量。
鉴于上述情况，本申请的各种实施例涉及具有阻挡层的凸块结构以及用于制造凸块结构的方法。在一些实施例中，凸块结构包括导电衬垫、导电凸块和阻挡层。导电衬垫包括衬垫材料。导电凸块叠加在导电衬垫上，并且包括下凸块层和覆盖下凸块层的上凸块层。阻挡层被配置为阻止衬垫材料沿着下凸块层的侧壁从导电衬垫移动到上凸块层。在一些实施例中，阻挡层是形成下凸块层的侧壁的衬里的间隔件。在其他实施例中，阻挡层位于阻挡层和导电衬垫之间，并且使下凸块层的侧壁与导电衬垫间隔开。
阻挡层阻止或以其他方式减缓衬垫材料沿着下凸块层的侧壁移动(例如，扩散)到上凸块层。这防止了衬垫材料污染上凸块层，使得上凸块层的接触电阻较低，并且上凸块层与BCB的键合性较高。因此，在包含有键合结构的IC的批量制造和封装期间，产量可能很高。
参考图1，提供了具有阻挡层102的凸块结构的一些实施例的横截面视图100。如图所示，衬垫104是导电的并且凹入到电介质层106的顶部中，使得衬垫104的顶部表面与电介质层106的顶部表面相平齐。此外，下钝化层108叠加在电介质层106和衬垫104上。下钝化层108是电介质并且定义了叠加在衬垫104上的第一开口110。
阻挡层102叠加在衬垫104上并且电耦合到衬垫104。此外，阻挡层102形成了第一开口110的衬里。阻挡层102是导电的，并且阻止了衬垫材料从衬垫104扩散到叠加在阻挡层102上的结构。例如，衬垫104可以是纯铜或铜合金或者是其他包括纯铜或铜合金的材料，并且阻挡层102可以是氮化钛、钛钨、氮化钨、氮化钽、一些其他铜的阻挡材料、或前述的组合，或者可以包括前述的材料。
下晶种层(lower seed layer)112叠加在阻挡层102上并且形成阻挡层102的衬里。下晶种层112是导电的，并且在凸块结构的制造期间有利于上晶种层114的选择性生长或沉积。例如，当上晶种层114是通过化学镀选择性地沉积的钴时，下晶种层112可以是纯钽或纯钛，或者可以是其他包括纯钽或纯钛的材料。
上晶种层114叠加在下晶种层112上并且接触下晶种层112。上晶种层114是导电的，并且在凸块结构的制造期间有利于下凸块层116的形成。例如，上晶种层114可以是钴，并且下凸块层116可以是通过化学镀选择性地沉积的镍。
下凸块层116叠加在上晶种层114上并且接触上晶种层114。此外，下凸块层116是导电的，并且被上凸块层118覆盖。上凸块层118是导电的，并且比下凸块层116更耐氧化和腐蚀以便保护下凸块层116免受氧化和腐蚀。例如，上凸块层118可能比下凸块层116需要更多的能量来氧化。下凸块层116和上凸块层118共同定义了凸块120。
在凸块结构的制造期间，阻挡层102防止衬垫材料从衬垫104沿着下凸块层116的侧壁扩散到上凸块层118。这进而允许在上凸块层118处具有低接触电阻，在凸块结构的批量制造期间具有高产量，以及当上凸块层118通过BCB被键合到衬底(例如，晶圆)时具有高键合强度。此外，下晶种层112和上晶种层114在凸块结构的制造期间有利于使用化学镀来在阻挡层102上形成下凸块层116。
在一些实施例中，衬垫104是铜、铝、铝铜、一些其他金属、一些其他导电材料、或前述的组合，或者可以包括前述的材料。在一些实施例中，衬垫104是纯金属(例如，纯铜)或金属合金。在一些实施例中，电介质层106是二氧化硅、氮化硅、低κ电介质、一些其他电介质、或前述的组合，或者可以包括前述的材料。本文所使用的低κ电介质是具有小于约3.9、3、2或1的介电常数κ的电介质。在一些实施例中，衬垫104在后段制程(BEOL)金属化堆叠的顶部金属化层中，并且/或者电介质层106是BEOL金属化堆叠的层间电介质(ILD)层。
在一些实施例中，下钝化层108是二氧化硅、氮化硅、碳化硅、一些其他电介质、或前述的组合，或者可以包括前述的材料。例如，下钝化层108可以包括碳化硅层、覆盖碳化硅层的第一氮化硅层、覆盖第一氮化硅层的第一二氧化硅层、覆盖第一二氧化硅层的第二氮化硅层、以及覆盖第二氮化硅层的第二二氧化硅层。此外，在一些实施例中，下钝化层108具有在约7000-9000埃、约7500-7600埃或约8000-9000埃之间的厚度Tlp。例如，下钝化层108的厚度Tlp可以是约7550埃。
在一些实施例中，阻挡层102接触衬垫104和/或接触第一开口110的侧壁。此外，在一些实施例中，阻挡层102叠加在下钝化层108上，并且/或者接触下钝化层108的顶部表面。在一些实施例中，阻挡层102是氮化钛、钛钨、氮化钨、氮化钽、一些其他阻挡材料、或前述的组合，或者可以包括前述的材料。在一些实施例中，阻挡层102和衬垫104各自包括金属颗粒(例如，微晶)，并且阻挡层102的金属颗粒小于衬垫104的金属颗粒，以防止衬垫材料通过阻挡层102扩散。在一些实施例中，阻挡层102具有在约500-700埃、约550-650埃或约300-900埃之间的厚度Tb。例如，阻挡层102的厚度Tb可以是约600埃。
在一些实施例中，下晶种层112完全覆盖阻挡层102和/或接触阻挡层102。此外，在一些实施例中，下晶种层112叠加在下钝化层108上。在一些实施例中，下晶种层112是钽、钛、铜、一些其他用于镀层工艺的晶种材料、或前述的组合，或者以其他方式包含前述的材料。在一些实施例中，下晶种层112是纯金属，例如纯钽或纯钛，并且/或者阻挡层102是氮化钽。在一些实施例中，下晶种层112具有在约25-75埃、约45-55埃或约40-90埃之间的厚度Tls。例如，下晶种层112的厚度Tls可以是约50埃。
在一些实施例中，上钝化层122完全覆盖下晶种层112和/或接触下晶种层112。此外，在一些实施例中，上钝化层122叠加在下钝化层108上。在一些实施例中，上钝化层122是电介质，并且/或者是二氧化硅、氮化硅、碳化硅、氮氧化硅，一些其他电介质、或前述的组合，或者可以包括前述的材料。在一些实施例中，上钝化层122具有在约750-1250埃、500-1500埃或约900-1100埃之间的厚度Tup。例如，上钝化层122的厚度Tup可以是约1000埃。此外，在一些实施例中，上钝化层122、阻挡层102和下晶种层112具有相同的宽度W。
在一些实施例中，蚀刻停止层124覆盖下钝化层108和上钝化层122并且形成下钝化层108和上钝化层122的衬里。此外，在一些实施例中，蚀刻停止层124接触下钝化层108和/或上钝化层122。在一些实施例中，蚀刻停止层124是氧化铝、氮化硅、二氧化硅、一些其他电介质、或前述的组合，或者可以包括前述的材料。在一些实施例中，蚀刻停止层124具有在约100-200埃、160-170埃或约50-300埃之间的厚度Tes。例如，蚀刻停止层124的厚度Tes可以是约150埃。
在一些实施例中，蚀刻停止层124和/或上钝化层122定义了第二开口126，第二开口126叠加在第一开口110和衬垫104上。在一些实施例中，第二开口126凹入第一开口110中，并且/或者与第一开口110的侧壁间隔开。在一些实施例中，上晶种层114和下凸块层116位于第二开口126中。在一些实施例中，上晶种层114局限在第二开口126的底部。
在一些实施例中，上晶种层114接触上钝化层122的侧壁。在一些实施例中，上晶种层114是钴、铜、钽、钛、一些其他晶种材料、或前述的组合，或者可以包括前述的材料。此外，在一些实施例中，上晶种层114是纯金属(例如，纯钴)和/或具有限于金属元素的组分。在一些实施例中，上晶种层114具有大于或等于约95埃、和/或在约95-2000埃、约95-1000埃、或约500-1500埃之间的厚度Tus。
在一些实施例中，下凸块层116横向接触蚀刻停止层124的侧壁和/或上钝化层122的侧壁。在一些实施例中，下凸块层116是纯镍、镍合金、一些其他金属、一些其他导电材料、或前述的组合。在一些实施例中，上凸块层118接触下凸块层116，并且/或者完全覆盖下凸块层116。在一些实施例中，上凸块层118是金、铂、铱、钌、铑、一些其他贵金属、一些其他耐氧化和腐蚀的导电材料、或前述的组合。在一些实施例中，由下凸块层116和上凸块层118定义的凸块120是垂直伸长的，并且/或者具有圆柱形形状、矩形长方体形状或一些其他形状。此外，在一些实施例中，凸块120具有矩形轮廓、宽度从顶部到底部缩小的轮廓、或一些其他轮廓。
在一些实施例中，衬垫104是铜或者其他包括铜的材料，阻挡层102是氮化钽或者其他包括氮化钽的材料，下晶种层112是纯钛或纯钽，或者其他包括纯钛或纯钽的材料，上晶种层114是钴或者其他包括钴的材料，下凸块层116是镍或者其他包括镍的材料，并且上凸块层118是金或者其他包括金的材料。在这样的实施例中，阻挡层102阻止或减缓铜沿着下凸块层116的侧壁从衬垫104扩散到上凸块层118，从而使得在包含有凸块结构的集成电路(IC)的批量制造期间具有高产量。
参考图2A和图2B，提供了图1的凸块结构的各种替代实施例的横截面视图200A、200B。在各种替代实施例中，阻挡层102是侧壁间隔件(sidewall spacer)，其形成凸块120的侧壁的衬垫。此外，阻挡层102包括一对分段(并未唯一标记)，其分别形成凸块120的相对侧壁的衬垫。通过形成相对侧壁的衬垫，阻挡层102减缓或阻止衬垫材料沿着凸块120的侧壁从衬垫104移动(例如，扩散)到上凸块层118。这进而防止衬垫材料增加上凸块层118的接触电阻并防止降低上凸块层118与BCB的键合性。因此，在包含有凸块结构的集成电路的批量制造期间，产量可能较高。
更具体地参考图2A，上钝化层122定义了叠加在下钝化层108和衬垫104上的第一开口202。在一些实施例中，上钝化层122是氧化物-氮化物-氧化物(ONO)薄膜，或者是其他ONO薄膜的材料。例如，上钝化层122可以包括下二氧化硅层、覆盖下二氧化硅层的氮化硅层、以及覆盖氮化硅层的上二氧化硅层。此外，在一些实施例中，上钝化层122的厚度Tup在约5000-6000埃、约5400-5600埃或约4000-7000埃之间。例如，上钝化层122的厚度Tup可以是约5500埃。
在一些实施例中，蚀刻停止层124覆盖下钝化层108和上钝化层122，并且形成第一开口202的衬里。此外，在一些实施例中，蚀刻停止层124接触下钝化层108和上钝化层122，并且/或者横向接触第一开口202的侧壁。
下钝化层108(在一些实施例中，下钝化层108和蚀刻停止层124)定义了衬垫104和第一开口202之间的第二开口204，第二开口204叠加在衬垫104上。在一些实施例中，第二开口204与第一开口202的侧壁横向间隔开。在一些实施例中，下钝化层108是碳化硅层和覆盖碳化硅层的氮化硅层，或者可以包括前述的材料。此外，在一些实施例中，下钝化层108的厚度Tlp在约1000-3000埃、约2000-2100埃或约1750-2250埃之间。例如，下钝化层108的厚度Tlp可以是约2050埃。
第二开口204容纳凸块120和阻挡层102。在一些实施例中，下凸块层116在第二开口204内接触衬垫104，并且/或者阻挡层102在第二开口204内接触衬垫104。此外，在一些实施例中，上凸块层118在第二开口204上与下凸块层116间隔开。此外，在一些实施例中，下凸块层116是镍，并且/或者上凸块层118是金。
阻挡层102包括一对分段(并未唯一标记)，其分别形成凸块120的相对侧的衬垫，以阻止或减缓衬垫材料沿着下凸块层116的侧壁从衬垫104移动(例如，扩散)到上凸块层118。此外，阻挡层102的分段分别具有与下凸块层116的底部表面相平齐的底部表面。在一些实施例中，阻挡层102的分段各自具有在约400-700埃、约450-550埃、或约300-1000埃之间的厚度Tb。例如，阻挡层102的每个分段的厚度Tb可以是约500埃。在一些实施例中，阻挡层102接触下凸块层116的侧壁和/或接触下钝化层108的侧壁。在一些实施例中，阻挡层102是氮化钛、钛钨、氮化钨、氮化钽、氧化铝、一些其他阻挡材料、或前述的组合，或者可以包括前述的材料。
更具体地参考图2B，图2B是图2A的变体，其中阻挡层102叠加在下钝化层108上，并且具有被间隔在下凸块层116的底部表面之上的底部表面。此外，第二开口204具有阶梯轮廓，并且阻挡层102位于阶梯轮廓的阶梯上。
参考图3，提供了包括图1的凸块结构的集成电路(IC)管芯的一些实施例的横截面视图300。图1的凸块结构可以例如在盒BS内重复。
如图所示，半导体器件层302凹入到半导体衬底304的顶部中。半导体器件层302包括多个半导体器件(未单独示出)。在一些实施例中，半导体器件包括金属氧化物半导体(MOS)器件、场效应晶体管(FET)、互补MOS(CMOS)器件、MOSFET、绝缘栅FET(IGFET)、横向扩散MOS(LDMOS)晶体管、其他半导体器件、或前述的组合。此外，在一些实施例中，半导体器件包括高压半导体器件(例如，在超过约100、200、400或700伏特的电压下进行操作)、显示驱动器半导体器件、或前述的组合。半导体衬底304可以是例如块状硅衬底、绝缘体上硅(SOI)衬底、III-V族衬底、或一些其他类型的半导体衬底。
ILD层306和BEOL金属化堆叠308叠加在半导体衬底304和半导体器件层302上。ILD层306容纳BEOL金属化堆叠308，并且可以是例如二氧化硅、氮化硅、低κ电介质、一些其他电介质、或前述的组合，或者可以包括前述的材料。BEOL金属化堆叠308电耦合到半导体器件层302和凸块结构的凸块120。为了便于说明，凸块120中只有一个被标记为120。此外，BEOL金属化堆叠308定义了将半导体器件层302的半导体器件互连并且进一步将凸块120连接到半导体器件的导电路径。
BEOL金属化堆叠308包括多个导电特征，例如多个通孔308v、多条导线308w和多个衬垫308p。为了便于说明，只有一些通孔308v被标记为308v，只有一些导线308w被标记为308w，并且只有一些衬垫308p被标记为308p。通孔308v各自从导线308w中的一条导线垂直延伸到导线308w中的另一导线、衬垫308p之一、半导体器件层302、或一些其他类型的导电特征。导线308w各自从通孔308v中的一个通孔横向延伸到通孔308v中的另一通孔。衬垫308p位于BEOL金属化堆叠308的顶部，并且每个衬垫叠加并邻接通孔308v之一。导电特征可以是例如铜、铝、铝铜、钨、一些其他导电材料、或前述的组合，或者可以包括前述的材料。例如，衬垫308p可以是纯铜或铜合金，或者可以是其他包括纯铜或铜合金的材料。
在一些实施例中，导电特征定义了沿着半导体器件层302的外围横向延伸的密封环结构310。在一些实施例中，密封环结构310是环形的，并且/或者完全将半导体器件层302包围在封闭的路径中。例如，密封环结构310可以保护半导体器件层302免受切割IC管芯的管芯锯的影响，并且/或者免受可能从IC管芯的周围环境扩散到IC管芯中的气体的影响。
下钝化层108叠加在ILD层306、密封环结构310和衬垫308p上。此外，阻挡层102、下晶种层112和上钝化层122在每个衬垫308p处形成堆叠。为了便于说明，阻挡层102中只有一个被标记为102，下晶种层112中只有一个被标记为112，并且上钝化层122中只有一个被标记为122。阻挡层102中的每一个叠加在下钝化层108上，并且突出穿过下钝化层108以接触相应的一个衬垫308p。下晶种层112中的每一个覆盖相应的一个阻挡层102并形成阻挡层102的衬里，并且上钝化层122中的每一个叠加在相应的一个下晶种层112上并形成下晶种层112的衬里。
凸块120和上晶种层114在每个衬垫308p处形成堆叠。为了便于说明，凸块120中只有一个被标记为120，并且上晶种层114中只有一个被标记为114。每个上晶种层114在由相应的一个上钝化层122定义的开口内叠加在相应的一个下晶种层112上。此外，每个凸块120叠加在相应的一个上晶种层114上。凸块120各自包括下凸块层116和覆盖下凸块层116的上凸块层118。为了便于说明，下凸块层116中只有一个被标记为116，并且上凸块层118中只有一个被标记为118。
参考图4A和图4B，提供了图3的IC的各种替代实施例的横截面视图400A、400B，其中阻挡层102是间隔件。与包括图1的凸块结构的图3的IC相比，图4A和图4B的IC分别包括图2A和图2B的凸块结构。
参考图5-13，提供了用于制造图1的凸块结构的方法的一些实施例的一系列横截面视图500-1300。
如图5的横截面视图500所示，提供了衬垫104和电介质层106。衬垫104凹入到电介质层106的顶部中，从而使得衬垫104的顶部表面与电介质层106的顶部表面相平齐。衬垫104可以是例如纯金属(例如，纯铜)、金属合金(例如，铜合金)、一些其他导电材料、或前述的组合，或者可以包括前述的材料。电介质层106可以是例如二氧化硅、氮化硅、低κ电介质、一些其他电介质、或前述的组合。在一些实施例中，衬垫104在BEOL金属化堆叠的顶部金属化层中，并且/或者电介质层106是BEOL金属化堆叠的ILD层。参见例如图3。
图5的横截面视图500还示出了形成覆盖电介质层106和衬垫104的下钝化层108。下钝化层108可以通过例如化学或物理气相沉积、溅射、一些其他生长或沉积工艺、或前述的组合来形成。在一些实施例中，下钝化层108是二氧化硅、氮化硅、碳化硅、一些其他电介质或前述的组合，或者可以包括前述的材料。此外，在一些实施例中，下钝化层108具有在约7000-9000埃、约7500-7600埃或约8000-9000埃之间的厚度Tlp。
如图6的横截面视图600所示，对下钝化层108执行第一蚀刻以形成叠加并暴露衬垫104的第一开口110。在一些实施例中，第一开口110被形成为完全叠加在衬垫104上和/或与衬垫104的侧壁间隔开。此外，在一些实施例中，第一开口110被形成为具有小于衬垫104的宽度的宽度Wf。此外，在一些实施例中，用于执行第一蚀刻的工艺包括：在下钝化层108上形成图案化的光致抗蚀剂层(未示出)；在图案化的光致抗蚀剂层适当就位的情况下对下钝化层108施加蚀刻剂；以及剥离图案化的光致抗蚀剂层。图案化的光致抗蚀剂层可以例如使用光刻法进行图案化。
如图7的横截面视图700所示，阻挡层102被形成为覆盖下钝化层108和衬垫104并且进一步形成第一开口110的衬里。阻挡层102可以通过例如化学或物理气相沉积、溅射、一些其他生长或沉积工艺、或前述的组合来形成。在一些实施例中，阻挡层102是氮化钛、钛钨、氮化钨、氮化钽、一些其他阻挡材料、或前述的组合，或者可以包括前述的材料。此外，在一些实施例中，阻挡层102是阻挡衬垫104的衬垫材料扩散通过阻挡层102的材料。在一些实施例中，阻挡层102具有在约500-700埃、约550-650埃、或约300-900埃之间的厚度Tb。
图7的横截面图700还示出：下晶种层112被形成为覆盖阻挡层102并形成阻挡层102的衬里，并且上钝化层122被形成为覆盖下晶种层112并形成下晶种层112的衬里。下晶种层112和上钝化层122可以通过例如化学或物理气相沉积、溅射、一些其他生长或沉积工艺、或前述的组合来形成。在一些实施例中，下晶种层112是纯钽、纯钛、纯铜、一些其他纯金属、一些其他用于镀层工艺的晶种材料、或前述的组合，或者可以包括前述的材料。此外，在一些实施例中，下晶种层112具有在约25-75埃、约45-55埃、或约40-90埃之间的厚度Tls。在一些实施例中，上钝化层122是二氧化硅、氮化硅、碳化硅、一些其他电介质、或前述的组合，或者可以包括前述的材料。此外，在一些实施例中，上钝化层122具有在约750-1250埃、500-1500埃、或约900-1100埃之间的厚度Tup。
如图8的横截面视图800所示，对阻挡层102、下晶种层112和上钝化层122执行第二蚀刻，以将阻挡层102、下晶种层112和上钝化层122定位到衬垫104。在一些实施例中，用于执行第二蚀刻的工艺包括：在上钝化层122上形成图案化的光致抗蚀剂层(未示出)；在图案化的光致抗蚀剂层适当就位的情况下对阻挡层102、下晶种层112和上钝化层122施加蚀刻剂；以及剥离图案化的光致抗蚀剂层。图案化的光致抗蚀剂层可以例如使用光刻法进行图案化。
如图9的横截面视图900所示，蚀刻停止层124被形成为覆盖下钝化层108和上钝化层122并形成下钝化层108和上钝化层122的衬里。蚀刻停止层124可以通过例如化学或物理气相沉积、溅射、一些其他生长或沉积工艺、或前述的组合来形成。在一些实施例中，蚀刻停止层124是氧化铝、氮化硅、二氧化硅、一些其他电介质、或前述的组合，或者可以包括前述的材料。在一些实施例中，蚀刻停止层124具有在约100-200埃、160-170埃或约50-300埃之间的厚度Tes。
图9的横截面视图900还示出了覆盖蚀刻停止层124的牺牲层902。在一些实施例中，牺牲层902的底部与蚀刻停止层124相契合，并且/或者牺牲层902的顶部表面基本上是平面的。此外，在一些实施例中，牺牲层902是二氧化硅、氮化硅、一些其他氧化物或氮化物、一些其他电介质、或前述的组合。在一些实施例中，用于形成牺牲层902的工艺包括：在蚀刻停止层124上沉积或生长牺牲层，并且随后对牺牲层902的顶部表面执行平面化。沉积或生长可以例如通过化学或物理气相沉积、溅射、一些其他生长或沉积工艺、或前述的组合来执行。平面化可以例如通过化学机械抛光(CMP)来进行。
如图10的横截面视图1000所示，对牺牲层902、蚀刻停止层124和上钝化层122执行第三蚀刻以形成第二开口126，第二开口126叠加在衬垫104上并暴露下晶种层112。在一些实施例中，第二开口126被形成在第一开口110中并且/或者与第一开口110的侧壁间隔开。此外，在一些实施例中，第二开口126被形成为具有小于第一开口110的宽度的宽度Ws。此外，在一些实施例中，用于执行第三蚀刻的工艺包括：在牺牲层902上形成图案化的光致抗蚀剂层(未示出)；在图案化的光致抗蚀剂层适当就位的情况下对牺牲层902、蚀刻停止层124和上钝化层122施加蚀刻剂；以及剥离图案化的光致抗蚀剂层。图案化的光致抗蚀剂层可以例如使用光刻法进行图案化。
如图11的横截面视图1100所示，上晶种层114在第二开口126内被形成在下晶种层112上。在一些实施例中，上晶种层114是钴、铜、钽、钛、一些其他晶种材料、或前述的组合，或者可以包括前述的材料。此外，在一些实施例中，上晶种层114具有在约165-2000埃、约165-1000埃、或约435-1500埃之间的厚度Tus。上晶种层114可以例如通过化学镀、电镀、一些其他镀层处理、一些其他生长或沉积工艺、或前述的组合来形成。此外，上晶种层114可以例如使用下晶种层112来沉积(例如，通过化学镀)。
如图12的横截面视图1200所示，凸块120在第二开口126内被形成在上晶种层114上。凸块120可以是例如镍/金凸块。凸块120包括下凸块层116和覆盖下凸块层116的上凸块层118。在一些实施例中，下凸块层116是纯镍、镍合金、一些其他金属、一些其他导电材料、或前述的组合。此外，在一些实施例中，下凸块层116具有在约3000-8000埃、约4000-7000埃或约5000-9000埃之间的厚度Tlb。此外，在一些实施例中，下凸块层116的侧壁116s接触牺牲层902、蚀刻停止层124和/或上钝化层122，并且/或者在侧壁116s和牺牲层902之间、在侧壁116s和蚀刻停止层124之间、和/或在侧壁116和上钝化层122之间形成有间隙(不可见)。在一些实施例中，上凸块层118是金、铂、铱、钌、铑、一些其他贵金属、一些其他比下凸块层116更耐氧化和腐蚀的导电材料、或前述的组合。此外，在一些实施例中，上凸块层118具有在约300-700埃、约400-600埃、或约450-550埃之间的厚度Tub。
下凸块层116可以例如通过化学镀、电镀、一些其他镀层工艺、一些其他生长或沉积工艺、或前述的组合来形成。此外，下凸块层116可以例如使用上晶种层114来沉积(例如，通过化学镀)。上凸块层118可以例如通过浸镀、化学镀、电镀、一些其他镀层工艺，一些其他生长或沉积工艺、或前述的组合来形成。在一些实施例中，通过化学镀形成下凸块层116，并且通过浸镀镀金形成上凸块层118。此外，在一些实施例中，下凸块层116的形成消耗上晶种层114中的至少一些。例如，下凸块层116的形成可能消耗约60-70埃、约50-80埃、或约40-100埃。由于上晶种层114的这种消耗，因此在形成下凸块层116之前，上晶种层114的厚度Tus大于或等于约160埃。如果不存在至少160埃，则下凸块层116可能无法形成和/或形成为具有异常(例如，不均匀)的厚度。
如图13的横截面视图1300所示，对牺牲层902执行第四蚀刻(参见图12)以去除牺牲层902。在一些实施例中，第四蚀刻停止在蚀刻停止层124，并且/或者针对蚀刻停止层124以比牺牲层902更低的蚀刻速率使用蚀刻剂。
在形成凸块120和去除牺牲层902(参见图12)之间执行的高温处理可以促进扩散。此外，下凸块层116的形成可能导致沿着下凸块层116的侧壁116s(参见图12)的间隙(不可见)，这些间隙提供了沿着侧壁116s从衬垫104到上凸块层118的扩散路径。在使用具有低磷浓度的化学镀镍形成下凸块层116时，间隙可以例如在下凸块层116和牺牲层902之间、在下凸块层116和蚀刻停止层124之间、和/或在下凸块层116和上钝化层122之间形成。阻挡层102阻止衬垫材料(例如，纯铜)沿着下凸块层116的侧壁116s从衬垫104向上扩散或移动到上凸块层118。因此，阻挡层102防止衬垫材料污染上凸块层118，从而使得上凸块层118的接触电阻较低并且上凸块层118与BCB的键合性较高。因此，在包含有键合结构的IC的批量制造和封装期间，产量可能较高。
参考图14，提供了图5-13的方法的一些实施例的流程图1400。
在1402处，形成覆盖衬垫的下钝化层。参见例如图5。
在1404处，对下钝化层执行第一蚀刻以形成暴露衬垫的第一开口。参见例如图6。
在1406处，形成覆盖下钝化层并形成第一开口的衬里的阻挡层、下晶种层和上钝化层。参见例如图7。
在1408处，对阻挡层、下晶种层和上钝化层执行第二蚀刻，以将阻挡层、下晶种层和上钝化层定位到衬垫。参见例如图8。
在1410处，形成覆盖下钝化层和上钝化层的蚀刻停止层和牺牲层。参见例如图9。
在1412处，对牺牲层、蚀刻停止层和上钝化层执行第三蚀刻，以形成叠加在衬垫上的第二开口。参见例如图10。
在1414处，在第二开口内、在下晶种层上形成上晶种层。参见例如图11。
在1416处，在第二开口内、在上晶种层上形成凸块。参见例如图12。
在1418处，对牺牲层执行第四蚀刻以去除牺牲层。参见例如图13。
虽然图14的流程图1400在本文被示出和描述为一系列动作或事件，但是应当理解，所示出的这类动作或事件的排序不被解释为限制意义。例如，除了本文所示出和/或描述的那些顺序之外，一些动作可以按不同的顺序发生和/或与其他动作或事件同时发生。此外，要实现本文描述的一个或多个方面或实施例可能并不需要所有示出的动作，并且本文所描述的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
参考图15-17、18A-18F和19A-19F，提供了用于制造图2A和图2B的凸块结构的方法的一些实施例的一系列横截面视图1500-1700、1800A-1800F、1900A-1900F。横截面视图1500-1700和1800A-1800F示出了图2A的凸块结构的制造，并且横截面视图1500-1700和1900A-1900F示出了图2B的凸块结构的制造。在下文中，除非另有说明，否则图15-17、18A-18F和19A-19F中具有与图5-13中的元件相同的参考标号的元件可以例如按图5-13中所描述的来形成。
如图15的横截面视图1500所示，提供了衬垫104和电介质层106，其中衬垫104凹入到电介质层106的顶部中。在一些实施例中，衬垫104在BEOL金属化堆叠的顶部金属化层中，并且/或者电介质层106是BEOL金属化堆叠的ILD层。参见例如图4A和图4B。
图15的横截面视图1500还示出了形成覆盖电介质层106和衬垫104的下钝化层108，并且形成覆盖下钝化层108的上钝化层122。下钝化层108和上钝化层122可以通过例如化学或物理气相沉积、溅射、一些其他生长或沉积工艺、或前述的组合来形成。在一些实施例中，上钝化层122的厚度Tup在约5000-6000埃、约5400-5600埃、或约4000-7000埃之间。此外，在一些实施例中，下钝化层108的厚度Tlp在约1000-3000埃、约2000-2100埃、或约1750-2250埃之间。
如图16的横截面视图1600所示，对上钝化层122执行第一蚀刻，以形成叠加并暴露下钝化层108的第一开口202。在一些实施例中，第一开口202被形成为具有小于或等于衬垫104的宽度的宽度Wf。此外，在一些实施例中，用于执行第一蚀刻的工艺包括：在上钝化层122上形成图案化的光致抗蚀剂层(未示出)；在图案化的光致抗蚀剂层适当就位的情况下对上钝化层122施加蚀刻剂；以及剥离图案化的光致抗蚀剂层。图案化的光致抗蚀剂层可以例如使用光刻法进行图案化。
如图17的横截面视图1700所示，形成蚀刻停止层124，蚀刻停止层124覆盖上钝化层122并且进一步形成第一开口202的衬里。图17的横截面视图1700还示出了形成覆盖蚀刻停止层124的牺牲层902。在一些实施例中，用于形成牺牲层902的工艺包括：在蚀刻停止层124上沉积或生长牺牲层，并且随后对牺牲层902的顶部表面执行平面化。
如图18A的横截面视图1800A所示，对牺牲层902、蚀刻停止层124和下钝化层108执行第二蚀刻，以形成叠加并暴露衬垫104的第二开口204。在一些实施例中，第二开口204被形成在第一开口202中，并且被形成为具有小于第一开口202的宽带的宽度Ws。此外，在一些实施例中，用于执行第二蚀刻的工艺包括：在牺牲层902上形成图案化的光致抗蚀剂层(未示出)；在图案化的光致抗蚀剂层适当就位的情况下对牺牲层902、蚀刻停止层124和下钝化层108施加蚀刻剂；以及剥离图案化的光致抗蚀剂层。
如图18B的横截面视图1800B所示，形成覆盖牺牲层902和衬垫104并且进一步形成第二开口204的衬里的阻挡层102。阻挡层102可以例如通过化学或物理气相沉积、溅射、一些其他生长或沉积工艺、或前述的组合来形成。在一些实施例中，阻挡层102具有在约400-700埃、约450-550埃、或约300-1000埃之间的厚度Tb。在一些实施例中，阻挡层102是氮化钛、钛钨、氮化钨、氮化钽、氧化铝、一些其他阻挡材料、或前述的组合，或者可以包括前述的材料。此外，在一些实施例中，阻挡层102是阻止衬垫104的衬垫材料扩散通过阻挡层102的材料。
如图18C的横截面视图1800C所示，对阻挡层102执行第三蚀刻以去除阻挡层102的水平分段，而不去除阻挡层102的垂直分段。阻挡层102的垂直分段形成第二开口204的侧壁的衬里并定义间隔件结构。在一些实施例中，通过将蚀刻剂施加到阻挡层102来执行第三蚀刻，该蚀刻剂针对阻挡层102具有比牺牲层902和衬垫104更高的蚀刻速率，从而使得衬垫104和牺牲层902用作蚀刻停止层。
如图18D的横截面视图1800D所示，在第二开口204内、在衬垫104上形成凸块120。凸块120包括下凸块层116和覆盖下凸块层116的上凸块层118。在一些实施例中，下凸块层116具有在约3000-9000埃、约7000-8000埃、或约8000-9000埃之间的厚度Tlb。在一些实施例中，上凸块层118具有在约300-700埃、约400-600埃、或约450-550埃之间的厚度Tub。下凸块层116可以例如通过化学镀、电镀、一些其他镀层工艺、一些其他生长或沉积工艺、或前述的组合来形成。此外，下凸块层116可以例如使用衬垫104作为晶种来沉积(例如，通过化学镀)。例如，上凸块层118可以例如通过浸镀、化学镀、电镀、一些其他镀层工艺、一些其他生长或沉积工艺、或前述的组合来形成。
如图18E的横截面视图1800E所示，阻挡层102的顶部表面凹入，以与凸块120的顶部表面相平齐或低于凸块120的顶部表面。在一些实施例中，凹入通过回蚀(etch back)来执行。在其他实施例中，凹入通过平面化来执行。例如，可以形成填充第二开口204的其余部分的附加牺牲层(未示出)，并且可以对牺牲层、附加牺牲层和阻挡层102执行平面化，直到去除附加牺牲层并且到达凸块120为止。平面化可以例如通过CMP来执行。
如图18F的横截面视图1800F所示，对牺牲层902执行第四蚀刻(参见图18E)以去除牺牲层902。在一些实施例中，第四蚀刻停止在蚀刻停止层124。
在形成凸块120和去除牺牲层902之间执行的高温处理可以促进扩散。阻挡层102阻止衬垫材料(例如，纯铜)沿着下凸块层116的侧壁从衬垫104向上扩散或移动到上凸块层118。这防止了衬垫材料污染上凸块层118。
横截面视图1800A-1800F示出了图2A中的凸块结构的制造。在替代实施例中，可以执行图19A-19F的横截面视图1900A-1900F来代替图18A-18F的横截面视图1800A-1800F，以制造图2B的凸块结构。在这样的替代实施例中，图19A-19F的横截面视图1900A-1900F从图17继续。
如图19A的横截面视图1900A所示，对牺牲层902和蚀刻停止层124执行第二蚀刻，以形成叠加在衬垫104上并暴露下钝化层108的第二开口204。在一些实施例中，第二开口204被形成在第一开口202中，并且被形成为具有小于第一开口202的宽度的宽度Ws。此外，在一些实施例中，用于执行第二蚀刻的工艺包括：在牺牲层902上形成图案化的光致抗蚀剂层(未示出)；在图案化的光致抗蚀剂层适当就位的情况下对牺牲层902和蚀刻停止层124施加蚀刻剂；以及剥离图案化的光致抗蚀剂层。
如图19B的横截面视图1900B所示，形成阻挡层102，阻挡层102形成第二开口204的侧壁的衬里。在一些实施例中，用于形成阻挡层102的工艺包括：形成覆盖牺牲层902和衬垫104并且进一步形成第二开口204的衬里的阻挡层102。阻挡层102可以通过例如化学或物理气相沉积、溅射、一些其他生长或沉积工艺、或前述的组合来形成。此外，在一些实施例中，该工艺包括对阻挡层102执行蚀刻以去除阻挡层102的水平分段，而不去除阻挡层102的垂直分段。图18B和图18C提供了该工艺的示例。
如图19C的横截面视图1900C所示，对下钝化层108执行第三蚀刻以将第二开口204扩展到下钝化层108中，从而暴露衬垫104。在一些实施例中，第二开口204在扩展后具有阶梯轮廓。此外，在一些实施例中，用于执行第三蚀刻的工艺包括：在阻挡层102和牺牲层902适当就位的情况下对下钝化层108施加蚀刻剂，因此阻挡层102和牺牲层902共同用作第三蚀刻的掩模。
如图19D的横截面视图1900D所示，在第二开口204内、在衬垫104上形成凸块120。凸块120包括下凸块层116和覆盖下凸块层116的上凸块层118。下凸块层116可以例如通过化学镀、电镀、一些其他镀层工艺、一些其他生长或沉积工艺、或前述的组合来形成。上凸块层118可以例如通过浸镀、化学镀、电镀、一些其他镀层工艺、一些其他生长或沉积工艺、或前述的组合来形成。
如图19E的横截面视图1900E所示，阻挡层102的顶部表面凹入，以与凸块120的顶部表面相平齐或低于凸块120的顶部表面。在一些实施例中，凹入通过回蚀来执行。在其他实施例中，凹入通过平面化来执行。例如，可以形成填充第二开口204的其余部分的附加牺牲层(未示出)，并且可以对牺牲层、附加牺牲层和阻挡层102执行平面化，直到去除附加牺牲层并且到达凸块120为止。平面化可以例如通过CMP来执行。
如图19F的横截面视图1900F所示，对牺牲层902执行第四蚀刻(参见图19E)以去除牺牲层902。在一些实施例中，第四蚀刻停止在蚀刻停止层124。
参考图20，提供了图15-17、图18A-18F和图19A-19F的方法的一些实施例的流程图2000。
在2002处，形成覆盖衬垫的下钝化层，并且形成覆盖下钝化层的上钝化层。参见例如图15。
在2004处，对上钝化层执行第一蚀刻，以形成叠加在衬垫上并暴露下钝化层的第一开口。参见例如图16。
在2006处，形成覆盖下钝化层和上钝化层并且进一步形成第一开口的衬里的蚀刻停止层和牺牲层。参见例如图17。
在2008处，对蚀刻停止层和牺牲层执行第二蚀刻，以在第一开口内形成叠加在衬垫上的第二开口。在一些实施例中，第二蚀刻进一步进入下钝化层，以形成暴露衬垫的第二开口。在其他实施例中，第二蚀刻停止在下钝化层。参见例如图18A或图19A。
在2010处，形成阻挡层，阻挡层形成第二开口的侧壁的衬里。参见例如图18B和图18C、或图19B。
在2012处，在第二蚀刻停止在下钝化层的实施例中，在阻挡层适当就位的情况下对下钝化层执行第三蚀刻，从而扩展第二开口以暴露衬垫。参见例如图19C。
在2014处，在第二开口内、在衬垫上形成凸块。参见例如图18D或图19D。
在2016处，阻挡层的顶部表面凹入以与凸块的顶部表面相平齐或低于凸块的顶部表面。参见例如图18E或图19E。
在2018处，对牺牲层执行第四蚀刻以去除牺牲层。参见例如图18F或图19F。
虽然图20的流程图2000在本文被示出和描述为一系列步骤或制程，但是应当理解，所示出的这类动作或事件的排序不被解释为限制意义。例如，除了本文所示出和/或描述的那些顺序之外，一些步骤可以按不同的顺序发生和/或与其他步骤或制程同时发生。此外，要实现本文描述的一个或多个方面或实施例可能并不需要所有示出的步骤，并且本文所描述的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中执行。
鉴于前述内容，本公开的一些实施例提供了一种集成电路，包括：包括衬垫材料的导电衬垫；叠加在导电衬垫上的导电凸块，其中导电凸块包括第一凸块层和覆盖第一凸块层的第二凸块层；以及阻挡层，被配置为阻止衬垫材料沿着第一凸块层的侧壁从导电衬垫移动到第二凸块层。在实施例中，阻挡层位于导电凸块和导电衬垫之间，其中阻挡层从阻挡层的第一侧壁横向延伸到阻挡层的第二侧壁，并且其中导电凸块横向间隔在阻挡层的第一侧壁和第二侧壁之间。在实施例中，阻挡层将导电凸块的下侧罩住。在实施例中，集成电路还包括位于阻挡层和导电凸块之间的覆盖阻挡层的第一晶种层，其中第一晶种层从第一晶种层的第一侧壁横向延伸到第一晶种层的第二侧壁，并且其中导电凸块横向间隔在第一晶种层的第一侧壁和第二侧壁之间。在实施例中，集成电路还包括直接位于第一晶种层和导电凸块之间的叠加在第一晶种层上的第二晶种层，其中第二晶种层横向间隔在第一晶种层的第一侧壁和第二侧壁之间。在实施例中，导电衬垫包括铜，其中第二凸块层包括金，其中第一凸块层包括镍，其中第二晶种层包括钴，其中第一晶种层包括钽或钛，并且其中阻挡层包括氮化钽。在实施例中，集成电路还包括直接位于阻挡层和导电凸块之间的叠加在阻挡层上的晶种层，其中晶种层具有分别与第一凸块层的侧壁对准的侧壁。在实施例中，阻挡层是没有水平分段的间隔件，其中阻挡层形成第一凸块层的侧壁的衬里。在实施例中，阻挡层具有与第一凸块层的底部表面相平齐的底部表面。在实施例中，阻挡层包括氮化钛，其中导电衬垫包括铜，其中第一凸块层包括镍，并且其中第二凸块层包括金。在实施例中，集成电路还包括：半导体衬底；叠加在半导体衬底上并凹入到半导体衬底的顶部中的半导体器件层；以及覆盖半导体衬底和半导体器件层的BEOL金属化堆叠，其中，BEOL金属化堆叠包括与多条导线交替堆叠的多个通孔，并且其中通孔和导线定义了将半导体器件层电耦合到导电衬垫的导电路径。在实施例中，导电凸块具有圆柱形形状或矩形长方体形状。
本公开的一些实施例提供了一种用于制造集成电路的方法，该方法包括：形成覆盖导电衬垫的钝化层，其中导电衬垫包括衬垫材料；对钝化层执行第一蚀刻以形成暴露导电衬垫的第一开口；形成作为第一开口的衬里的阻挡层，其中阻挡层被配置为阻止衬垫材料扩散通过阻挡层；形成覆盖钝化层、导电衬垫和阻挡层的牺牲层；对牺牲层执行第二蚀刻以形成叠加在导电衬垫上并且横向间隔在第一开口的侧壁之间的第二开口；在第二开口内形成叠加在导电衬垫上的导电凸块，其中导电凸块包括第一凸块层和覆盖第一凸块层的第二凸块层；以及对牺牲层执行第三蚀刻以去除牺牲层。在实施例中，阻挡层是连续的并且被形成为接触第一开口的侧壁、接触导电衬垫并且叠加在钝化层上。在实施例中，该方法还包括：形成覆盖阻挡层的第一晶种层；以及在第二开口中形成第二晶种层，其中第二晶种层的形成包括通过镀层工艺在第一晶种层上选择性地沉积第二晶种层，并且其中导电凸块直接形成在第二晶种层上。在实施例中，导电凸块的形成包括通过镀层工艺在第二晶种层上选择性地沉积第一凸块层，并且还包括通过镀层工艺在第一凸块层上选择性地沉积第二凸块层。
本公开的一些实施例提供了用于制造集成电路的另一种方法，该方法包括：形成覆盖导电衬垫的第一钝化层，其中导电衬垫包括衬垫材料；形成覆盖第一钝化层的第二钝化层；对第二钝化层执行第一蚀刻以形成叠加在导电衬垫上并暴露第一钝化层的第一开口；形成填充第一开口并且还覆盖第一钝化层和第二钝化层的牺牲层；对牺牲层执行第二蚀刻以形成叠加在导电衬垫上并且横向间隔在第一开口的侧壁之间的第二开口；形成作为第二开口的侧壁的衬里并且没有水平分段的阻挡层，其中阻挡层包括在第二开口的相对侧壁上的一对阻挡分段，并且其中阻挡层被配置为阻止衬垫材料扩散通过阻挡层；在第二开口内并直接在阻挡分段之间形成导电凸块，其中导电凸块包括第一凸块层和覆盖第一凸块层的第二凸块层；以及对牺牲层执行第三蚀刻以去除牺牲层。在实施例中，阻挡层的形成包括：形成覆盖牺牲层并形成第二开口的衬里的阻挡层；以及对阻挡层执行第四蚀刻以去除阻挡层的水平分段，而不去除阻挡层的垂直分段。在实施例中，该方法还包括在牺牲层适当就位的情况下对第一钝化层执行第五蚀刻，以将第二开口扩展到导电衬垫，其中第二开口具有阶梯轮廓，并且其中导电凸块在扩展第二开口之后被形成。在实施例中，还对第一钝化层执行第二蚀刻，从而使得第二开口暴露导电衬垫。
鉴于前述内容，本公开的一些实施例提供了另一种集成电路，包括：包括衬垫材料的导电衬垫；叠加在导电衬垫上并定义叠加在导电衬垫上的第一开口的第一钝化层，其中第一开口横向间隔在在导电衬垫的侧壁之间；叠加在第一钝化层上并形成第一开口的衬里的阻挡层；在第一开口内叠加在阻挡层上的晶种层；以及叠加在晶种层和导电衬垫上的导电凸块，其中导电凸块横向间隔在第一开口的侧壁之间，其中导电凸块包括第一凸块层和覆盖第一凸块层的第二凸块层，并且其中阻挡层被配置为阻止衬垫材料沿着第一凸块层的侧壁从导电衬垫移动到第二凸块层。在实施例中，阻挡层将导电凸块的下侧和晶种层的下侧罩住。在实施例中，晶种层和凸块层共同地具有矩形轮廓。在实施例中，集成电路还包括覆盖并接触阻挡层的附加晶种层，其中附加晶种层叠加在第一钝化层上并形成阻挡层上方的第一开口的衬里，其中晶种层叠加并接触附加晶种层，并且其中晶种层间隔在第一开口的侧壁之间。
鉴于前述内容，本公开的一些实施例提供了又一种集成电路，包括：包括衬垫材料的导电衬垫；叠加在导电衬垫上并定义暴露导电衬垫的第一开口的第一钝化层，其中第一开口横向间隔在导电衬垫的侧壁之间；叠加在第一钝化层上并定义叠加在第一开口上的第二开口的第二钝化层，其中第一开口横向间隔在第二开口的侧壁之间；在第一开口和第二开口内叠加在导电衬垫上的导电凸块，其中导电凸块横向间隔在第二开口的侧壁之间，并且其中导电凸块包括第一凸块层和覆盖第一凸块层的第二凸块层；以及作为第一凸块层的侧壁的衬里的阻挡层，其中阻挡层包括在第一凸块层的相对侧壁上的一对阻挡分段，其中阻挡层没有水平分段，并且其中阻挡层被配置为阻止衬垫材料沿着第一凸块层的侧壁从导电衬垫移动到第二凸块层。在实施例中，阻挡层的底部表面与第一凸块层的底部表面相平齐。在实施例中，第一凸块层接触导电衬垫，其中第二凸块层接触第一凸块层。在实施例中，阻挡层叠加在第一钝化层上，其中阻挡层的底部表面被间隔在第一凸块层的底部表面之上。在实施例中，阻挡层和第一凸块层接触导电衬垫，其中第二凸块层接触第一凸块层。
本公开的一些实施例提供了用于制造集成电路的又一种方法，该方法包括：形成叠加在导电衬垫上的牺牲层，其中导电衬垫包括衬垫材料；对牺牲层执行第一蚀刻以形成叠加在导电衬垫上的开口，其中开口横向间隔在导电衬垫的侧壁之间；形成叠加在导电衬垫上并在开口内的导电凸块，其中导电凸块包括第一凸块层和覆盖第一凸块层的第二凸块层；以及形成阻挡层，阻挡层被配置为阻止衬垫材料沿着第一凸块层的侧壁从导电衬垫移动到第二凸块层。
前述概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地将本公开用作设计或修改用于执行本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的其他处理和结构的基础。本领域技术人员还应该意识到，这种等同的结构未脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，他们可以在此进行各种改变、替代和变更。
根据示例性实施例，本公开的主题1提供了一种集成电路，包括：包括衬垫材料的导电衬垫；叠加在所述导电衬垫上的导电凸块，其中所述导电凸块包括第一凸块层和覆盖所述第一凸块层的第二凸块层；以及阻挡层，所述阻挡层被配置为阻止所述衬垫材料沿着所述第一凸块层的侧壁从所述导电衬垫移动到所述第二凸块层。
在主题11中，根据主题1所述的集成电路还包括：半导体衬底；叠加在所述半导体衬底上并凹入到所述半导体衬底的顶部中的半导体器件层；以及覆盖所述半导体衬底和所述半导体器件层的后段制程BEOL金属化堆叠，其中，所述BEOL金属化堆叠包括与多条导线交替堆叠的多个通孔，并且其中所述通孔和所述导线定义了将所述半导体器件层电耦合到所述导电衬垫的导电路径。
在主题12中，在根据主题1所述的集成电路中，所述导电凸块具有圆柱形形状或矩形长方体形状。
根据示例性实施例，本公开的主题13提供了一种用于制造集成电路的方法，所述方法包括：形成覆盖导电衬垫的钝化层，其中所述导电衬垫包括衬垫材料；对所述钝化层执行第一蚀刻以形成暴露所述导电衬垫的第一开口；形成作为所述第一开口的衬里的阻挡层，其中所述阻挡层被配置为阻止所述衬垫材料扩散通过所述阻挡层；形成覆盖所述钝化层、所述导电衬垫和所述阻挡层的牺牲层；对所述牺牲层执行第二蚀刻以形成叠加在所述导电衬垫上并且横向间隔在所述第一开口的侧壁之间的第二开口；在所述第二开口内形成叠加在所述导电衬垫上的导电凸块，其中所述导电凸块包括第一凸块层和覆盖所述第一凸块层的第二凸块层；以及对所述牺牲层执行第三蚀刻以去除所述牺牲层。
在主题14中，在根据主题13所述的方法中，所述阻挡层是连续的并且被形成为接触所述第一开口的侧壁、接触所述导电衬垫并且叠加在所述钝化层上。
在主题15中，根据主题13所述的方法还包括：形成覆盖所述阻挡层的第一晶种层；以及在所述第二开口中形成第二晶种层，其中所述第二晶种层的形成包括通过镀层工艺在所述第一晶种层上选择性地沉积所述第二晶种层，并且其中所述导电凸块直接形成在所述第二晶种层上。
在主题16中，在根据主题15所述的方法中，所述导电凸块的形成包括通过镀层工艺在所述第二晶种层上选择性地沉积所述第一凸块层，并且还包括通过镀层工艺在所述第一凸块层上选择性地沉积所述第二凸块层。
根据示例性实施例，本公开的主题17提供了一种用于制造集成电路的方法，所述方法包括：形成覆盖导电衬垫的第一钝化层，其中所述导电衬垫包括衬垫材料；形成覆盖所述第一钝化层的第二钝化层；对所述第二钝化层执行第一蚀刻以形成叠加在所述导电衬垫上并暴露所述第一钝化层的第一开口；形成填充所述第一开口并且还覆盖所述第一钝化层和所述第二钝化层的牺牲层；对所述牺牲层执行第二蚀刻以形成叠加在所述导电衬垫上并且横向间隔在所述第一开口的侧壁之间的第二开口；形成作为所述第二开口的侧壁的衬里并且没有水平分段的阻挡层，其中所述阻挡层包括在所述第二开口的相对侧壁上的一对阻挡分段，并且其中所述阻挡层被配置为阻止所述衬垫材料扩散通过所述阻挡层；在所述第二开口内并直接在所述阻挡分段之间形成导电凸块，其中所述导电凸块包括第一凸块层和覆盖所述第一凸块层的第二凸块层；以及对所述牺牲层执行第三蚀刻以去除所述牺牲层。
在主题18中，在根据主题17所述的方法中，所述阻挡层的形成包括：形成覆盖所述牺牲层并形成所述第二开口的衬里的所述阻挡层；以及对所述阻挡层执行第四蚀刻以去除所述阻挡层的水平分段，而不去除所述阻挡层的垂直分段。
在主题19中，根据主题18所述的方法还包括：在所述牺牲层适当就位的情况下对所述第一钝化层执行第五蚀刻，以将所述第二开口扩展到所述导电衬垫，其中所述第二开口具有阶梯轮廓，并且其中所述导电凸块在扩展所述第二开口之后被形成。
在主题20中，在根据主题17所述的方法中，还对所述第一钝化层执行所述第二蚀刻，从而使得所述第二开口暴露所述导电衬垫。

Claims (10)

1.一种集成电路，包括：
包括衬垫材料的导电衬垫；
叠加在所述导电衬垫上的导电凸块，其中所述导电凸块包括第一凸块层和覆盖所述第一凸块层的第二凸块层；以及
阻挡层，所述阻挡层被配置为阻止所述衬垫材料沿着所述第一凸块层的侧壁从所述导电衬垫移动到所述第二凸块层。
2.如权利要求1所述的集成电路，其中，所述阻挡层位于所述导电凸块和所述导电衬垫之间，其中所述阻挡层从所述阻挡层的第一侧壁横向延伸到所述阻挡层的第二侧壁，并且其中所述导电凸块横向间隔在所述阻挡层的第一侧壁和第二侧壁之间。
3.如权利要求2所述的集成电路，其中，所述阻挡层将所述导电凸块的下侧罩住。
4.如权利要求2所述的集成电路，还包括：
第一晶种层，所述第一晶种层位于所述阻挡层和所述导电凸块之间且覆盖所述阻挡层，其中所述第一晶种层从所述第一晶种层的第一侧壁横向延伸到所述第一晶种层的第二侧壁，并且其中所述导电凸块横向间隔在所述第一晶种层的第一侧壁和第二侧壁之间。
5.如权利要求4所述的集成电路，还包括：
第二晶种层，所述第二晶种层直接位于所述第一晶种层和所述导电凸块之间且叠加在所述第一晶种层上，其中所述第二晶种层横向间隔在所述第一晶种层的第一侧壁和第二侧壁之间。
6.如权利要求5所述的集成电路，其中，所述导电衬垫包括铜，其中所述第二凸块层包括金，其中所述第一凸块层包括镍，其中所述第二晶种层包括钴，其中所述第一晶种层包括钽或钛，并且其中所述阻挡层包括氮化钽。
7.如权利要求2所述的集成电路，还包括：
晶种层，所述晶种层直接位于所述阻挡层和所述导电凸块之间且叠加在所述阻挡层上，其中所述晶种层具有分别与所述第一凸块层的侧壁对准的侧壁。
8.如权利要求1所述的集成电路，其中，所述阻挡层是没有水平分段的间隔件，并且其中所述阻挡层形成所述第一凸块层的侧壁的衬里。
9.如权利要求8所述的集成电路，其中，所述阻挡层具有与所述第一凸块层的底部表面相平齐的底部表面。
10.如权利要求8所述的集成电路，其中，所述阻挡层包括氮化钛，其中所述导电衬垫包括铜，其中所述第一凸块层包括镍，并且其中所述第二凸块层包括金。
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