KR20180060970A - 범핑용 피막법 - Google Patents

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첸-요우 수
쳉-유안 차이
공-벵 테이
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    • H01L2224/13078—Plural core members being disposed next to each other, e.g. side-to-side arrangements
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13157—Cobalt [Co] as principal constituent
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Abstract

배리어층을 갖는 범프 구조체, 및 범프 구조체를 제조하는 방법이 제공된다. 일부 실시예에서, 범프 구조체는 전도성 패드, 전도성 범프, 및 배리어층을 포함한다. 전도성 패드는 패드 재료를 포함한다. 전도성 범프는 전도성 패드 위에 놓이며, 하부 범프층 및 하부 범프층을 덮는 상부 범프층을 포함한다. 배리어층은 전도성 패드로부터 하부 범프층의 측벽을 따라 상부 범프층으로 패드 재료의 이동을 차단하도록 구성된다. 일부 실시예에서, 배리어층은 하부 범프층의 측벽을 라이닝하는 스페이서이다. 다른 실시예에서, 배리어층은 배리어층과 전도성 패드 사이에 있고, 전도성 패드로부터 하부 범프층의 측벽을 이격시킨다.

Description

범핑용 피막법{FILM SCHEME FOR BUMPING}
관련 출원들에 대한 상호 참조
본 출원은 2016년 11월 29일로 출원된 미국 가출원 제62/427,197호의 이익을 주장하고, 그 개시 내용은 그 전체가 본 명세서에 참고로 포함된다.
집적 회로(IC)의 벌크 제조 중에, 반도체 기판 상에 복수 개의 IC 다이가 형성된다. IC 다이를 형성한 후에, IC 다이는 분리되고 패키징된다. 웨이퍼 레벨 패키징(WLP; Wafer-level packaging)은 IC 다이가 분리 전에 패키징되는 패키징 프로세스이다. 일부 유형의 WLP는 니켈/금(Ni/Au) 범핑을 사용할 수 있다. 그러한 유형의 WLP는, 예컨대 플립 칩 패키징(flip chip packaging) 또는 칩 스케일 패키징(CSP; chip-scale packaging)을 포함할 수 있다. Ni/Au 범핑은 Ni/Au 범프가 IC 다이의 전면을 가로질러 형성되는 프로세스이다. Ni/Au 범핑은 고전압 디스플레이 구동 장치가 있는 IC 다이의 패키징에서 용례를 찾을 수 있다.
본 개시의 양태는 첨부 도면과 함께 읽을 때에 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업에 있어서의 표준적 실시에 따라, 다양한 피쳐들은 실척으로 도시되지 않는다는 점이 유념된다. 사실상, 다양한 피쳐들의 치수는 논의의 명확도를 위해 임의로 증가 또는 감소될 수 있다.
도 1은 배리어층이 있는 범프 구조체의 일부 실시예의 단면도를 예시한다.
도 2a 및 도 2b는 배리어층이 스페이서인 도 1의 범프 구조체의 다양한 변형예의 단면도를 예시한다.
도 3은 도 1의 범프 구조체를 포함하는 집적 회로(IC)의 일부 실시예의 단면도를 예시한다.
도 4a 및 도 4b는 배리어층이 스페이서인 도 3의 IC의 다양한 변형예의 단면도를 예시한다.
도 5 내지 도 13은 도 1의 범프 구조체를 제조하는 방법의 일부 실시예의 일련의 단면도를 예시한다.
도 14는 도 5 내지 도 13의 방법의 일부 실시예의 흐름도를 예시한다.
도 15 내지 도 17, 도 18a 내지 도 18f, 및 도 19a 내지 도 19f는 도 2a 및 도 2b의 범프 구조체를 제조하는 방법의 일부 실시예의 일련의 단면도를 예시한다.
도 20은 도 15 내지 도 17, 도 18a 내지 도 18f, 및 도 19a 내지 도 19f의 방법의 일부 실시예의 흐름도를 예시한다.
본 개시는 본 개시의 상이한 피쳐들을 실행하기 위한 많은 상이한 실시예, 즉 예를 제공한다. 구성요소 및 배열의 특정한 예가 본 개시를 간소화하도록 아래에서 설명된다. 물론, 이들은 단지 예일 뿐이고 한정하도록 의도되지 않는다. 예컨대, 아래의 설명에서 제2 피쳐 위에 또는 제2 피쳐 상에 제1 피쳐의 형성은 제1 및 제2 피쳐가 직접적인 접촉 상태로 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 피쳐가 직접적으로 접촉하지 않을 수 있도록 제1 및 제2 피쳐 사이에 추가의 피쳐가 형성될 수 있는 실시예를 포함할 수 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 간소화 및 명확화를 위한 것이고 설명되는 다양한 실시예들 및/또는 구성들 간의 관계를 자체가 결정하지 않는다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같이 공간적으로 상대적인 용어는 본 명세서에서 도면에 예시된 바와 같이 다른 요소(들) 또는 피쳐(들)에 대한 하나의 요소 또는 피쳐의 관계를 설명하도록 설명의 용이함을 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향 외에 사용 또는 작동 시에 디바이스 또는 장치의 여러 배향들을 포괄하기 위한 것이다. 디바이스 또는 장치는 달리 배향(예컨대, 90도 또는 다른 배향으로 회전)될 수 있고 본 명세서에 사용되는 공간적으로 상대적인 기술어는 마찬가지로 이에 따라 해석될 수 있다. 또한, "제1", "제2", "제3", "제4" 등의 용어는 단지 일반적인 식별자일 뿐이며, 다양한 실시예에서 상호 교환될 수 있다. 예컨대, 요소(예컨대, 개구)는 일부 실시예에서 "제1" 요소로서 지칭될 수 있지만, 그 요소는 다른 실시예에서 "제2" 요소로서 지칭될 수 있다.
니켈/금(Ni/Au) 범핑을 사용하는 일부 패키징 프로세스에 따르면, 구리 패드를 덮는 제1 패시베이션층이 형성되고, 제1 패시베이션층을 덮는 제2 패시베이션층이 형성된다. 제2 패시베이션층에 제1 에칭이 수행된다. 제1 에칭은 제1 제1 패시베이션층에서 정지되어 구리 패드 위에 놓이는 제1 개구를 형성한다. 제1 및 제2 패시베이션층을 덮고 제1 개구를 라이닝하는 에칭 정지층이 형성된다. 또한, 에칭 정지층을 덮고 제1 개구를 충전하는 희생층이 형성된다. 평탄화가 희생층의 상부에 수행되고, 제2 에칭이 희생층, 에칭 정지층, 및 제1 패시베이션층에 수행된다. 제2 에칭은, 구리 패드를 노출시키고 제1 개구의 측벽들 사이에서 측방향으로 이격되어 있는 제2 개구를 형성한다. 제2 개구 내에 Ni/Au 범프가 형성되고, 이어서 희생층이 제거된다. Ni/Au 범프는 구리 패드 상의 니켈층, 및 니켈층을 캡핑하는 금층을 포함한다.
패키징 공정에서의 도전 과제는 구리 패드로부터의 구리가 니켈층의 측벽과 희생층의 측벽 사이의 간극을 따라 금층으로 확산될 수 있다는 것이다. 간극은, 예컨대 니켈층에서 인의 농도가 낮기 때문에 형성될 수 있는데, 인은 니켈층을 형성하는 데에 사용되는 무전해 니켈 도금의 부산물이다. 또한, 확산은, 예컨대 Ni/Au 범프의 형성과 희생층의 제거 사이에서 수행되는 고온 프로세스에 의해 구동될 수 있다. 그러한 고온 프로세스는, 예컨대 섭씨 약 400도 이상의 온도에서 수행되는 프로세스를 포함할 수 있다. 금층의 오염은 Ni/Au 범프의 접촉 저항을 증가시키고 및/또는 Ni/Au 범프의 벤조사이클로부텐(BCB; benzocyclobutene)에 대한 접합성을 저하시킨다. 예컨대, BCB는 기판(예컨대, 웨이퍼)을 Ni/Au 범프를 포함하는 집적 회로(IC)에 접합하는 데에 사용될 수 있다. 따라서, 금층의 오염은 패키징 프로세스를 사용하는 IC의 벌크 제조 및 패키징 동안 낮은 수율을 초래할 수 있다.
전술한 관점에서, 본 출원의 다양한 실시예는 배리어층을 갖는 범프 구조체 뿐만 아니라 범프 구조체를 제조하는 방법에 관한 것이다. 일부 실시예에서, 범프 구조체는 전도성 패드, 전도성 범프, 및 배리어층을 포함한다. 전도성 패드는 패드 재료를 포함한다. 전도성 범프는 전도성 패드 위에 놓이며, 하부 범프층 및 하부 범프층을 덮는 상부 범프층을 포함한다. 배리어층은 전도성 패드로부터 하부 범프층의 측벽을 따라 상부 범프층으로 패드 재료의 이동을 차단하도록 구성된다. 일부 실시예에서, 배리어층은 하부 범프층의 측벽을 라이닝하는 스페이서이다. 다른 실시예에서, 배리어층은 배리어층과 전도성 패드 사이에 있고, 전도성 패드로부터 하부 범프층의 측벽을 이격시킨다.
배리어층은 하부 범프층의 측벽을 따라 상부 범프층으로 패드 재료의 이동(예컨대, 확산)을 차단하거나 달리 느리게 만든다. 이는 패드 재료가 상부 범프층을 오염시키는 것을 방지하여, 상부 범프층의 접촉 저항이 낮고 상부 범프층의 BCB에 대한 접합성이 높다. 따라서, 접합 구조체를 포함하는 IC의 벌크 제조 및 패키징 중에 수율이 높을 수 있다.
도 1을 참조하면, 배리어층(102)이 있는 범프 구조체의 일부 실시예의 단면도(100)가 제공된다. 예시된 바와 같이, 패드(104)는 전도성이고 유전체층(106)의 상부 내로 오목하게 형성되어, 패드(104)의 상부면이 유전체층(106)의 상부면과 대등하게 된다. 또한, 하부 패시베이션층(108)이 유전체층(106)과 패드(104) 위에 놓인다. 하부 패시베이션층(108)은 유전체이고 패드(104) 위에 놓이는 제1 개구(110)를 형성한다.
배리어층(102)이 패드(104) 위에 놓이고 패드에 전기적으로 커플링된다. 또한, 배리어층(102)은 제1 개구(110)를 라이닝한다. 배리어층(102)은 전도성이고 패드 재료가 패드(104)로부터 배리어층(102) 위에 놓이는 구조체로 확산되는 것을 차단한다. 예컨대, 패드(104)는 순수한 구리 또는 구리 합금이거나 달리 포함할 수 있으며, 배리어층(102)은 티타늄 질화물, 티타늄 텅스텐, 텅스텐 질화물, 탄탈룸 질화물, 구리용의 일부 다른 배리어 재료, 또는 이들의 조합이거나 달리 포함할 수 있다.
하부 시드층(112)이 배리어층(102) 위에 놓이고 배리어층을 라이닝한다. 하부 시드층(112)은 전도성이고 범프 구조체의 제조 중에 상부 시드층(114)의 선택적 성장 또는 증착을 용이하게 한다. 예컨대, 하부 시드층(112)은 상부 시드층(114)이 무전해 도금에 의해 선택적으로 침착된 코발트인 경우에 순수한 탄탈룸 또는 순수한 티타늄이거나 달리 포함할 수 있다.
상부 시드층(114)이 하부 시드층(112) 위에 놓이고 하부 시드층과 접촉한다. 상부 시드층(114)은 전도성이고 범프 구조체의 제조 중에 하부 시드층(116)의 형성을 용이하게 한다. 예컨대, 상부 시드층(114)은 코발트일 수 있고 하부 범프층(116)은 무전해 도금에 의해 선택적으로 침착된 니켈일 수 있다.
하부 범프층(116)이 상부 시드층(114) 위에 놓이고 상부 시드층과 접촉한다. 또한, 하부 범프층(116)은 전도성이고 상부 범프층(118)에 의해 덮인다. 상부 범프층(118)은 전도성이고 하부 범프층(116)을 산화 및 부식으로부터 보호하도록 하부 범프층(116)보다 산화 및 부식에 대해 강한 내성을 갖는다. 예컨대, 상부 범프층(118)은 하부 범프층(116)보다 산화시키는 데에 더 큰 에너지를 필요로 할 수 있다. 하부 범프층(116)과 상부 범프층(118)은 집합적으로 범프(120)를 형성한다.
배리어층(102)은 패드(104)로부터의 패드 재료가 범프 구조체의 제조 중에 하부 범프층(116)의 측벽을 따라 상부 범프층(118)으로 확산하는 것을 방지한다. 이는 다시 상부 범프층(118)에서의 낮은 접촉 저항, 범프 구조체의 벌크 제조 중에 높은 수율, 및 상부 범프층(118)이 BCB를 이용하여 기판(예컨대, 웨이퍼)에 접합될 때에 높은 접합 강도를 허용한다. 또한, 하부 시드층(112) 및 상부 시드층(114)은 범프 구조체의 제조 중에 무전해 도금을 이용하여 배리어층(102) 상에 하부 범프층(116)의 형성을 용이하게 한다.
일부 실시예에서, 패드(104)는 구리, 알루미늄, 알루미늄 구리, 일부 다른 금속, 일부 다른 전도성 재료, 또는 이들의 조합이거나 달리 포함한다. 일부 실시예에서, 패드(104)는 순수한 금속(예컨대, 순수한 구리)이거나 금속 합금이다. 일부 실시예에서, 유전체층(106)은 이산화실리콘, 실리콘 질화물, 로우 k 유전체, 일부 다른 유전체, 또는 이들의 조합이거나 달리 포함한다. 본 명세서에 사용되는 바와 같이, 로우 k 유전체는 약 3.9, 3, 2 또는 1보다 작은 유전 상수(κ)를 갖는 유전체이다. 일부 실시예에서, 패드(104)는 BEOL(back-end-of-line) 금속화 스택의 상부 금속화층에 있고, 및/또는 유전체층(106)은 BEOL 금속화 스택의 층간 유전체(ILD; inter-layer dielectric)이다.
일부 실시예에서, 하부 패시베이션층(108)은 이산화실리콘, 실리콘 질화물, 실리콘 탄화물, 일부 다른 유전체, 또는 이들의 조합이거나 달리 포함한다. 예컨대, 하부 패시베이션층(108)은 실리콘 탄화물층, 실리콘 탄화물층을 덮는 제1 실리콘 질화물층, 제1 실리콘 질화물층을 덮는 제1 이산화실리콘층, 제1 이산화실리콘층을 덮는 제2 실리콘 질화물층, 및 제2 실리콘 질화물층을 덮는 제2 이산화실리콘층을 포함할 수 있다. 또한, 일부 실시예에서, 하부 패시베이션층(108)은 약 7000-9000 옹스트롬, 약 7500-7600 옹스트롬, 또는 약 8000-9000 옹스트롬 사이의 두께(TlP)를 갖는다. 예컨대, 하부 패시베이션층(108)의 두께(Tlp)는 약 7550 옹스트롬일 수 있다.
일부 실시예에서, 배리어층(102)은 패드(104)와 접촉하고 및/또는 제1 개구(110)의 측벽과 접촉한다. 또한, 일부 실시예에서, 배리어층(102)은 하부 패시베이션층(108) 위에 놓이고 및/또는 하부 패시베이션층(108)의 상부면과 접촉한다. 일부 실시예에서, 배리어층(102)은 티타늄 질화물, 티타늄 텅스텐, 텅스텐 질화물, 탄탈룸 질화물, 일부 다른 배리어 재료, 또는 이들의 조합이거나 달리 포함한다. 일부 실시예에서, 배리어층(102) 및 패드(104)는 각각 금속 입자(예컨대, 결정자)를 포함하고, 배리어층(102)의 금속 입자는 배리어층(102)을 통한 패드 재료의 확산을 방지하도록 패드(104)의 금속 입자보다 작다. 일부 실시예에서, 배리어층(102)은 약 500-700 옹스트롬, 약 550-650 옹스트롬, 또는 약 300-900 옹스트롬 사이의 두께(Tb)를 갖는다. 예컨대, 배리어층(102)의 두께(Tb)는 약 600 옹스트롬일 수 있다.
일부 실시예에서, 하부 시드층(112)은 배리어층(102)을 완전히 덮고 및/또는 배리어층(102)과 접촉한다. 또한, 일부 실시예에서, 하부 시드층(112)은 하부 패시베이션층(108) 위에 놓인다. 일부 실시예에서, 하부 시드층(112)은 탄탈룸, 티타늄, 구리, 도금 프로세스를 위한 일부 다른 시드 재료, 또는 이들의 조합이거나 달리 포함한다. 일부 실시예에서, 하부 시드층(112)은, 예컨대 순수한 탄탈룸 또는 순수한 티타늄과 같은 순수한 금속이고, 및/또는 배리어층(102)은 탄탈룸 질화물이다. 일부 실시예에서, 하부 시드층(112)은 약 25-75 옹스트롬, 약 45-55 옹스트롬, 또는 약 40-90 옹스트롬 사이의 두께(Tls)를 갖는다. 예컨대, 하부 시드층(112)의 두께(Tls)는 약 50 옹스트롬일 수 있다.
일부 실시예에서, 상부 패시베이션층(122)은 하부 시드층(112)을 완전히 덮고 및/또는 하부 시드층(112)과 접촉한다. 또한, 일부 실시예에서, 상부 패시베이션층(122)은 하부 패시베이션층(108) 위에 놓인다. 일부 실시예에서, 상부 패시베이션층(122)은 유전체이고, 및/또는 이산화실리콘, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 일부 다른 유전체, 또는 이들의 조합이거나 달리 포함한다. 일부 실시예에서, 상부 패시베이션층(122)은 약 750-1250 옹스트롬, 약 500-1500 옹스트롬, 또는 약 900-1100 옹스트롬 사이의 두께(TuP)를 갖는다. 예컨대, 상부 패시베이션층(122)의 두께(Tup)는 약 1000 옹스트롬일 수 있다. 또한, 일부 실시예에서, 상부 패시베이션층(122), 배리어층(102), 및 하부 시드층(112)은 동일한 폭(W)을 갖는다.
일부 실시예에서, 에칭 정지층(124)은 하부 패시베이션층(108) 및 상부 패시베이션층(122)을 덮고 라이닝한다. 또한, 일부 실시예에서, 에칭 정지층(124)은 하부 패시베이션층(108) 및/또는 상부 패시베이션층(122)과 접촉한다. 일부 실시예에서, 에칭 정지층(124)은 알루미늄 산화물, 실리콘 질화물, 이산화실리콘, 일부 다른 유전체, 또는 이들의 조합이거나 달리 포함한다. 일부 실시예에서, 에칭 정지층(124)은 약 100-200 옹스트롬, 약 160-170 옹스트롬, 또는 약 50-300 옹스트롬 사이의 두께(Tes)를 갖는다. 예컨대, 각각의 에칭 정지층(124)의 두께(Tes)는 약 150 옹스트롬일 수 있다.
일부 실시예에서, 에칭 정지층(124) 및/또는 상부 패시베이션층(122)은 제1 개구(110) 및 패드(104) 위에 놓이는 제2 개구(126)를 형성한다. 일부 실시예에서, 제2 개구(126)는 제1 개구(110) 내로 오목하게 형성되고, 및/또는 제1 개구(110)의 측벽으로부터 이격되어 있다. 일부 실시예에서, 상부 시드층(114) 및 하부 범프층(116)은 제2 개구(126) 내에 있다. 일부 실시예에서, 상부 시드층(114)은 제2 개구(126)의 바닥으로 국한된다.
일부 실시예에서, 상부 시드층(114)은 상부 패시베이션층(122)의 측벽과 접촉한다. 일부 실시예에서, 상부 시드층(114)은 코발트, 구리, 탄탈룸, 티타늄, 일부 다른 시드 재료, 또는 이들의 조합이거나 달리 포함한다. 또한, 일부 실시예에서, 상부 시드층(114)은 순수한 금속(예컨대, 순수한 코발트)이고 및/또는 금속 요소로 제한된 조성을 갖는다. 일부 실시예에서, 상부 시드층(114)은 약 95 옹스트롬 이상, 및/또는 약 95-2000 옹스트롬, 약 95-1000 옹스트롬, 또는 약 500-1500 옹스트롬 사이의 두께(Tus)를 갖는다.
일부 실시예에서, 하부 범프층(116)은 에칭 정지층(124)의 측벽 및/또는 상부 패시베이션층(122)의 측벽과 측방향으로 접촉한다. 일부 실시예에서, 하부 범프층(116)은 순수한 니켈, 니켈 합금, 일부 다른 금속, 일부 다른 전도성 재료, 또는 이들의 조합이거나 달리 포함한다. 일부 실시예에서, 상부 범프층(118)은 하부 범프층(116)과 접촉하고, 및/또는 하부 범프층(116)을 완전히 덮는다. 일부 실시예에서, 상부 범프층(118)은 금, 백금, 이리듐, 루테늄, 로듐, 일부 다른 귀금속, 산화 및 부식에 내성이 있는 일부 다른 전도성 재료, 또는 이들의 조합이다. 일부 실시예에서, 하부 범프층(116) 및 상부 범프층(118)에 의해 형성된 범프(120)는 수직으로 세장형이고, 및/또는 원통 형상, 직육면체 형상, 또는 일부 다른 형상을 갖는다. 또한, 일부 실시예에서, 범프(120)는 직사각형 프로파일, 상부에서 하부로 폭이 테이퍼지는 프로파일, 또는 일부 다른 프로파일을 갖는다.
일부 실시예에서, 패드(104)는 구리이거나 달리 포함하고, 배리어층(102)은 탄탈룸 질화물이거나 달리 포함하며, 하부 시드층(112)은 순수한 티타늄 또는 순수한 탄탈룸이거나 달리 포함하고, 상부 시드층(114)은 코발트이거나 달리 포함하며, 하부 범프층(116)은 니켈이거나 달리 포함하고, 상부 범프층(118)은 금이거나 달리 포함한다. 그러한 실시예에서, 배리어층(102)은 패드(104)로부터 하부 범프층(116)의 측벽을 따라 상부 범프층(118)으로 구리의 확산을 차단하거나 느리게 함으로써, 범프 구조체를 포함하는 집적 회로(IC)의 벌크 제조 중에 높은 수율을 초래한다.
도 2a 및 도 2b를 참조하면, 도 1의 범프 구조체의 다양한 변형예의 단면도(200A, 200B)가 제공된다. 다양한 변형예에서, 배리어층(102)은 범프(120)의 측벽 스페이서 라이닝 측벽이다. 또한, 배리어층(102)은 범프(120)의 대향 측벽을 각각 라이닝하는 한쌍의 세그먼트(고유 번호를 부여하지 않음)를 포함한다. 대향 측벽을 라이닝함으로써, 배리어층(102)은 패드(104)로부터 범프(120)의 측벽을 따라 상부 범프층(118)으로 패드 재료의 이동(예컨대, 확산)을 느리게 하거나 차단한다. 이는, 다시, 패드 재료가 상부 범프층(118)의 접촉 저항을 증가시키고 상부 범프층(118)의 BCB에 대한 접합성을 저하시키는 것을 방지한다. 따라서, 범프 구조체를 포함하는 집적 회로의 벌크 제조 중에 수율이 높을 수 있다.
도 2a를 특히 참조하면, 상부 패시베이션층(122)은 하부 패시베이션층(108) 및 패드(104) 위에 놓이는 제1 개구(202)를 형성한다. 일부 실시예에서, 상부 패시베이션층(122)은 산화물-질화물-산화물(ONO; oxide-nitride-oxide) 필름이거나 달리 포함한다. 예컨대, 상부 패시베이션층(122)은 하부 이산화실리콘층, 하부 이산화실리콘층을 덮는 실리콘 질화물층, 및 실리콘 질화물층을 덮는 상부 이산화실리콘층을 포함할 수 있다. 또한, 일부 실시예에서, 상부 패시베이션층(122)의 두께(Tup)는 약 5000-6000 옹스트롬, 약 5400-5600 옹스트롬, 또는 약 4000-7000 옹스트롬 사이이다. 예컨대, 상부 패시베이션층(122)의 두께(Tup)는 약 5500 옹스트롬일 수 있다.
일부 실시예에서, 에칭 정지층(124)은 하부 패시베이션층(108) 및 상부 패시베이션층(202)을 덮고 제1 개구(202)를 라이닝한다. 또한, 일부 실시예에서, 에칭 정지층(124)은 하부 패시베이션층(108) 및 상부 패시베이션층(202)과 접촉하고, 및/또는 제1 개구(202)의 측벽과 측방향으로 접촉한다.
하부 패시베이션층(108) 및 일부 실시예에서 에칭 정지층(124)은 패드(104)와 제1 개구(202) 사이에서 패드(104) 위에 놓이는 제2 개구(204)를 형성한다. 일부 실시예에서, 제2 개구(204)는 제1 개구(202)의 측벽으로부터 측방향으로 이격되어 있다. 일부 실시예에서, 하부 패시베이션층(108)은 실리콘 탄화물층 및 실리콘 탄화물층을 덮는 실리콘 질화물층이거나 달리 포함한다. 또한, 일부 실시예에서, 하부 패시베이션층(108)의 두께(Tlp)는 약 1000-3000 옹스트롬, 약 2000-2100 옹스트롬, 또는 약 1750-2250 옹스트롬 사이이다. 예컨대, 하부 패시베이션층(108)의 두께(Tlp)는 약 2050 옹스트롬일 수 있다.
제2 개구(204)는 범프(120) 및 배리어층(102)을 수용한다. 일부 실시예에서, 하부 범프층(116)은 제2 개구(204) 내에서 패드(104)와 접촉하고, 및/또는 배리어층(102)은 제2 개구(204) 내에서 패드(104)와 접촉한다. 또한, 일부 실시예에서, 상부 범프층(118)은 하부 범프층(116)에 의해 제2 개구(204) 위에서 이격되어 있다. 더욱이, 일부 실시예에서, 하부 범프층(116)은 니켈이고, 및/또는 상부 범프층(118)은 금이다.
배리어층(102)은 하부 범프층(116)의 측벽을 따라 패드(104)로부터 상부 범프층(118)으로 패드 재료의 이동(예컨대, 확산)을 차단하거나 느리게 하도록 범프(120)의 대향 측면을 각각 라이닝하는 한쌍의 세그먼트(고유 번호를 부여하지 않음)를 포함한다. 또한, 배리어층(102)의 세그먼트는 하부 범프층(116)의 바닥면과 대등한 바닥면을 각각 갖는다. 일부 실시예에서, 배리어층(102)의 세그먼트는 약 400-700 옹스트롬, 약 450-550 옹스트롬, 또는 약 300-1000 옹스트롬 사이의 두께(Tb)를 각각 갖는다. 예컨대, 배리어층(102)의 각각의 세그먼트의 두께(Tb)는 약 500 옹스트롬일 수 있다. 일부 실시예에서, 배리어층(102)은 하부 범프층(116)의 측벽과 접촉하고 및/또는 하부 패시베이션층(108)의 측벽과 접촉한다. 일부 실시예에서, 배리어층(102)은 티타늄 질화물, 티타늄 텅스텐, 텅스텐 질화물, 탄탈룸 질화물, 알루미늄 산화물, 일부 다른 배리어 재료, 또는 이들의 조합이거나 달리 포함한다.
특히 도 2b를 참조하면, 도 2b는 배리어층(102)이 하부 패시베이션층(108) 위에 놓이고 하부 범프층(116)의 바닥면 위에 이격된 바닥면을 갖는 도 2a의 변형예이다. 또한, 제2 개구(204)는 단차형 프로파일을 갖고 배리어층(102)은 단차형 프로파일의 계단 상에 안착된다.
도 3을 참조하면, 도 1의 범프 구조체를 포함하는 집적 회로(IC) 다이의 일부 실시예의 단면도(300)가 제공된다. 도 1의 범프 구조체는, 예컨대 박스(BS) 내에서 반복될 수 있다.
예시된 바와 같이, 반도체 디바이스층(302)은 반도체 기판(304)의 상부 내로 오목하게 형성된다. 반도체 디바이스층(302)은 복수 개의 반도체 디바이스(개별적으로 도시되지 않음)를 포함한다. 일부 실시예에서, 반도체 디바이스는 금속 산화물 반도체(MOS; metal-oxide-semiconductor) 디바이스, 전계 효과 트랜지스터(FET; field-effect transistor), 상보적 MOS(CMOS) 디바이스, MOSFET, 절연 게이트 FET(IGFET; insulated-gate FET), 측방 확산 MOS(LDMOS; laterally diffused MOS) 트랜지스터, 다른 반도체 디바이스들, 또는 이들의 조합을 포함한다. 또한, 일부 실시예에서, 반도체 디바이스는 (예컨대, 약 100, 200, 400, 또는 700 볼트를 초과하는 전압에서 작동하는) 고전압 반도체 디바이스, 디스플레이 구동 장치 반도체 디바이스, 또는 이들의 조합을 포함한다. 반도체 기판(304)은, 예컨대 벌크 실리콘 기판, SOI(silicon-on-insulator) 기판, III-V족 기판, 또는 일부 다른 유형의 반도체 기판일 수 있다.
ILD층(306) 및 BEOL 금속화 스택(308)은 반도체 기판(304) 및 반도체 디바이스층(302) 위에 놓인다. ILD층(306)은 BEOL 금속화 스택(308)을 수용하고, 예컨대 이산화실리콘, 실리콘 질화물, 로우 k 유전체, 일부 다른 유전체, 또는 이들의 조합이거나 달리 포함할 수 있다. BEOL 금속화 스택(308)은 반도체 디바이스층(302) 및 범프 구조체의 범프(120)에 전기적으로 커플링된다. 예시를 용이하게 하기 위해, 범프(120) 중 하나에만 번호 120이 부여되어 있다. 또한, BEOL 금속화 스택(308)은 반도체 디바이스(302)의 반도체 디바이스들을 상호 연결하고, 또한 범프(120)를 반도체 디바이스들에 연결하는 전도성 경로를 형성한다.
BEOL 금속화 스택(308)은, 예컨대 복수 개의 비아(308v), 복수 개의 와이어(308w), 및 복수 개의 패드(308p)와 같은 복수 개의 전도성 피쳐를 포함한다. 예시를 용이하게 하기 위해, 일부 비아(308v)에만 번호 308v가 부여되고, 와이어(308w)의 일부에만 번호 308w가 부여되며, 패드(308p)의 일부에만 번호 308p가 부여된다. 비아(308v)는 와이어(308w)의 하나로부터 와이어(308w)의 다른 하나, 패드(308p)의 하나, 반도체 디바이스층(302), 또는 일부 다른 유형의 전도성 피쳐로 수직 방향으로 각각 연장된다. 와이어(308w)는 비아(308v)의 하나로부터 비아(308v)의 다른 하나로 측방향으로 각각 연장된다. 패드(308p)는 BEOL 금속화 스택(308)의 상부에 있고, 각각은 비아(308v)의 하나 위에 놓이며 인접해 있다. 전도성 피쳐는, 예컨대 구리, 알루미늄, 알루미늄 구리, 텅스텐, 일부 다른 전도성 재료, 또는 이들의 조합이거나 달리 포함할 수 있다. 예컨대, 패드(308p)는 순수한 구리 또는 구리 합금이거나 달리 포함할 수 있다.
일부 실시예에서, 전도성 피쳐는 반도체 디바이스층(302)의 둘레를 따라 측방향으로 연장되는 시일 링 구조체(310)를 정의한다. 일부 실시예에서, 시일 링 구조체(310)는 링형이고 및/또는 폐쇄된 경로에서 반도체 디바이스층(302)을 완전히 둘러싼다. 시일 링 구조체(310)는, 예컨대 IC 다이를 싱귤레이팅하는 다이 톱(die saw) 및/또는 IC 다이의 주변 환경으로부터 IC 다이 내로 확산될 수 있는 가스로부터 반도체 디바이스층(302)을 보호할 수 있다.
하부 패시베이션층(108)은 ILD층(306), 시일 링 구조체(310), 및 패드(308p) 위에 놓인다. 또한, 배리어층(102), 하부 시드층(112), 및 상부 패시베이션층(122)은 패드(308p) 각각에 적층된다. 예시를 용이하게 하기 위해, 배리어층(102)의 하나에만 번호 102가 부여되고, 하부 시드층(112)의 하나에만 번호 112가 부여되며, 상부 패시베이션층(122)의 하나에만 번호 122가 부여된다. 배리어층(102) 각각은 하부 패시베이션층(108) 위에 놓이고 하부 패시베이션층(108)을 통해 돌출되어 개개의 패드(308p)와 접촉한다. 하부 시드층(112) 각각은 개개의 배리어층(102)을 덮고 라이닝하며, 상부 패시베이션층(122) 각각은 개개의 하부 시드층(112) 위에 놓이고 라이닝한다.
범프(120)와 상부 시드층(114)은 패드(308p) 각각에 적층된다. 예시를 용이하게 하기 위해, 범프(120)의 하나에만 번호 120이 부여되고, 상부 시드층(114)의 하나에만 번호 114가 부여된다. 상부 시드층(114) 각각은 개개의 상부 패시베이션층(122)에 의해 형성되는 개구 내에서 개개의 하부 시드층(114) 위에 놓인다. 또한, 범프(120) 각각은 개개의 상부 시드층(114) 위에 놓인다. 범프(120) 각각은 하부 범프층(116) 및 하부 범프층(16)을 덮는 상부 범프층(118)을 포함한다. 예시를 용이하게 하기 위해, 하부 범프층(116)의 하나에만 번호 116이 부여되고 상부 시드층(118)의 하나에만 번호 118가 부여된다.
도 4a 및 도 4b를 참조하면, 배리어층이 스페이서인 도 3의 IC의 다양한 변형예의 단면도(400A, 400B)가 제공된다. 도 1의 범프 구조체를 포함하는 도 3의 IC와 달리, 도 4a 및 도 4b의 IC는 도 2a 및 도 2b의 범프 구조체를 각각 포함한다.
도 5 내지 도 13을 참조하면, 도 1의 범프 구조체를 제조하는 방법의 일부 실시예의 일련의 단면도(500-1300)가 제공된다.
도 5의 단면도(500)에 의해 예시된 바와 같이, 패드(104)와 유전체층(106)이 제공된다. 패드(104)는 유전체층(106)의 상부 내로 오목하게 형성되어, 패드(104)의 상부면이 유전체층(106)의 상부면과 대등하게 된다. 패드(104)는, 예컨대, 순수한 금속(예컨대, 순수한 구리), 금속 합금(예컨대, 구리 합금), 일부 다른 전도성 재료, 또는 이들의 조합이거나 달리 포함할 수 있다. 유전체층(106)은, 예컨대 이산화실리콘, 실리콘 질화물, 로우 k 유전체, 일부 다른 유전체, 또는 이들의 조합일 수 있다. 일부 실시예에서, 패드(104)는 BEOL 금속화 스택의 상부 금속화층에 있고, 및/또는 유전체층(106)은 BEOL 금속화 스택의 ILD층이다. 예컨대, 도 3을 참조하라.
도 5의 단면도(500)에 의해 또한 예시된 바와 같이, 유전체층(106)과 패드(104)를 덮는 하부 패시베이션층(108)이 형성된다. 하부 패시베이션층(108)은, 예컨대 화학 또는 물리 기상 증착, 스퍼터링, 일부 다른 성장 또는 증착 프로세스, 또는 이들의 조합에 의해 형성될 수 있다. 일부 실시예에서, 하부 패시베이션층(108)은 이산화실리콘, 실리콘 질화물, 실리콘 탄화물, 일부 다른 유전체, 또는 이들의 조합이거나 달리 포함한다. 또한, 일부 실시예에서, 하부 패시베이션층(108)은 약 7000-9000 옹스트롬, 약 7500-7600 옹스트롬, 또는 약 8000-9000 옹스트롬 사이의 두께(TlP)를 갖는다.
도 6의 단면도(600)에 의해 예시된 바와 같이, 하부 패시베이션층(108)에 제1 에칭이 수행되어 패드(104) 위에 놓이고 패드를 노출시키는 제1 개구(110)를 형성한다. 일부 실시예에서, 제1 개구(110)는 패드(104) 위에 전체적으로 놓이고, 및/또는 제1 개구(104)의 측벽으로부터 이격되어 있다. 또한, 일부 실시예에서, 제1 개구(110)는 패드(104)의 폭보다 작은 폭(Wf)을 갖도록 형성된다. 더욱이, 일부 실시예에서, 제1 에칭을 수행하는 프로세스는, 하부 패시베이션층(108) 상에 패턴화된 포토레지스트층(도시 생략)을 형성하는 단계; 적소에 패턴화된 포토레지스트층을 갖는 하부 패시베이션층(108)에 에칭제를 도포하는 단계; 및 패턴화된 포토레지스트층을 박리하는 단계를 포함한다. 패턴화된 포토레지스트층은, 예컨대 포토리소그래피를 이용하여 패턴화될 수 있다.
도 7의 단면도(700)에 의해 예시된 바와 같이, 하부 패시베이션층(108)과 패드(104)를 덮고 또한 제1 개구(110)를 라이닝하는 배리어층(102)이 형성된다. 배리어층(102)은, 예컨대 화학 또는 물리 기상 증착, 스퍼터링, 일부 다른 성장 또는 증착 프로세스, 또는 이들의 조합에 의해 형성될 수 있다. 일부 실시예에서, 배리어층(102)은 티타늄 질화물, 티타늄 텅스텐, 텅스텐 질화물, 탄탈룸 질화물, 일부 다른 배리어 재료, 또는 이들의 조합이거나 달리 포함한다. 또한, 일부 실시예에서, 배리어층(102)은 패드(104)의 패드 재료가 배리어층(102)을 통해 확산하는 것을 차단하는 재료이다. 일부 실시예에서, 배리어층(102)은 약 500-700 옹스트롬, 약 550-650 옹스트롬, 또는 약 300-900 옹스트롬 사이의 두께(Tb)를 갖는다.
또한, 도 7의 단면도(700)에 의해 예시된 바와 같이, 배리어층(102)을 덮고 라이닝하는 하부 시드층(112)이 형성되고, 하부 시드층(112)을 덮고 라이닝하는 상부 패시베이션층(122)이 형성된다. 하부 시드층(112)과 상부 패시베이션층(122)은, 예컨대 화학 또는 물리 기상 증착, 스퍼터링, 일부 다른 성장 또는 증착 프로세스, 또는 이들의 조합에 의해 형성될 수 있다. 일부 실시예에서, 하부 시드층(112)은 순수한 탄탈룸, 순수한 티타늄, 순수한 구리, 일부 다른 순수한 금속, 도금 프로세스를 위한 일부 다른 시드 재료, 또는 이들의 조합이거나 달리 포함한다. 또한, 일부 실시예에서, 하부 시드층(112)은 약 25-75 옹스트롬, 약 45-55 옹스트롬, 또는 약 40-90 옹스트롬 사이의 두께(Tls)를 갖는다. 일부 실시예에서, 상부 패시베이션층(122)은 이산화실리콘, 실리콘 질화물, 실리콘 탄화물, 일부 다른 유전체, 또는 이들의 조합이거나 달리 포함한다. 또한, 일부 실시예에서, 상부 패시베이션층(122)은 약 750-1250 옹스트롬, 약 500-1500 옹스트롬, 또는 약 900-1100 옹스트롬 사이의 두께(TuP)를 갖는다.
도 8의 단면도(800)에 의해 예시된 바와 같이, 배리어층(102), 하부 시드층(112), 및 상부 패시베이션층(122)에 제2 에칭이 수행되어 배리어층(102), 하부 시드층(112), 및 상부 패시베이션층(122)을 패드(104)에 대해 국부화시킨다. 일부 실시예에서, 제2 에칭을 수행하는 프로세스는, 상부 패시베이션층(122) 상에 패턴화된 포토레지스트층(도시 생략)을 형성하는 단계; 적소에 패턴화된 포토레지스트층을 갖는 배리어층(102), 하부 시드층(112), 및 상부 패시베이션층(122)에 에칭제를 도포하는 단계; 및 패턴화된 포토레지스트층을 박리하는 단계를 포함한다. 패턴화된 포토레지스트층은, 예컨대 포토리소그래피를 이용하여 패턴화될 수 있다.
도 9의 단면도(900)에 의해 예시된 바와 같이, 하부 패시베이션층(108)과 상부 패시베이션층(122)을 덮고 라이닝하는 에칭 정지층(124)이 형성된다. 에칭 정지층(124)은, 예컨대 화학 또는 물리 기상 증착, 스퍼터링, 일부 다른 성장 또는 증착 프로세스, 또는 이들의 조합에 의해 형성될 수 있다. 일부 실시예에서, 에칭 정지층(124)은 알루미늄 산화물, 실리콘 질화물, 이산화실리콘, 일부 다른 유전체, 또는 이들의 조합이거나 달리 포함한다. 일부 실시예에서, 에칭 정지층(124)은 약 100-200 옹스트롬, 약 160-170 옹스트롬, 또는 약 50-300 옹스트롬 사이의 두께(Tes)를 갖는다.
도 9의 단면도(900)에 의해 예시된 바와 같이, 에칭 정지층(124)을 덮는 희생층(902)이 형성된다. 일부 실시예에서, 희생층(902)의 바닥은 에칭 정지층(124)과 일치하고, 및/또는 희생층(902)의 상부면은 실질적으로 평면형이다. 또한, 일부 실시예에서, 희생층(902)은 이산화실리콘, 실리콘 질화물, 일부 다른 산화물 또는 질화물, 일부 다른 유전체, 또는 이들의 조합이다. 일부 실시예에서, 희생층(902)을 형성하는 프로세스는 에칭 정지층(124) 상에 희생층을 증착하거나 성장시키는 단계, 및 이어서 희생층(902)의 상부면에 평탄화를 수행하는 단계를 포함한다. 증착 또는 성장은, 예컨대 화학 또는 물리 기상 증착, 스퍼터링, 일부 다른 성장 또는 증착 프로세스, 또는 이들의 조합에 의해 수행될 수 있다. 평탄화는, 예컨대 화학 기계적 폴리시(CMP; chemical mechanical polish)에 의해 수행될 수 있다.
도 10의 단면도(1000)에 의해 예시된 바와 같이, 희생층(902), 에칭 정지층(124), 및 상부 패시베이션층(122)에 제3 에칭이 수행되어 패드(104) 위에 놓이고 하부 시드층(112)을 노출시키는 제2 개구(126)를 형성한다. 일부 실시예에서, 제2 개구(126)는 제1 개구(110) 내에 형성되고, 및/또는 제1 개구(110)의 측벽으로부터 이격되어 있다. 또한, 일부 실시예에서, 제2 개구(126)는 제1 개구(110)의 폭보다 작은 폭(Ws)을 갖도록 형성된다. 더욱이, 일부 실시예에서, 제3 에칭을 수행하는 프로세스는, 희생층(902) 상에 패턴화된 포토레지스트층(도시 생략)을 형성하는 단계; 적소에 패턴화된 포토레지스트층을 갖는 희생층(902), 에칭 정지층(124), 및 상부 패시베이션층(122)에 에칭제를 도포하는 단계; 및 패턴화된 포토레지스트층을 박리하는 단계를 포함한다. 패턴화된 포토레지스트층은, 예컨대 포토리소그래피를 이용하여 패턴화될 수 있다.
도 11의 단면도(1100)에 의해 예시된 바와 같이, 제2 개구(126) 내에서 하부 시드층(112) 상에 상부 시드층(114)이 형성된다. 일부 실시예에서, 상부 시드층(114)은 코발트, 구리, 탄탈룸, 티타늄, 일부 다른 시드 재료, 또는 이들의 조합이거나 달리 포함한다. 또한, 일부 실시예에서, 상부 시드층(114)은 약 165-2000 옹스트롬, 약 165-1000 옹스트롬, 또는 약 435-1500 옹스트롬 사이의 두께(Tus)를 갖는다. 상부 시드층(114)은, 예컨대 무전해 도금, 전기 도금, 일부 다른 도금 프로세스, 일부 다른 성장 또는 증착 프로세스, 또는 이들의 조합에 의해 형성될 수 있다. 또한, 상부 시드층(114)은, 예컨대 하부 시드층(112)을 이용하여 (예컨대, 무전해 도금에 의해) 증착될 수 있다.
도 12의 단면도(1200)에 의해 예시된 바와 같이, 제2 개구(126) 내에서 상부 시드층(114) 상에 범프(120)가 형성된다. 범프(120)는, 예컨대 니켈/금 범프일 수 있다. 범프(120)는 하부 범프층(116) 및 하부 범프층(16)을 덮는 상부 범프층(118)을 포함한다. 일부 실시예에서, 하부 범프층(116)은 순수한 니켈, 니켈 합금, 일부 다른 금속, 일부 다른 전도성 재료, 또는 이들의 조합이거나 달리 포함한다. 또한, 일부 실시예에서, 하부 범프층(116)은 약 3000-8000 옹스트롬, 약 4000-7000 옹스트롬, 또는 약 5000-9000 옹스트롬 사이의 두께(Tlb)를 갖는다. 더욱이, 일부 실시예에서, 하부 범프층(116)의 측벽(116)은 희생층(902), 에칭 정지층(124), 및/또는 상부 패시베이션층(122)과 접촉하고, 및/또는 측벽(116)과 희생층(902) 사이, 측벽(116)과 에칭 정지층(124) 사이, 및/또는 측벽(116)과 상부 패시베이션층(122) 사이에 간극(보이지 않음)이 있다. 일부 실시예에서, 상부 범프층(118)은 금, 백금, 이리듐, 루테늄, 로듐, 일부 다른 귀금속, 하부 범프층(116)보다 산화 및 부식에 더 큰 내성이 있는 일부 다른 전도성 재료, 또는 이들의 조합이다. 또한, 일부 실시예에서, 하부 범프층(118)은 약 300-700 옹스트롬, 약 400-600 옹스트롬, 또는 약 450-550 옹스트롬 사이의 두께(Tub)를 갖는다.
하부 범프층(116)은, 예컨대 무전해 도금, 전기 도금, 일부 다른 도금 프로세스, 일부 다른 성장 또는 증착 프로세스, 또는 이들의 조합에 의해 형성될 수 있다. 또한, 하부 시드층(116)은, 예컨대 상부 시드층(114)을 이용하여 (예컨대, 무전해 도금에 의해) 증착될 수 있다. 상부 범프층(118)은, 예컨대 침지 도금, 무전해 도금, 전기 도금, 일부 다른 도금 프로세스, 일부 다른 성장 또는 증착 프로세스, 또는 이들의 조합에 의해 형성될 수 있다. 일부 실시예에서, 하부 범프층(116)은 무전해 도금에 의해 형성되고 상부 범프층(118)은 침지 금 도금에 의해 형성된다. 또한, 일부 실시예에서, 하부 범프층(116)의 형성은 상부 시드층(114)의 적어도 일부를 소모한다. 예컨대, 하부 범프층(116)의 형성은 약 60-70 옹스트롬, 약 50-80 옹스트롬, 또는 약 40-100 옹스트롬을 소모할 수 있다. 상부 시드층(114)의 그러한 소모로 인해, 상부 시드층(114)의 두께(Tus)는 하부 범프층(116)의 형성 전에 약 160 옹스트롬 이상이다. 적어도 160 옹스트롬이 존재하지 않으면, 하부 범프층(116)은 형성이 실패하고 및/또는 비정상(예컨대, 불균일) 두께로 형성될 수 있다.
도 13의 단면도(1300)에 의해 예시된 바와 같이, 희생층(902)에 제4 에칭이 수행되어 희생층(902)을 제거한다. 일부 실시예에서, 제4 에칭은 에칭 정지층(124)에서 정지되고 및/또는 희생층(902)보다 에칭 정지층(124)에 대한 에칭률이 낮은 에칭제를 사용한다.
범프(120)의 형성과 희생층(902)의 제거(도 12 참조) 사이에서 수행되는 고온 프로세스는 확산을 촉진시킬 수 있다. 또한, 하부 범프층(116)의 형성은 패드(104)로부터 상부 범프층(118)까지 측벽(116)을 따라 확산 경로를 제공하는 간극(보이지 않음)을 하부 범프층(116)의 측벽(116)을 따라 초래할 수 있다. 간극은, 예컨대 낮은 인 농도를 갖는 무전해 니켈 도금을 이용하여 하부 범프층(116)을 형성하는 동안에, 하부 범프층(116)과 희생층(902) 사이, 하부 범프층(116)과 에칭 정지층(124) 사이, 및/또는 하부 범프층(116)과 상부 패시베이션층(122) 사이에 형성될 수 있다. 배리어층(102)은 패드(104)로부터 상부 범프층(118)까지 하부 범프층(116)의 측벽을 따라 패드 재료(예컨대, 순수한 구리)의 상방 확산 또는 이동을 차단한다. 따라서, 배리어층(102)은 패드 재료가 상부 범프층(118)을 오염시키는 것을 방지하여, 상부 범프층(118)의 접촉 저항이 낮고 상부 범프층(118)의 BCB에 대한 접합성이 높다. 따라서, 접합 구조체를 포함하는 IC의 벌크 제조 및 패키징 중에 수율이 높을 수 있다.
도 14를 참조하면, 도 5 내지 도 13의 방법의 일부 실시예의 흐름도(1400)가 제공된다.
1402에서, 패드를 덮는 하부 패시베이션층이 형성된다. 예컨대, 도 5를 참조하라.
1404에서, 제1 에칭이 하부 패시베이션층에 수행되어 패드를 노출시키는 제1 개구를 형성한다. 예컨대, 도 6을 참조하라.
1406에서, 하부 패시베이션층을 덮고 제1 개구를 라이닝하는 배리어층, 하부 시드층, 및 상부 패시베이션층이 형성된다. 예컨대, 도 7을 참조하라.
1408에서, 배리어층, 하부 시드층, 및 상부 패시베이션층에 제2 에칭이 수행되어 배리어층, 하부 시드층, 및 상부 패시베이션층을 패드에 대해 국부화시킨다. 예컨대, 도 8을 참조하라.
1410에서, 하부 패시베이션층과 상부 패시베이션층을 덮는 에칭 정지층과 희생층이 형성된다. 예컨대, 도 9를 참조하라.
1412에서, 희생층, 에칭 정지층, 및 상부 패시베이션층에 제3 에칭이 수행되어 패드 위에 놓이는 제2 개구를 형성한다. 예컨대, 도 10을 참조하라.
1414에서, 제2 개구 내에서 하부 시드층 상에 상부 시드층이 형성된다. 예컨대, 도 11을 참조하라.
1416에서, 제2 개구 내에서 상부 시드층 상에 범프가 형성된다. 예컨대, 도 12를 참조하라.
1418에서, 희생층에 제4 에칭이 수행되어 희생층을 제거한다. 예컨대, 도 13을 참조하라.
도 14의 흐름도(1400)는 본 명세서에서 일련의 행위들 또는 이벤트들로서 예시되고 설명되었지만, 그러한 행위들 또는 이벤트들의 예시된 순서는 제한적인 의미로 해석되어서는 안된다는 것이 이해될 것이다. 예컨대, 일부 행위는 상이한 순서로 및/또는 본 명세서에 예시 및/또는 설명된 것 이외의 다른 행위 또는 이벤트와 동시에 발생할 수 있다. 또한, 예시된 모든 행위가 본 명세서의 설명의 하나 이상의 양태 또는 실시예를 구현하는 데에 요구되지 않을 수 있고, 본 명세서에 예시된 하나 이상의 행위는 하나 이상의 별개의 행위 및/또는 단계에서 수행될 수 있다.
도 15 내지 도 17, 도 18a 내지 도 18f, 및 도 19a 내지 도 19f를 참조하면, 도 2a 및 도 2b의 범프 구조체를 제조하는 방법의 일부 실시예의 일련의 단면도(1500-1700, 1800A-1800F, 1900A-1900F)가 제공된다. 단면도(1500-1700 및 1800A-1800F)는 도 2a의 범프 구조체의 제조를 예시하고, 단면도(1500-1700 및 1900A-1900F)는 도 2b의 범프 구조체의 제조를 예시한다. 이하, 달리 언급하지 않는 한, 도 5-13의 요소와 동일한 참조 번호를 갖는 도 15-17, 도 18a-18f 및 도 19a-19f의 요소는, 예컨대 도 5-13에 설명된 바와 같이 형성될 수 있다.
도 15의 단면도(1500)에 의해 예시된 바와 같이, 패드(104)와 유전체층(106)이 제공되고, 패드(104)는 유전체층(106)의 상부 내로 오목하게 형성된다. 일부 실시예에서, 패드(104)는 BEOL 금속화 스택의 상부 금속화층에 있고, 및/또는 유전체층(106)은 BEOL 금속화 스택의 ILD층이다. 예컨대, 도 4a 및 도 4b를 참조하라.
또한, 도 15의 단면도(1500)에 의해 예시된 바와 같이, 유전체층(106)과 패드(104)를 덮는 하부 패시베이션층(108)이 형성되고, 하부 패시베이션층(108)을 덮는 상부 패시베이션층(122)이 형성된다. 하부 패시베이션층(108)과 상부 패시베이션층(122)은, 예컨대 화학 또는 물리 기상 증착, 스퍼터링, 일부 다른 성장 또는 증착 프로세스, 또는 이들의 조합에 의해 형성될 수 있다. 일부 실시예에서, 상부 패시베이션층(122)의 두께(Tup)는 약 5000-6000 옹스트롬, 약 5400-5600 옹스트롬, 또는 약 4000-7000 옹스트롬 사이이다. 또한, 일부 실시예에서, 하부 패시베이션층(108)의 두께(Tlp)는 약 1000-3000 옹스트롬, 약 2000-2100 옹스트롬, 또는 약 1750-2250 옹스트롬 사이이다.
도 16의 단면도(1600)에 의해 예시된 바와 같이, 상부 패시베이션층(122)에 제1 에칭이 수행되어 하부 패시베이션층(108) 위에 놓이고 하부 패시베이션층을 노출시키는 제1 개구(202)를 형성한다. 일부 실시예에서, 제1 개구(202)는 패드(104)의 폭보다 작거나 동일한 폭(Wf)을 갖도록 형성된다. 또한, 일부 실시예에서, 제1 에칭을 수행하는 프로세스는, 상부 패시베이션층(122) 상에 패턴화된 포토레지스트층(도시 생략)을 형성하는 단계; 적소에 패턴화된 포토레지스트층을 갖는 상부 패시베이션층(122)에 에칭제를 도포하는 단계; 및 패턴화된 포토레지스트층을 박리하는 단계를 포함한다. 패턴화된 포토레지스트층은, 예컨대 포토리소그래피를 이용하여 패턴화될 수 있다.
도 17의 단면도(1700)에 의해 예시된 바와 같이, 상부 패시베이션층(122)을 덮고 또한 제1 개구(202)를 라이닝하는 에칭 정지층(124)이 형성된다. 도 17의 단면도(1700)에 의해 예시된 바와 같이, 에칭 정지층(124)을 덮는 희생층(902)이 형성된다. 일부 실시예에서, 희생층(902)을 형성하는 프로세스는 에칭 정지층(124) 상에 희생층을 증착하거나 성장시키는 단계, 및 이어서 희생층(902)의 상부면에 평탄화를 수행하는 단계를 포함한다.
도 18a의 단면도(1800A)에 의해 예시된 바와 같이, 희생층(902), 에칭 정지층(124), 및 하부 패시베이션층(108)에 제2 에칭이 수행되어 패드(104) 위에 놓이고 패드를 노출시키는 제2 개구(204)를 형성한다. 일부 실시예에서, 제2 개구(204)는 제1 개구(202) 내에 형성되고, 및/또는 제1 개구(202)의 폭보다 작은 폭(Ws)을 갖도록 형성된다. 더욱이, 일부 실시예에서, 제2 에칭을 수행하는 프로세스는, 희생층(902) 상에 패턴화된 포토레지스트층(도시 생략)을 형성하는 단계; 적소에 패턴화된 포토레지스트층을 갖는 희생층(902), 에칭 정지층(124), 및 하부 패시베이션층(108)에 에칭제를 도포하는 단계; 및 패턴화된 포토레지스트층을 박리하는 단계를 포함한다.
도 18b의 단면도(1800B)에 의해 예시된 바와 같이, 희생층(902)과 패드(104)를 덮고 또한 제2 개구(204)를 라이닝하는 배리어층(102)이 형성된다. 배리어층(102)은, 예컨대 화학 또는 물리 기상 증착, 스퍼터링, 일부 다른 성장 또는 증착 프로세스, 또는 이들의 조합에 의해 형성될 수 있다. 일부 실시예에서, 배리어층(102)은 약 400-700 옹스트롬, 약 450-550 옹스트롬, 또는 약 300-1000 옹스트롬 사이의 두께(Tb)를 갖는다. 일부 실시예에서, 배리어층(102)은 티타늄 질화물, 티타늄 텅스텐, 텅스텐 질화물, 탄탈룸 질화물, 알루미늄 산화물, 일부 다른 배리어 재료, 또는 이들의 조합이거나 달리 포함한다. 또한, 일부 실시예에서, 배리어층(102)은 패드(104)의 패드 재료가 배리어층(102)을 통해 확산하는 것을 차단하는 재료이다.
도 18c의 단면도(1800C)에 의해 예시된 바와 같이, 배리어층(102)의 수직 세그먼트를 제거하는 일 없이, 배리어층(102)에 제3 에칭이 수행되어 배리어층(102)의 수평 세그먼트를 제거한다. 배리어층(102)의 수직 세그먼트는 제2 개구(204)의 측벽을 라이닝하고 스페이서 구조체를 정의한다. 일부 실시예에서, 제3 에칭은 희생층(902)과 패드(104)보다 배리어층(102)에 대해 더 높은 에칭률을 갖는 에칭제를 배리어층(102)에 도포함으로써 수행되어, 패드(104)와 희생층(902)은 에칭 정지부의 역할을 한다.
도 18d의 단면도(1800D)에 의해 예시된 바와 같이, 제2 개구(204) 내에서 패드(104) 상에 범프(120)가 형성된다. 범프(120)는 하부 범프층(116) 및 하부 범프층(16)을 덮는 상부 범프층(118)을 포함한다. 일부 실시예에서, 하부 범프층(116)은 약 3000-9000 옹스트롬, 약 7000-8000 옹스트롬, 또는 약 8000-9000 옹스트롬 사이의 두께(Tlb)를 갖는다. 일부 실시예에서, 상부 범프층(118)은 약 300-700 옹스트롬, 약 400-600 옹스트롬, 또는 약 450-550 옹스트롬 사이의 두께(Tub)를 갖는다. 하부 범프층(116)은, 예컨대 무전해 도금, 전기 도금, 일부 다른 도금 프로세스, 일부 다른 성장 또는 증착 프로세스, 또는 이들의 조합에 의해 형성될 수 있다. 또한, 하부 범프층(116)은, 예컨대 시드로서 패드(104)를 이용하여 (예컨대, 무전해 도금에 의해) 증착될 수 있다. 상부 범프층(118)은, 예컨대 침지 도금, 무전해 도금, 전기 도금, 일부 다른 도금 프로세스, 일부 다른 성장 또는 증착 프로세스, 또는 이들의 조합에 의해 형성될 수 있다.
도 18e의 단면도(1800E)에 의해 예시된 바와 같이, 배리어층(102)의 상부면은 오목하게 형성되어 범프(120)의 상부면과 대등하거나 그 아래에 있게 된다. 일부 실시예에서, 리세싱은 에치 백에 의해 수행된다. 일부 실시예에서, 리세싱은 평탄화에 의해 수행된다. 예컨대, 제2 개구(204)의 나머지를 충전하는 추가 희생층(도시 생략)이 형성될 수 있고, 추가 희생층이 제거되어 범프(120)에 도달될 때까지 희생층, 추가 희생층, 및 배리어층(102)에 평탄화가 수행될 수 있다. 평탄화는, 예컨대 CMP에 의해 수행될 수 있다.
도 18f의 단면도(1800F)에 의해 예시된 바와 같이, 희생층(902; 도 18e 참조)에 제4 에칭이 수행되어 희생층(902)을 제거한다. 일부 실시예에서, 제4 에칭은 에칭 정지층(124)에서 정지된다.
범프(120)의 형성과 희생층(902)의 제거 사이에서 수행되는 고온 프로세스는 확산을 촉진시킬 수 있다. 배리어층(102)은 패드(104)로부터 상부 범프층(118)까지 하부 범프층(116)의 측벽을 따라 패드 재료(예컨대, 순수한 구리)의 상방 확산 또는 이동을 차단한다. 이는 패드 재료가 상부 범프층(118)을 오염시키는 것을 방지한다.
단면도(1800A-1800F)는 도 2a의 범프 구조체의 제조를 예시한다. 변형예에서, 도 19a 내지 도 19f의 단면도(1900A-1900F)가 도 18a 내지 도 18f의 단면도(1800A-1800F) 대신에 수행되어 도 2b의 범프 구조체를 제조할 수 있다. 그러한 변형예에서, 도 19a 내지 도 19f의 단면도(1900A-1900F)는 도 17로부터 계속된다.
도 19a의 단면도(1900A)에 의해 예시된 바와 같이, 희생층(902)과 에칭 정지층(124)에 제2 에칭이 수행되어 패드(104) 위에 놓이고 하부 패시베이션층(108)을 노출시키는 제2 개구(204)를 형성한다. 일부 실시예에서, 제2 개구(204)는 제1 개구(202) 내에 형성되고, 및/또는 제1 개구(202)의 폭보다 작은 폭(Ws)을 갖도록 형성된다. 더욱이, 일부 실시예에서, 제2 에칭을 수행하는 프로세스는, 희생층(902) 상에 패턴화된 포토레지스트층(도시 생략)을 형성하는 단계; 적소에 패턴화된 포토레지스트층을 갖는 희생층(902)과 에칭 정지층(124)에 에칭제를 도포하는 단계; 및 패턴화된 포토레지스트층을 박리하는 단계를 포함한다.
도 19b의 단면도(1900B)에 의해 예시된 바와 같이, 제2 개구(204)의 측벽을 라이닝하는 배리어층(102)이 형성된다. 일부 실시예에서, 배리어층(102)을 형성하는 프로세스는 희생층(902)과 패드(104)를 덮고 또한 제2 개구(204)를 라이닝하는 배리어층(102)을 형성하는 단계를 포함한다. 배리어층(102)은, 예컨대 화학 또는 물리 기상 증착, 스퍼터링, 일부 다른 성장 또는 증착 프로세스, 또는 이들의 조합에 의해 형성될 수 있다. 또한, 일부 실시예에서, 프로세스는 배리어층(102)의 수직 세그먼트를 제거하는 일 없이, 배리어층(102)에 에칭을 수행하여 배리어층(102)의 수평 세그먼트를 제거하는 단계를 포함한다. 도 18b 및 도 18c는 프로세스의 예를 제공한다.
도 19c의 단면도(1900C)에 의해 예시된 바와 같이, 하부 패시베이션층(108)에 제3 에칭이 수행되어 제2 개구(204)를 하부 패시베이션층(108) 내로 확장시킴으로써 패드(104)를 노출시킨다. 일부 실시예에서, 제2 개구(204)는 확장 후에 단차형 프로파일을 갖는다. 또한, 일부 실시예에서, 제3 에칭을 수행하는 프로세스는 배리어층(102)과 희생층(902)이 집합적으로 제3 에칭을 위한 마스크로서 작용하도록 적소에 배리어층(102)과 희생층(902)을 갖는 하부 패시베이션층(108)에 에칭제를 도포하는 단계를 포함한다.
도 19d의 단면도(1900D)에 의해 예시된 바와 같이, 제2 개구(204) 내에서 패드(104) 상에 범프(120)가 형성된다. 범프(120)는 하부 범프층(116) 및 하부 범프층(16)을 덮는 상부 범프층(118)을 포함한다. 하부 범프층(116)은, 예컨대 무전해 도금, 전기 도금, 일부 다른 도금 프로세스, 일부 다른 성장 또는 증착 프로세스, 또는 이들의 조합에 의해 형성될 수 있다. 상부 범프층(118)은, 예컨대 침지 도금, 무전해 도금, 전기 도금, 일부 다른 도금 프로세스, 일부 다른 성장 또는 증착 프로세스, 또는 이들의 조합에 의해 형성될 수 있다.
도 19e의 단면도(1900E)에 의해 예시된 바와 같이, 배리어층(102)의 상부면은 오목하게 형성되어 범프(120)의 상부면과 대등하거나 그 아래에 있게 된다. 일부 실시예에서, 리세싱은 에치 백에 의해 수행된다. 일부 실시예에서, 리세싱은 평탄화에 의해 수행된다. 예컨대, 제2 개구(204)의 나머지를 충전하는 추가 희생층(도시 생략)이 형성될 수 있고, 추가 희생층이 제거되어 범프(120)에 도달될 때까지 희생층, 추가 희생층, 및 배리어층(102)에 평탄화가 수행될 수 있다. 평탄화는, 예컨대 CMP에 의해 수행될 수 있다.
도 19f의 단면도(1900F)에 의해 예시된 바와 같이, 희생층(902; 도 19e 참조)에 제4 에칭이 수행되어 희생층(902)을 제거한다. 일부 실시예에서, 제4 에칭은 에칭 정지층(124)에서 정지된다.
도 20을 참조하면, 도 15 내지 도 17, 도 18a 내지 도 18f, 및 도 19a 내지 도 19f의 방법의 일부 실시예의 흐름도(2000)가 제공된다.
2002에서, 패드를 덮는 하부 패시베이션층이 형성되고, 하부 패시베이션층을 덮는 상부 패시베이션층이 형성된다. 예컨대, 도 15를 참조하라.
2004에서, 제1 에칭이 상부 패시베이션층에 수행되어 패드 위에 놓이고 하부 패시베이션층을 노출시키는 제1 개구를 형성한다. 예컨대, 도 16을 참조하라.
2006에서, 하부 패시베이션층과 상부 패시베이션층을 덮고 또한 제1 개구를 라이닝하는 에칭 정지층과 희생층이 형성된다. 예컨대, 도 17을 참조하라.
2008에서, 에칭 정지층과 희생층에 제2 에칭이 수행되어 패드 위에 놓이고 제1 개구 내에 있는 제2 개구를 형성한다. 일부 실시예에서, 제2 에칭이 또한 하부 패시베이션층에 수행되어 패드를 노출시키는 제2 개구를 형성한다. 다른 실시예에서, 제2 에칭은 하부 패시베이션층에서 정지된다. 예컨대, 도 18a 또는 도 19a를 참조하라.
2010에서, 제2 개구의 측벽을 라이닝하는 배리어층이 형성된다. 예컨대, 도 18b 및 도 18c, 또는 도 19b를 참조하라.
2012에서, 제2 에칭이 하부 패시베이션층에서 정지되는 실시예에 있어서, 제3 에칭이 적소에 배리어층을 갖는 하부 패시베이션층에 수행되어 제2 개구를 확장시키고 패드를 노출시킨다. 예컨대, 도 19c를 참조하라.
2014에서, 제2 개구 내에서 패드 상에 범프가 형성된다. 예컨대, 도 18d 또는 도 19d를 참조하라.
2016에서, 배리어층의 상부면이 오목하게 형성되어 범프의 상부면과 대등하거나 그 아래에 있게 된다. 예컨대, 도 18e 또는 도 19e를 참조하라.
2018에서, 희생층에 제4 에칭이 수행되어 희생층을 제거한다. 예컨대, 도 18f 또는 도 19f를 참조하라.
도 20의 흐름도(2000)는 본 명세서에서 일련의 행위들 또는 이벤트들로서 예시되고 설명되었지만, 그러한 행위들 또는 이벤트들의 예시된 순서는 제한적인 의미로 해석되어서는 안된다는 것이 이해될 것이다. 예컨대, 일부 행위는 상이한 순서로 및/또는 본 명세서에 예시 및/또는 설명된 것 이외의 다른 행위 또는 이벤트와 동시에 발생할 수 있다. 또한, 예시된 모든 행위가 본 명세서의 설명의 하나 이상의 양태 또는 실시예를 구현하는 데에 요구되지 않을 수 있고, 본 명세서에 예시된 하나 이상의 행위는 하나 이상의 별개의 행위 및/또는 단계에서 수행될 수 있다.
전술의 관점에서, 본 발명의 일부 실시예는 , 패드 재료를 포함하는 전도성 패드; 전도성 패드 위에 놓이는 전도성 범프로서, 전도성 범프는 제1 범프층 및 제1 범프층을 덮는 제2 범프층을 포함하는 것인 전도성 범프; 및 전도성 패드로부터 제1 범프층의 측벽을 따라 제2 범프층으로 패드 재료의 이동을 차단하도록 구성되는 배리어층을 포함하는 집적 회로를 제공한다. 일 실시예에서, 배리어층은 전도성 범프와 전도성 패드 사이에 있고, 배리어층은 배리어층의 제1 측벽으로부터 배리어층의 제2 측벽으로 측방향으로 연장되며, 전도성 범프는 배리어층의 제1 측벽과 제2 측벽 사이에 측방향으로 이격되어 있다. 일 실시예에서, 배리어층은 전도성 범프의 밑면을 감싼다. 일 실시예에서, 집적 회로는 배리어층과 전도성 범프 사이에서 배리어층을 덮는 제1 시드층을 더 포함하고, 제1 시드층은 제1 시드층의 제1 측벽으로부터 제1 시드층의 제2 측벽으로 측방향으로 연장되며, 전도성 범프는 제1 시드층의 제1 측벽과 제2 측벽 사이에 측방향으로 이격되어 있다. 일 실시예에서, 집적 회로는 제1 시드층 위에 놓이되, 바로 제1 시드층과 전도성 범프 사이에 있는 제2 시드층을 더 포함하고, 제2 시드층은 제1 시드층의 제1 측벽과 제2 측벽 사이에서 측방향으로 이격되어 있다. 일 실시예에서, 전도성 패드는 구리를 포함하고, 제2 범프층은 금을 포함하며, 제1 범프층은 니켈을 포함하고, 제2 시드층은 코발트를 포함하며, 제1 시드층은 탄탈룸 또는 티타늄을 포함하고, 배리어층은 탄탈룸 질화물을 포함한다. 일 실시예에서, 집적 회로는 배리어층 위에 놓이되, 바로 배리어층과 전도성 범프 사이에 있는 시드층을 더 포함하고, 시드층은 제1 범프층의 측벽과 각각 정렬되는 측벽을 갖는다. 일 실시예에서, 배리어층은 수평 세그먼트가 없는 스페이서이고, 배리어층은 제1 범프층의 측벽을 라이닝한다. 일 실시예에서, 배리어층은 제1 범프층의 바닥면과 대등한 바닥면을 갖는다. 일 실시예에서, 배리어층은 티타늄 질화물을 포함하고, 전도성 패드는 구리를 포함하며, 제1 범프층은 니켈을 포함하고, 제2 범프층은 금을 포함한다. 일 실시예에서, 집적 회로는, 반도체 기판; 반도체 기판 위에 놓이고 반도체 기판의 상부 내로 오목하게 형성된 반도체 디바이스층; 및 반도체 기판과 반도체 디바이스층을 덮는 BEOL 금속화 스택을 더 포함하고, BEOL 금속화 스택은 복수 개의 와이어와 번갈아 적층된 복수 개의 비아를 포함하며, 비아와 와이어는 반도체 디바이스층을 전도성 패드에 전기적으로 커플링하는 전도성 경로를 정의한다. 일 실시예에서, 전도성 범프는 원통형 형상 또는 직육면체 형상을 갖는다.
본 발명의 일부 실시예는 집적 회로의 제조 방법을 제공하는 것으로서, 방법은, 전도성 패드 - 전도성 패드는 패드 재료를 포함함 - 를 덮는 패시베이션층을 형성하는 단계; 도성 패드를 노출시키는 제1 개구를 형성하기 위해 패시베이션층에 제1 에칭을 수행하는 단계; 제1 개구를 라이닝하는 배리어층 - 배리어층은 배리어층을 통한 패드 재료의 확산을 차단하도록 구성됨 - 을 형성하는 단계; 패시베이션층, 전도성 패드, 및 배리어층을 덮는 희생층을 형성하는 단계; 전도성 패드 위에 놓이고 제1 개구의 측벽들 사이에서 측방향으로 이격되는 제2 개구를 형성하기 위해 희생층에 제2 에칭을 수행하는 단계; 전도성 패드 위에 놓이는 전도성 범프 - 전도성 범프는 제1 범프층 및 제1 범프층을 덮는 제2 범프층을 포함함 - 를 제2 개구 내에 형성하는 단계; 및 희생층을 제거하기 위해 희생층에 제3 에칭을 수행하는 단계를 포함한다. 일 실시예에서, 배리어층은 연속적이고, 제1 개구의 측벽과 접촉하도록, 전도성 패드와 접촉하도록, 그리고 패시베이션층 위에 놓이도록 형성된다. 일 실시예에서, 방법은, 배리어층을 덮는 제1 시드층을 형성하는 단계; 및 제2 개구 내에 제2 시드층을 형성하는 단계를 더 포함하고, 제2 시드층의 형성은 도금 프로세스에 의해 제2 시드층을 제1 시드층 상에 선택적으로 침착시키는 단계를 포함하며, 전도성 범프는 제2 시드층 상에 바로 형성된다. 일 실시예에서, 전도성 범프의 형성은 제1 범프층을 도금 프로세스에 의해 제2 시드층 상에 선택적으로 침착시키는 단계를 포함하고, 제2 범프층을 도금 프로세스에 의해 제1 범프층 상에 선택적으로 침착시키는 단계를 더 포함한다.
본 발명의 일부 실시예는 다른 집적 회로의 제조 방법을 제공하는 것으로서, 방법은, 전도성 패드 - 전도성 패드는 패드 재료를 포함함 - 를 덮는 제1 패시베이션층을 형성하는 단계; 제1 패시베이션층을 덮는 제2 패시베이션층을 형성하는 단계; 전도성 패드 위에 놓이고 제1 패시베이션층을 노출시키는 제1 개구를 형성하기 위해 제2 패시베이션층에 제1 에칭을 수행하는 단계; 제1 개구를 충전하고 또한 제1 패시베이션층과 제2 패시베이션층을 덮는 희생층을 형성하는 단계; 전도성 패드 위에 놓이고 제1 개구의 측벽들 사이에서 측방향으로 이격되는 제2 개구를 형성하기 위해 희생층에 제2 에칭을 수행하는 단계; 제2 개구의 측벽을 라이닝하고 수평 세그먼트가 없는 배리어층 - 배리어층은 제2 개구의 대향 측벽 상에 한쌍의 배리어 세그먼트를 포함하고, 배리어층은 배리어층을 통한 패드 재료의 확산을 차단하도록 구성됨 - 을 형성하는 단계; 전도성 범프 - 전도성 범프는 제1 범프층 및 제1 범프층을 덮는 제2 범프층을 포함함 - 를 제2 개구 내에 그리고 배리어 세그먼트들 사이에 바로 형성하는 단계; 및 희생층을 제거하기 위해 희생층에 제3 에칭을 수행하는 단계를 포함한다. 일 실시예에서, 희생층의 형성은, 희생층을 덮고 제2 개구를 라이닝하는 희생층을 형성하는 단계; 및 희생층의 수직 세그먼트를 제거하는 일 없이 희생층의 수평 세그먼트를 제거하기 위해 희생층에 제4 에칭을 수행하는 단계를 포함한다. 일 실시예에서, 방법은 제2 개구를 전도성 패드로 확장시키기 위해 희생층이 제위치에 있는 상태로 제1 패시베이션층에 제5 에칭을 수행하는 단계를 더 포함하고, 제2 개구는 단차형 프로파일을 가지며, 전도성 범프는 제2 개구를 확장시킨 후에 형성된다. 일 실시예에서, 제2 에칭은 또한 제1 패시베이션층에 수행되어 제2 개구가 전도성 패드를 노출시킨다.
전술의 관점에서, 본 발명의 일부 실시예는, 패드 재료를 포함하는 전도성 패드; 전도성 패드 위에 놓이고 전도성 패드 위에 놓이는 제1 개구를 형성하는 제1 패시베이션층으로서, 제1 개구는 전도성 패드의 측벽들 사이에서 측방향으로 이격되는 것인 제1 패시베이션층; 제1 패시베이션층 위에 놓이고 제1 개구를 라이닝하는 배리어층; 제1 개구 내에서 배리어층 위에 놓이는 시드층; 및 시드층과 전도성 패드 위에 놓이는 전도성 범프를 포함하고, 전도성 범프는 제1 개구의 측벽들 사이에서 측방향으로 이격되고, 전도성 범프는 제1 범프층 및 제1 범프층을 덮는 제2 범프층을 포함하며, 배리어층은 전도성 패드로부터 제1 범프층의 측벽을 따라 제2 범프층으로 패드 재료의 이동을 차단하도록 구성되는, 다른 집적 회로를 제공한다. 일 실시예에서, 배리어층은 전도성 범프의 밑면 및 시드층의 밑면을 감싼다. 일 실시예에서, 시드층과 범프층은 집합적으로 직사각형 프로파일을 갖는다. 일 실시예에서, 집적 회로는 배리어층을 덮고 배리어층과 접촉하는 추가 시드층을 더 포함하고, 추가 시드층은 제1 패시베이션층 위에 놓이고 배리어층 위의 제1 개구를 라이닝하며, 시드층은 추가 시드층 위에 놓이고 추가 시드층과 접촉하며, 시드층은 제1 개구의 측벽들 사이에서 이격되어 있다.
전술의 관점에서, 본 발명의 일부 실시예는, 패드 재료를 포함하는 전도성 패드; 전도성 패드 위에 놓이고 전도성 패드를 노출시키는 제1 개구를 형성하는 제1 패시베이션층으로서, 제1 개구는 전도성 패드의 측벽들 사이에서 측방향으로 이격되는 것인 제1 패시베이션층; 제1 패시베이션층 위에 놓이고 제1 개구 위에 놓이는 제2 개구를 형성하는 제2 패시베이션층으로서, 제1 개구는 제2 개구의 측벽들 사이에서 측방향으로 이격되는 것인 제2 패시베이션층; 제1 및 제2 개구 내에서 전도성 패드 위에 놓이는 전도성 범프로서, 전도성 범프는 제2 개구의 측벽들 사이에서 측방향으로 이격되고, 전도성 범프는 제1 범프층 및 제1 범프층을 덮는 제2 범프층을 포함하는 것인 전도성 범프; 및 제1 범프층의 측벽들을 라이닝하는 배리어층을 포함하고, 배리어층은 제1 범프층의 대향 측벽 상에 한쌍의 배리어 세그먼트를 포함하며, 배리어층에는 수평 세그먼트가 없고, 배리어층은 전도성 패드로부터 제1 범프층의 측벽을 따라 제2 범프층으로 패드 재료의 이동을 차단하도록 구성되는, 또 다른 집적 회로를 제공한다. 일 실시예에서, 배리어층의 바닥면은 제1 범프층의 바닥면과 대등하다. 일 실시예에서, 제1 범프층은 전도성 패드와 접촉하고, 제2 범프층은 제1 범프층과 접촉한다. 일 실시예에서, 배리어층은 제1 패시베이션층 위에 놓이고, 배리어층의 바닥면은 제1 범프층의 바닥면 위에 이격되어 있다. 일 실시예에서, 배리어층과 제1 범프층은 전도성 패드와 접촉하고, 제2 범프층은 제1 범프층과 접촉한다.
본 발명의 일부 실시예는 집적 회로를 제조하는 또 다른 방법을 제공하고, 방법은, 전도성 패드 위에 놓이는 희생층을 형성하는 단계로서, 전도성 패드는 패드 재료를 포함하는 것인 단계; 전도성 패드 위에 놓이는 개구 - 개구는 전도성 패드의 측벽들 사이에서 측방향으로 이격됨 - 를 형성하기 위해 희생층에 제1 에칭을 수행하는 단계; 개구 내에서 전도성 패드 위에 놓이는 전도성 범프 - 전도성 범프는 제1 범프층 및 제1 범프층을 덮는 제2 범프층을 포함함 - 를 형성하는 단계; 및 전도성 패드로부터 제1 범프층의 측벽을 따라 제2 범프층으로 패드 재료의 이동을 차단하도록 구성되는 배리어층을 형성하는 단계를 포함한다.
전술한 내용은 당업자가 본 개시의 양태를 더욱 잘 이해할 수 있도록 여러 개의 실시예들의 특징들을 개설하고 있다. 당업자라면 본 명세서에서 소개된 실시예들과 동일한 목적을 수행하고 및/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 알아야 한다. 당업자라면 또한 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않고, 본 개시의 사상 및 범위로부터 벗어남이 없이 본 명세서에 다양한 변화, 대체 및 변경이 이루어질 수 있다는 것을 알아야 한다.
실시예
실시예 1. 집적 회로에 있어서,
패드 재료를 포함하는 전도성 패드;
상기 전도성 패드 위에 놓이는 전도성 범프로서, 상기 전도성 범프는 제1 범프층 및 상기 제1 범프층을 덮는 제2 범프층을 포함하는 것인 전도성 범프; 및
상기 전도성 패드로부터 상기 제1 범프층의 측벽을 따라 상기 제2 범프층으로 상기 패드 재료의 이동을 차단하도록 구성되는 배리어층
을 포함하는 집적 회로.
실시예 2. 실시예 1에 있어서, 상기 배리어층은 상기 전도성 범프와 상기 전도성 패드 사이에 있고, 상기 배리어층은 상기 배리어층의 제1 측벽으로부터 상기 배리어층의 제2 측벽으로 측방향으로 연장되며, 상기 전도성 범프는 상기 배리어층의 제1 측벽과 제2 측벽 사이에 측방향으로 이격되어 있는 것인 집적 회로.
실시예 3. 실시예 2에 있어서, 상기 배리어층은 상기 전도성 범프의 밑면을 감싸는 것인 집적 회로.
실시예 4. 실시예 2에 있어서, 상기 배리어층과 상기 전도성 범프 사이에서 상기 배리어층을 덮는 제1 시드층을 더 포함하고, 상기 제1 시드층은 제1 시드층의 제1 측벽으로부터 제1 시드층의 제2 측벽으로 측방향으로 연장되며, 상기 전도성 범프는 제1 시드층의 제1 측벽과 제2 측벽 사이에 측방향으로 이격되어 있는 것인 집적 회로.
실시예 5. 실시예 4에 있어서, 제1 시드층 위에 놓이되, 바로 상기 제1 시드층과 상기 전도성 범프 사이에 있는 제2 시드층을 더 포함하고, 상기 제2 시드층은 제1 시드층의 제1 측벽과 제2 측벽 사이에서 측방향으로 이격되어 있는 것인 집적 회로.
실시예 6. 실시예 5에 있어서, 상기 전도성 패드는 구리를 포함하고, 상기 제2 범프층은 금을 포함하며, 상기 제1 범프층은 니켈을 포함하고, 상기 제2 시드층은 코발트를 포함하며, 상기 제1 시드층은 탄탈룸 또는 티타늄을 포함하고, 상기 배리어층은 탄탈룸 질화물을 포함하는 것인 집적 회로.
실시예 7. 실시예 2에 있어서, 배리어층 위에 놓이되, 상기 배리어층과 상기 전도성 범프 사이에 있는 시드층을 더 포함하고, 상기 시드층은 제1 범프층의 측벽과 각각 정렬되는 측벽을 갖는 것인 집적 회로.
실시예 8. 실시예 1에 있어서, 상기 배리어층은 수평 세그먼트가 없는 스페이서이고, 상기 배리어층은 제1 범프층의 측벽을 라이닝하는 것인 집적 회로.
실시예 9. 실시예 8에 있어서, 상기 배리어층은 상기 제1 범프층의 바닥면과 대등한 바닥면을 갖는 것인 집적 회로.
실시예 10. 실시예 8에 있어서, 상기 배리어층은 티타늄 질화물을 포함하고, 상기 전도성 패드는 구리를 포함하며, 상기 제1 범프층은 니켈을 포함하고, 상기 제2 범프층은 금을 포함하는 것인 집적 회로.
실시예 11. 실시예 1에 있어서,
반도체 기판;
상기 반도체 기판 위에 놓이고 상기 반도체 기판의 상부 내로 오목하게 형성된(recessed) 반도체 디바이스층; 및
상기 반도체 기판과 상기 반도체 디바이스층을 덮는 BEOL(back-end-of-line) 금속화 스택
을 더 포함하고,
상기 BEOL 금속화 스택은 복수 개의 와이어와 번갈아 적층된 복수 개의 비아를 포함하며, 상기 비아 및 상기 와이어는 상기 반도체 디바이스층을 상기 전도성 패드에 전기적으로 커플링하는 전도성 경로를 정의하는 것인 집적 회로.
실시예 12. 실시예 1에 있어서, 상기 전도성 범프는 원통형 형상 또는 직육면체 형상을 갖는 것인 집적 회로.
실시예 13. 집적 회로의 제조 방법에 있어서,
전도성 패드 - 상기 전도성 패드는 패드 재료를 포함함 - 를 덮는 패시베이션층을 형성하는 단계;
상기 전도성 패드를 노출시키는 제1 개구를 형성하기 위해 상기 패시베이션층에 제1 에칭을 수행하는 단계;
상기 제1 개구를 라이닝하는 배리어층 - 상기 배리어층은 상기 배리어층을 통한 상기 패드 재료의 확산을 차단하도록 구성됨 - 을 형성하는 단계;
상기 패시베이션층, 상기 전도성 패드, 및 상기 배리어층을 덮는 희생층을 형성하는 단계;
상기 전도성 패드 위에 놓이고 상기 제1 개구의 측벽들 사이에서 측방향으로 이격되는 제2 개구를 형성하기 위해 상기 희생층에 제2 에칭을 수행하는 단계;
상기 전도성 패드 위에 놓이는 전도성 범프 - 상기 전도성 범프는 제1 범프층 및 제1 범프층을 덮는 제2 범프층을 포함함 - 를 상기 제2 개구 내에 형성하는 단계; 및
상기 희생층을 제거하기 위해 상기 희생층에 제3 에칭을 수행하는 단계
를 포함하는 집적 회로의 제조 방법.
실시예 14. 실시예 13에 있어서, 상기 배리어층은 연속적이고, 상기 제1 개구의 측벽과 접촉하도록, 상기 전도성 패드와 접촉하도록, 그리고 상기 패시베이션층 위에 놓이도록 형성되는 것인 집적 회로의 제조 방법.
실시예 15. 실시예 13에 있어서,
상기 배리어층을 덮는 제1 시드층을 형성하는 단계; 및
상기 제2 개구 내에 제2 시드층을 형성하는 단계
를 더 포함하고,
상기 제2 시드층을 형성하는 단계는 도금 프로세스에 의해 상기 제2 시드층을 제1 시드층 상에 선택적으로 침착시키는 단계를 포함하며, 상기 전도성 범프는 상기 제2 시드층 상에 바로 형성되는 것인 집적 회로의 제조 방법.
실시예 16. 실시예 15에 있어서, 상기 전도성 범프의 형성은 상기 제1 범프층을 도금 프로세스에 의해 제2 시드층 상에 선택적으로 침착시키는 단계를 포함하고, 상기 제2 범프층을 도금 프로세스에 의해 제1 범프층 상에 선택적으로 침착시키는 단계를 더 포함하는 것인 집적 회로의 제조 방법.
실시예 17. 집적 회로의 제조 방법에 있어서,
전도성 패드 - 상기 전도성 패드는 패드 재료를 포함함 - 를 덮는 제1 패시베이션층을 형성하는 단계;
상기 제1 패시베이션층을 덮는 제2 패시베이션층을 형성하는 단계;
상기 전도성 패드 위에 놓이고 상기 제1 패시베이션층을 노출시키는 제1 개구를 형성하기 위해 상기 제2 패시베이션층에 제1 에칭을 수행하는 단계;
상기 제1 개구를 충전하고 또한 상기 제1 패시베이션층과 상기 제2 패시베이션층을 덮는 희생층을 형성하는 단계;
상기 전도성 패드 위에 놓이고 상기 제1 개구의 측벽들 사이에서 측방향으로 이격되는 제2 개구를 형성하기 위해 상기 희생층에 제2 에칭을 수행하는 단계;
상기 제2 개구의 측벽을 라이닝하고 수평 세그먼트가 없는 배리어층 - 상기 배리어층은 상기 제2 개구의 대향 측벽 상에 한쌍의 배리어 세그먼트를 포함하고, 상기 배리어층은 상기 배리어층을 통한 상기 패드 재료의 확산을 차단하도록 구성됨 - 을 형성하는 단계;
상기 제2 개구 내에, 그리고 상기 배리어 세그먼트들 사이에 바로, 전도성 범프 - 상기 전도성 범프는 제1 범프층 및 상기 제1 범프층을 덮는 제2 범프층을 포함함 - 를 형성하는 단계; 및
상기 희생층을 제거하기 위해 상기 희생층에 제3 에칭을 수행하는 단계
를 포함하는 집적 회로의 제조 방법.
실시예 18. 실시예 17에 있어서, 상기 희생층의 형성은,
상기 희생층을 덮고 제2 개구를 라이닝하는 희생층을 형성하는 단계; 및
상기 희생층의 수직 세그먼트를 제거하는 일 없이 희생층의 수평 세그먼트를 제거하기 위해 상기 희생층에 제4 에칭을 수행하는 단계를 포함하는 것인 집적 회로의 제조 방법.
실시예 19. 실시예 18에 있어서, 상기 제2 개구를 상기 전도성 패드로 확장시키기 위해 상기 희생층이 제위치에 있는 상태로 제1 패시베이션층에 제5 에칭을 수행하는 단계를 더 포함하고, 상기 제2 개구는 단차형 프로파일을 가지며, 상기 전도성 범프는 상기 제2 개구를 확장시킨 후에 형성되는 것인 집적 회로의 제조 방법.
실시예 20. 실시예 17에 있어서, 상기 제2 에칭은 또한 제1 패시베이션층에 수행되어 제2 개구가 전도성 패드를 노출시키는 것인 집적 회로의 제조 방법.

Claims (10)

  1. 집적 회로에 있어서,
    패드 재료를 포함하는 전도성 패드;
    상기 전도성 패드 위에 놓이는 전도성 범프로서, 상기 전도성 범프는 제1 범프층 및 상기 제1 범프층을 덮는 제2 범프층을 포함하는 것인 전도성 범프; 및
    상기 전도성 패드로부터 상기 제1 범프층의 측벽을 따라 상기 제2 범프층으로 상기 패드 재료의 이동을 차단하도록 구성되는 배리어층
    을 포함하는 집적 회로.
  2. 제1항에 있어서, 상기 배리어층은 상기 전도성 범프와 상기 전도성 패드 사이에 있고, 상기 배리어층은 상기 배리어층의 제1 측벽으로부터 상기 배리어층의 제2 측벽으로 측방향으로 연장되며, 상기 전도성 범프는 상기 배리어층의 제1 측벽과 제2 측벽 사이에 측방향으로 이격되어 있는 것인 집적 회로.
  3. 제2항에 있어서, 상기 배리어층은 상기 전도성 범프의 밑면을 감싸는 것인 집적 회로.
  4. 제2항에 있어서, 상기 배리어층과 상기 전도성 범프 사이에서 상기 배리어층을 덮는 제1 시드층을 더 포함하고, 상기 제1 시드층은 제1 시드층의 제1 측벽으로부터 제1 시드층의 제2 측벽으로 측방향으로 연장되며, 상기 전도성 범프는 제1 시드층의 제1 측벽과 제2 측벽 사이에 측방향으로 이격되어 있는 것인 집적 회로.
  5. 제2항에 있어서, 상기 배리어층 위에 놓이되, 바로 상기 배리어층과 상기 전도성 범프 사이에 있는 시드층을 더 포함하고, 상기 시드층은 제1 범프층의 측벽과 각각 정렬되는 측벽을 갖는 것인 집적 회로.
  6. 제1항에 있어서, 상기 배리어층은 수평 세그먼트가 없는 스페이서이고, 상기 배리어층은 제1 범프층의 측벽을 라이닝하는 것인 집적 회로.
  7. 제1항에 있어서,
    반도체 기판;
    상기 반도체 기판 위에 놓이고 상기 반도체 기판의 상부 내로 오목하게 형성된(recessed) 반도체 디바이스층; 및
    상기 반도체 기판과 상기 반도체 디바이스층을 덮는 BEOL(back-end-of-line) 금속화 스택
    을 더 포함하고,
    상기 BEOL 금속화 스택은 복수 개의 와이어와 번갈아 적층된 복수 개의 비아를 포함하며, 상기 비아 및 상기 와이어는 상기 반도체 디바이스층을 상기 전도성 패드에 전기적으로 커플링하는 전도성 경로를 정의하는 것인 집적 회로.
  8. 제1항에 있어서, 상기 전도성 범프는 원통형 형상 또는 직육면체 형상을 갖는 것인 집적 회로.
  9. 집적 회로의 제조 방법에 있어서,
    전도성 패드 - 상기 전도성 패드는 패드 재료를 포함함 - 를 덮는 패시베이션층을 형성하는 단계;
    상기 전도성 패드를 노출시키는 제1 개구를 형성하기 위해 상기 패시베이션층에 제1 에칭을 수행하는 단계;
    상기 제1 개구를 라이닝하는 배리어층 - 상기 배리어층은 상기 배리어층을 통한 상기 패드 재료의 확산을 차단하도록 구성됨 - 을 형성하는 단계;
    상기 패시베이션층, 상기 전도성 패드, 및 상기 배리어층을 덮는 희생층을 형성하는 단계;
    상기 전도성 패드 위에 놓이고 상기 제1 개구의 측벽들 사이에서 측방향으로 이격되는 제2 개구를 형성하기 위해 상기 희생층에 제2 에칭을 수행하는 단계;
    상기 전도성 패드 위에 놓이는 전도성 범프 - 상기 전도성 범프는 제1 범프층 및 제1 범프층을 덮는 제2 범프층을 포함함 - 를 상기 제2 개구 내에 형성하는 단계; 및
    상기 희생층을 제거하기 위해 상기 희생층에 제3 에칭을 수행하는 단계
    를 포함하는 집적 회로의 제조 방법.
  10. 집적 회로의 제조 방법에 있어서,
    전도성 패드 - 상기 전도성 패드는 패드 재료를 포함함 - 를 덮는 제1 패시베이션층을 형성하는 단계;
    상기 제1 패시베이션층을 덮는 제2 패시베이션층을 형성하는 단계;
    상기 전도성 패드 위에 놓이고 상기 제1 패시베이션층을 노출시키는 제1 개구를 형성하기 위해 상기 제2 패시베이션층에 제1 에칭을 수행하는 단계;
    상기 제1 개구를 충전하고 또한 상기 제1 패시베이션층과 상기 제2 패시베이션층을 덮는 희생층을 형성하는 단계;
    상기 전도성 패드 위에 놓이고 상기 제1 개구의 측벽들 사이에서 측방향으로 이격되는 제2 개구를 형성하기 위해 상기 희생층에 제2 에칭을 수행하는 단계;
    상기 제2 개구의 측벽을 라이닝하고 수평 세그먼트가 없는 배리어층 - 상기 배리어층은 상기 제2 개구의 대향 측벽 상에 한쌍의 배리어 세그먼트를 포함하고, 상기 배리어층은 상기 배리어층을 통한 상기 패드 재료의 확산을 차단하도록 구성됨 - 을 형성하는 단계;
    상기 제2 개구 내에, 그리고 상기 배리어 세그먼트들 사이에 바로, 전도성 범프 - 상기 전도성 범프는 제1 범프층 및 상기 제1 범프층을 덮는 제2 범프층을 포함함 - 를 형성하는 단계; 및
    상기 희생층을 제거하기 위해 상기 희생층에 제3 에칭을 수행하는 단계
    를 포함하는 집적 회로의 제조 방법.
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