TWI845976B - 積體晶片及其形成方法 - Google Patents

Abstract

本揭露的各種實施例針對的為一種積體晶片(IC)。該IC包含在基板中的第一深溝槽隔離(DTI)結構。基板之上為一電介質結構。內連結構在電介質結構中。該內連結構包含下內連結構以及上內連結構，它們為電性耦接在一起。上內連結構包含複數個導電板。該複數個導電板垂直堆疊以及電性耦接在一起。基板以及電介質結構中為一背側貫穿基板通孔(BTSV)。BTSV從下內連結構的導電特徵延伸到電介質結構以及基板。下內連結構的導電特徵至少部分橫向處在DTI結構的周邊內。BTSV為在DTI結構的周邊內。

Description

積體晶片及其形成方法

本發明實施例涉及一種積體晶片以及用於形成積體晶片的方法。

半導體產業藉由縮小該最小特徵尺寸而不斷提高積體晶片(ICs)的處理能力及功耗。然而，近年來，製程限制已使得繼續縮小最小特徵尺寸變得困難。通過各種三維積體技術將二維(2D)ICs堆疊成三維(3D)ICs，已成為繼續提高處理能力以及功耗的潛在方法。雖然3D ICs提供了許多優勢，但各種3D ICs的電路探針(circuit probe；CP)測試可能是一種挑戰。

本揭露關於一種積體晶片(IC)，包含：一第一環形深溝槽隔離結構，設置在一半導體基板中；一電介質結構，設置在該半導體基板之上；一導電內連結構，設置在該電介質結構中，其中：該導電內連結構包含一下導電內連結構；該導電內連結構包含一上導電內連結構，設置在該下導電內連結構之上並與之電性耦接；該上導電內連結構包含複數個導電板；以及該複數個導電板為垂直堆疊且電性耦接在一起；以及一背側貫穿基板通孔(BTSV)，設置 在該半導體基板以及該電介質結構中，其中該BTSV從該下導電內連結構的一第一導電特徵延伸穿過該電介質結構以及該半導體基板，其中該下導電內連結構的該第一導電特徵為至少部分橫向設置在該第一環形DTI結構的一周邊內，以及其中該BTSV設置在該第一環形DTI結構的該周邊內。

本揭露還關於一種積體晶片(IC)，包含：一電介質結構，設置在一半導體基板的一側；一導電內連結構，設置在該電介質結構中，其中：該導電內連結構設置在該IC的一裝置區以及該IC的一測試區；一半導體裝置設置在該半導體基板上以及該IC的該裝置區中；該IC的該測試區設置在該半導體裝置的該周邊之外；該導電內連結構包含一第一下導電內連結構以及一第一上導電內連結構，兩者都設置在該IC的該測試區中；該第一上導電內連結構設置在該第一下導電內連結構之上並與之電性耦接；該第一上導電內連結構包含複數個導電板；以及該複數個導電板垂直堆疊以及電性耦接在一起；以及複數個背側貫穿基板通孔(BTSVs)設置在該半導體基板以及該電介質結構中的，其中該複數個BTSVs分別接觸該第一下導電內連結構的複數個導電特徵，其中該複數個BTSVs中的各者從該複數個導電特徵中的相應一者延伸穿過該電介質結構以及該半導體基板，以及其中該複數個BTSVs中的各都設置在該IC的該測試區內。

本揭露另外關於一種用於形成一積體晶片(IC)的方法，該方法包含：接收一工件，包含：一層間電介質(ILD)結構，設置在一半導體基板的一第一側；一導電內連結構，設置在該ILD結構中，其中該導電內連結構包含複數個金屬層，其中該複數個金屬層中的一第一金屬層比該複數個金屬層中的其他各金屬層中的各者更靠近該半導體基板，其中該第一金屬層包含一導電特 徵，其中該導電內連結構進一步包含一疊導電板，其電性耦接在一起，其中該疊導電板為電性耦接該導電特徵，以及其中該第一金屬層將該疊導電板從該半導體基板垂直分開：一淺溝槽隔離(STI)結構，設置在該半導體基板中；以及一環形深溝槽隔離(DTI)結構，設置在該半導體基板中，其中該環形DTI結構穿透該STI結構，其中該疊導電板至少部分橫向設置在該環形DTI結構的一周邊內，以及其中該導電特徵至少部分橫向設置在該環形DTI結構的一周邊內；以及形成一第一電介質結構在該半導體基板的一第二側，其與該半導體基板的該第一側相對；形成一初始溝槽，穿透該第一電介質結構以及該半導體基板，其中該初始溝槽在該環形DTI結構的該周邊內橫向形成，以及其中該STI結構的一表面界定該初始溝槽的一表面；沿著該初始溝槽的側壁以及沿著該初始溝槽的該表面形成一第二電介質結構；延伸該初始溝槽到該導電特徵，從而形成暴露該導電特徵的一背側貫穿基板通孔(BTSV)溝槽，其中延伸該初始溝槽包含穿透該第二電介質結構、該STI結構以及該ILD結構；以及形成一BTSV在該BTSV溝槽中，其中該BTSV為電性耦接該導電特徵。

100a:剖面圖/視圖

100b:剖面圖/視圖

102:裝置區

103:測試區

104:基板

104a:第一表面

104b:第二表面

105:半導體裝置

106:淺溝槽隔離結構/STI結構

106a:第一STI結構

108:深溝槽隔離結構/DTI結構

108a:第一環形DTI結構

108b:第二環形DTI結構

110:ILD結構/層間電介質結構

112:導電內連結構

114:導電接點

114a:第一導電接點

116:導電線

116a:第一導電線

116b:第二導電線

116c:第三導電線

118:導電通孔

120a:第一導電層

120b:第二導電層

120c:第三導電層

120d:第四導電層

120e:第五導電層

120f:第六導電層

120g:第七導電層

120h:最上方的導電層

121a:第一導電板

121b:第二導電板

121c:第三導電板

121d:第四導電板

121e:第五導電板

122:第一下導電內連結構

124:第一上導電內連結構

126:第二下導電內連結構

128:第二上導電內連結構

130:背側貫穿基板通孔/BTSVs/BTSV

130a:第一BTSV/第一BTSVs

132:第一周邊

200:剖面圖

202:寬度

204:第一距離

206:寬度

208:第一側壁

210:第二側壁

212:第二距離

214:寬度

300a:剖面圖

300b:剖面圖

300c:剖面圖

300d:剖面圖

300e:剖面圖

300f:剖面圖

302:第二周邊

304:第一周邊

306:第二周邊

308:第一假性結構

310:第二假性結構

312:外環形部分

314:導電板條

316:寬度

317:長度

318:第三距離

320:第四距離

322:外環形部分

324:導電板條

326:第一周邊

328:第二周邊

400a:佈局視圖

400b:佈局視圖

400c:佈局視圖

401:測試結構指示器

402:測試結構指示器

404:第一組導電通孔

406:測試結構指示器

408:第二組導電通孔

500a:剖面圖

500b:剖面圖

500c:剖面圖

502:基板連接結構

502a:第一基板連接結構

504:開口

600:剖面圖

602:長度

700:剖面圖

800:佈局視圖

802:第一測試結構

804:第二測試結構

805:基體接觸區

806:汲極區

808:閘極堆疊

810:源極區

900:剖面圖

902:第一電介質結構

904:第二電介質結構

906:電介質襯墊結構

1000:剖面圖

1001:半導體裝置

1002:鈍化結構

1004:導電通孔

1004a:第一導電通孔

1006:輸入/輸出結構；I/O結構

1006a:第一I/O結構

1008:網格結構

1010:區域

1100:剖面圖

1102:第一鈍化層

1104:第二鈍化層

1106:第三鈍化層

1108:第四鈍化層

1110:第五鈍化層

1112:凹口

1200:剖面圖

1202:工件

1202a:上表面

1300:剖面圖

1400:剖面圖

1500:剖面圖

1502:初始溝槽

1502a:第一初始溝槽

1504:經圖案化遮蔽層

1600:剖面圖

1700:剖面圖

1702:BTSV溝槽

1702a:第一BTSV溝槽

1800:剖面圖

1900:剖面圖

2000:剖面圖

2100:剖面圖

2200:流程圖

2202:操作

2204:操作

2206:操作

2208:操作

2210:操作

2212:操作

2214:操作

2216:操作

2218:操作

當結合所附圖式而閱讀時自以下詳細描述最佳理解本揭露之態樣。應注意，根據業界中之標準實踐，各種特徵未按比例繪製。實際上，為了清楚論述起見，可任意增大或減小各種特徵之尺寸。

圖1A至圖1B說明積體晶片(IC)的一些實施例的各種視圖，包含與複數個導電層中的第一導電層的導電線為電性耦接的背側貫穿基板通孔(BTSV)。

圖2說明圖1A至圖1B的IC的一些實施例的剖面圖。

圖3A至圖3F說明圖2的IC的一些實施例的各種剖面圖。

圖4A至圖4C說明圖2的IC的一些實施例的各種佈局視圖。

圖5A至圖5C說明圖2的IC的一些實施例的各種剖面圖。

圖6說明圖5A至圖5C的IC的一些其他實施例的剖面圖。

圖7說明圖6的IC的一些其他實施例的剖面圖。

圖8說明圖1的IC的一些實施例的佈局視圖。

圖9說明圖2的IC的一些其他實施例的剖面圖。

圖10說明圖1的IC的一些其他實施例的剖面圖。

圖11說明圖10的IC的區域的一些其他實施例的剖面圖。

圖12至圖21說明用於形成IC的方法的一些實施例的一系列剖面圖，包含電性耦接到複數個導電層的第一導電層的導電線的BTSV。

圖22說明用於形成IC的方法的一些實施例的流程圖，包含電性耦接到複數個導電層的第一導電層的導電線的BTSV。

本揭露提供許多不同實施例，或示範例，用於實現本揭露的不同特徵。為簡化本揭露，下文描述組件及配置的具體示範例。當然，這些組件以及配置僅為示範例以及不意以為限制。舉例而言，在接著的描述中，第一特徵在第二特徵之上或上的形成可包含直接接觸地形成第一特徵以及第二特徵的實施例，以及亦可包含附加特徵可形成於第一特徵與第二特徵之間，使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露可能會在各種示範例中重 複元件符號及/或符號。這樣的重複是為了簡單明瞭，其本身並不決定所討論的各種實施例及/或組構之間的關係。

此外，空間相對術語，如「在...下面」、「在...下方」、「下」、「在...上方」、「上」、及類似術語，可在此用於描述一個元件或特徵與另一個(些)元件或特徵的關係，如圖中所示。空間上的相對術語旨在包含裝置在使用或操作中的不同定向，以及圖中描述的定向。該設備可有其他定向(旋轉90度或其他定向)，本文使用的空間相對描述同樣可相應地解釋。

三維(3D)積體技術(例如，3D晶圓級封裝、2.5D以及3D的基於中介的積體、3D堆疊ICs、單片3D ICs、3D異質積體、3D系統積體等)經常被利用來將二維(2D)積體晶片(ICs)堆疊成3D IC。其中一些的3D ICs為通過雙極-CMOS-DMOS(BCD)製程所形成。通過BCD製程形成的3D IC(BCD 3D IC)包含高壓半導體裝置(例如100V BCD裝置)以及低壓半導體裝置(例如邏輯金屬氧化物半導體場效應電晶體(MOSFETs)、記憶體晶胞等)。

BCD 3D IC的半導體裝置為設置在半導體基板上。淺溝槽隔離(shallow trench isolation；STI)結構為設置在半導體基板中以及橫向圍繞半導體裝置。內連結構(例如銅內連)為設置在半導體基板的一側，且嵌入到層間電介質(interlayer dielectric；ILD)結構中。內連結構以預定的方式將BCD 3D IC的半導體裝置電性耦接在一起。

內連結構包含複數個導電線(例如金屬線)以及複數個導電通孔(例如金屬通孔)。複數個導電線為設置在複數個導電層(例如金屬層1、金屬層2等)中。複數個導電層為垂直堆疊。複數個導電層橫向延伸通過ILD結構，且通過複數個導電通孔中的各種導電通孔為電性耦接在一起。通常，複數個導電層以垂直方式連續編號，從複數個導電層中最靠近半導體基板的導電層開始。舉例而言，複數個導電層中最靠近半導體基板的導電層被稱為第一導電層 (如金屬層1)，複數個導電層中接著的最接近的導電層被稱為第二導電層(如金屬層2)，複數個導電層中接著的最接近的導電層被稱為第三導電層(如金屬層3)，依此類推。

由於BCD 3D IC的高壓裝置，典型的BCD 3D IC內連結構可能在覆蓋STI結構的第一導電層(金屬層1)或第二導電層(金屬層2)中沒有功能性導電線(例如由於必須在內連結構的導電線中承受高壓(例如100V))。由於內連結構在第一導電層(金屬層1)及/或第二導電層(金屬層2)中可能沒有功能性導電線，BCD 3D IC可能沒有用於電子測試目的(例如電路探針測試)的背側貫穿基板通孔(BTSV)(例如形成BTSV的製程已經與BCD 3D ICs不相容)。因此，BCD 3D ICs的電子測試(例如晶圓測試)受到限制，這可能降低良率及/或增加製造BCD 3D ICs的成本。

本揭露的各種實施例針對的為一種積體晶片(IC)(例如，BCD 3D IC)，包含設置在半導體基板中的環形深溝槽隔離(DTI)結構。在半導體基板之上設置電介質結構。導電內連結構設置在電介質結構中。導電內連結構包含下導電內連結構，其至少部分橫向設置在環形DTI結構的周邊內。導電內連結構包含上導電內連結構，其覆蓋下導電內連結構並與之電性耦接。在半導體基板以及電介質結構中設置一背側貫穿基板通孔(BTSV)。BTSV從下導電內連結構的第一導電特徵延伸穿過電介質結構以及半導體基板。下導電內連結構的第一導電特徵設置在第一導電層(如金屬層1)。BTSV為設置在第一環形DTI結構的周邊內。由於BTSV設置在第一環形DTI結構的周邊內，BTSV可與下導電內連結構的第一導電特徵為電性耦接(例如BTSV可電性耦接到金屬層1的導電線/島狀物)。因此，BTSV可用於電子測試目的(例如電路探測測試)。因此，BCD 3D ICs的電子測試(例如晶圓測試)可得到改善，這可增加產量及/或降低製造BCD 3D ICs的成本。

圖1A至圖1B說明積體晶片(IC)的一些實施例的各種視圖100a-100b，包含與複數個導電層中的第一導電層的導電線為電性耦接的背側貫穿基板通孔(BTSV)。更具體地說，圖1A說明IC的一些實施例的剖面圖100a，包含與複數個導電層中的第一導電層的導電線為電性耦接的BTSV。圖1B說明沿著圖1A的A-A線擷取的圖1A的IC的剖面圖100b。

如圖1A至圖1B的各視圖100a-100b所示，該IC包含裝置區102以及測試區103。該IC包含設置在裝置區102以及測試區103中的基板104。半導體裝置105(例如高壓BCD裝置，諸如100伏(V)橫向擴散金屬氧化物半導體(laterally-diffused metal-oxide semiconductor；LDMOS)裝置)為設置在基板104上。複數個淺溝槽隔離(STI)結構106為設置在基板104中。複數個STI結構106為設置在裝置區102以及測試區103中。複數個深溝槽隔離(DTI)結構108為設置在基板104中。複數個DTI結構108為設置在裝置區102以及測試區103中。複數個DTI結構108包含設置在測試區103的第一環形DTI結構108a。

層間電介質(ILD)結構110為設置在基板104以及半導體裝置105之上。基板104具有第一表面104a(例如前側表面)以及與第一表面104a相對的第二表面104b(例如背側表面)。ILD結構110為設置在裝置區102以及測試區103中。導電內連結構112(例如銅內連)為設置在基板104之上以及ILD結構110中。導電內連結構112為設置在裝置區102以及測試區103中。導電內連結構112包含複數個導電接點114(例如金屬接點)、複數個導電線116(例如金屬線)以及複數個導電通孔118(例如金屬通孔)。導電內連結構112電性耦接到半導體裝置105。導電內連結構112以預定的方式將半導體裝置105電性耦接到IC的其他半導體裝置(未顯示)。在一些實施例中，舉例而言，複數個導電接點114、複數個導電線116及/或複數個導電通孔118可為或包含銅(Cu)、鋁(Al)、鎢(W)、金(Au)、銀(Ag)、鉑(Pt)、一些其它導電材料或前述的組合。

複數個導電線116設置在複數個導電層120(例如金屬層)中。複數個導電層120中的每一者沿著相應的橫向平面而橫向延伸穿過ILD結構110。複數個導電層120中的每一者包含一組複數個導電線116中的一或多者。複數個導電層120設置在彼此之上。複數個導電通孔118在複數個導電層120之間垂直延伸，以及用預定的方式將複數個導電層120的複數個導電線116電性耦接在一起。

舉例而言，複數個導電層120包含設置在ILD結構110中的第一導電層120a(例如金屬層1)、第二導電層120b(例如金屬層2)、第三導電層120c(例如金屬層3)、第四導電層120d(例如金屬層4)、第五導電層120e(例如金屬層5)、第六導電層120f(例如金屬層6)、以及第七導電層120g(例如金屬層7)。複數個導電層120還包含最上方的導電層120h(例如頂部金屬層)。

第一導電層120a包含複數個導電線116的第一組導電線、第二導電層120b包含複數個導電線116的第二組導電線、第三導電層120c包含複數個導電線116的第三組導電線、第四導電層120d包含複數個導電線116的第四組導電線、第五導電層120e包含複數個導電線116的第五組導電線、第六導電層120f包含複數個導電線116的第六組導電線、以及第七導電層120g包含複數個導電線116的第七組導電線。第一組導電線沿著與基板104的第一表面104a平行延伸的第一橫向平面而設置、第二組導電線沿著與第一橫向平面平行延伸的第二橫向平面而設置、第三組導電線沿著與第二橫向平面平行延伸的第三橫向平面而設置、第四組導電線沿著與第三橫向平面平行延伸的第四橫向平面而設置、第五組導電線沿著與第四橫向平面平行延伸的第五橫向平面而設置、第六組導電線沿著與第五橫向平面平行延伸的第六橫向平面而設置、以及第七組導電線沿著與第六橫向平面平行延伸的第七橫向平面而設置。最上方的導電層120h包含複數個導電線116的第八組導電線，其為複數個導電線116的最上方的導電線組。第八組導電線沿著與第七橫向平面平行延伸的第八橫向平面而設置。

第二導電層120b設置在第一導電層120a之上、第三導電層120c設置在第二導電層120b之上、第四導電層120d設置在第三導電層120c之上、第五導電層120e設置在第四導電層120d之上、第六導電層120f設置在第五導電層120e之上、以及第七導電層120g設置在第六導電層120f之上。最上方的導電層120h為設置在複數個導電層120的每一個其他導電層之上。第一導電層120a比複數個導電層120中的任何其他者更靠近基板104而設置。可理解的是，複數個導電層120不限於八個導電層，而是複數個導電層120可包含任何合適數量的導電層。還可理解的是，最上方的導電層120h(例如最上方的導電層120h的導電線)與底層的導電層(例如第七導電層120g的導電線、第六導電層120f的導電線、第五導電層120e的導電線等)為電性耦接，這在圖1A中用虛線說明。

導電內連結構112還包含設置在測試區103中的複數個導電板121。複數個導電板121為垂直堆疊。舉例而言，複數個導電板121包含第一導電板121a、第二導電板121b、第三導電板121c、第四導電板121d以及第五導電板121e。第二導電板121b覆蓋第一導電板121a、第三導電板121c覆蓋第二導電板121b、第四導電板121d覆蓋第三導電板121c、以及第五導電板121e覆蓋第四導電板121d。複數個導電板121為電性耦接在一起。設置在測試區103中的複數個導電通孔118的導電通孔將複數個導電板121電性耦接在一起。

第三導電層120c包含第一導電板121a，且第一導電板121a沿著第三橫向平面設置。第四導電層120d包含第二導電板121b，且第二導電板121b沿著第四橫向平面設置。第五導電層120e包含第三導電板121c，且第三導電板121c沿著第五橫向平面設置。第六導電層120f包含第四導電板121d，且第四導電板121d沿著第六橫向平面設置。第七導電層120g包含第五導電板121e，且第五導電板121e沿著第七橫向平面設置。可理解的是，複數個導電板121不限於五個垂 直堆疊的導電板，而是複數個導電板121可包含任何合適數量的垂直堆疊的導電板。

還可理解的是，複數個導電板121可電性耦接到最上方的導電層120h的一或多個導電線，其在圖1A中以虛線示意。雖然圖1A說明最上方的導電層120h的導電線設置在複數個導電板121之上並與之電性耦接，但可理解的是，在其他實施例中，複數個導電板121可垂直堆疊到最上方的導電層120h。換句話說，複數個導電板121包含覆蓋第五導電板121e的第六導電板(未顯示)，而最上方的導電層120h包含第六導電板。在另一實施例中，第六導電板可為一測試墊(例如組構為在晶圓測試製程期間在其上放置測試探針的探測墊)。

導電內連結構112包含設置在裝置區102中的第一下導電內連結構122。第一下導電內連結構122包含設置在裝置區102中的複數個導電接點114、設置在裝置區102中的第一組導電線的導電線、以及設置在裝置區102中的第二組導電線的導電線。複數個導電接點114從基板104垂直延伸到第一組導電線的導電線。複數個導電接點114將半導體裝置105電性耦接到第一組導電線的導電線。第一下導電內連結構122還包含複數個導電通孔118的導電通孔，設置在裝置區102中，以及在第一下導電內連結構122的導電線之間垂直延伸。

導電內連結構112包含設置在裝置區102中的第一上導電內連結構124。第一上導電內連結構124設置在第一下導電內連結構122之上。第一上導電內連結構124為電性耦接到第一下導電內連結構122。第一上導電內連結構124包含複數個導電線116的導電線，其設置在裝置區102中，且為設置在第二導電層120b之上。第一上導電內連結構124還包含複數個導電通孔118的導電通孔，其設置在裝置區102中，並在第一上導電內連結構124的導電線之間垂直延伸。第一下導電內連結構122為電性耦接到第一上導電內連結構124。

導電內連結構112包含設置在測試區103中的第二下導電內連結構126。第二下導電內連結構126包含設置在測試區103中的第一組導電線的導電線以及設置在測試區103中的第二組導電線的導電線。第二下導電內連結構126還包含複數個導電通孔118的導電通孔，其設置在測試區103中，並在第二下導電內連結構126的導電線之間垂直延伸。

導電內連結構112還包含設置在測試區103中的第二上導電內連結構128。第二上導電內連結構128設置在第二下導電內連結構126之上。第二上導電內連結構128為電性耦接到第二下導電內連結構126。第二上導電內連結構128為電性耦接到第一上導電內連結構124。因此，在一些實施例中，第一下導電內連結構122可電性耦接到第二上導電內連結構128及/或第二下導電內連結構126。在一些實施例中，第二上導電內連結構128藉由(例如，僅藉由)設置在第二導電層120b之上的一或多個導電線(例如第三導電層120c的導電線、第四導電層120d的導電線、第五導電層120e的導電線等)而電性耦接到第一上導電內連結構124。

第二上導電內連結構128包含複數個導電板121。此外，第二上導電內連結構128包含複數個導電通孔118的導電通孔，其設置在測試區103中，且將複數個導電板121電性耦接在一起。此外，在一些實施例中，第二上導電內連結構128包含設置在測試區103中且設置在複數個導電板121之上的複數個導電線116的任何導電線(例如設置在測試區103中的最上方的導電層120h的一或多個導電線)。

複數個背側貫穿基板通孔(BTSVs)130為設置在基板104以及ILD結構110中。複數個BTSVs 130為電性耦接到第一導電層120a的相應導電線。複數個BTSVs 130通過ILD結構110以及基板104從其相應的導電線上突出。舉例而言，複數個BTSVs 130中的第一BTSV 130a為設置在基板104以及ILD結構110 中。第一BTSV 130a為電性耦接到第一導電線116a(例如導電島狀物)。第一導電線116a設置在測試區103中，且為第一導電層120a的導電線中的一者。第一BTSV 130a從第一導電線116a上突出穿過ILD結構110以及基板104。

複數個DTI結構108包含設置在基板104以及測試區103中的第一環形DTI結構108a。第一環形DTI結構108a橫向延伸穿過基板104並以閉環路徑橫向繞著第一BTSV 130a。如圖1B的剖面圖100b所示，第一BTSV 130a橫向設置在第一環形DTI結構108a的第一周邊132(例如外周邊)內。第一導電線116a至少部分橫向設置在第一環形DTI結構108a內。

因為第一BTSV 130a設置在第一環形DTI結構108a的第一周邊132內，第一BTSV 130a可電性耦接到第二下導電內連結構126的第一導電線116a(例如第一導電島狀物)(例如第一BTSV 130a可電性耦接到金屬層1的導電線/島狀物)。因此，第一BTSV 130a可用於電子測試目的(例如複數個BTSV 130可被用作探針墊，其電性耦接到複數個導電板121，該導電板121為在製造期間用於測試IC的半導體裝置的測試結構的一部分)。因此，IC的電子測試(例如晶圓測試)可得到改善，這可增加良率及/或降低製造IC的成本。

圖2說明圖1A至圖1B的IC的一些實施例的剖面圖200。

如圖2的剖面圖200所示，複數個STI結構106包含設置在基板104以及測試區103中的第一STI結構106a。複數個STI結構106可有呈角度的側壁。在其他實施例中，複數個STI結構106的側壁可為實質上直的(例如垂直)。在一些實施例中，舉例而言，複數個STI結構106可為或包含氧化物(例如二氧化矽(SiO₂))、氮化物(例如氮化矽(SiN))、氮氧化物(例如氮氧化矽(SiON))、碳化物(例如碳化矽(SiC))、一些其他電介質材料或前述的組合。

第一BTSV 130a從第一導電線116a延伸(例如垂直延伸)並穿透ILD結構110、基板104以及第一STI結構106a。第一BTSV 130a延伸穿過(例如垂 直延伸穿過)第一STI結構106a、基板104以及ILD結構110。在一些實施例中，複數個BTSVs 130具有實質上直的側壁。在其他實施例中，複數個BTSVs 130的側壁可為呈角度的。在一些實施例中，舉例而言，複數個BTSVs 130可為或包含銅(Cu)、氮化鉭(TaN)、鋁(Al)、金(Au)、銀(Ag)、鉑(Pt)或類似物。

基板104包含任何類型的半導體基體(例如單晶矽/CMOS塊狀物、鍺(Ge)、矽鍺(SiGe)、III-V半導體、絕緣體上的半導體(SOI)等)。在一些實施例中，基板104可為絕緣體上的半導體(SOI)基板(例如絕緣體上的矽)。ILD結構110包含一或多個堆疊的ILD層，其可分別包含低k電介質(例如電介質常數小於約3.9的電介質材料)、氧化物(例如SiO₂)、氮化物(例如SiN)、氮氧化物(例如SiON)、未摻雜的矽酸鹽玻璃(USG)、摻雜的二氧化矽(例如碳摻雜的二氧化矽)、硼矽酸鹽玻璃(BSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、氟化矽酸鹽玻璃(FSG)、旋塗玻璃(SOG)，或類似物。複數個導電層120分別設置在堆疊的ILD層中。

在一些實施例中，複數個DTI結構108包含第一環形DTI結構108a以及第二環形DTI結構108b。第二環形DTI結構108b設置在測試區103中，且橫向位於第一環形DTI結構108a的第一周邊132內。在一些實施例中，複數個DTI結構108垂直延伸穿過複數個STI結構106。舉例而言，第一環形DTI結構108a以及第二環形DTI結構108b都可垂直延伸穿過第一STI結構106a。在一些實施例中，複數個DTI結構108的側壁實質上為直的。在其他實施例中，複數個DTI結構108的側壁可為呈角度的。在一些實施例中，例如，複數個DTI結構108可為或包含氧化物(例如SiO₂)、氮化物(例如SiN)、氮氧化物(例如SiON)、碳化物(例如SiC)、一些其他電介質材料或前述的組合。

第一導電線116a與基板104垂直隔開。換句話說，第一導電線116a的下表面與基板104的第一表面104a(例如上表面)垂直隔開。

在圖2的剖面圖200中還顯示，第二下導電內連結構126包含第二導電線116b(例如第二導電島狀物)。第二導電線116b設置在測試區103中，且為第二導電層120b的導電線中的一者。第二導電線116b覆蓋第一導電線116a並與之電性耦接。在一些實施例中，二或多個導電通孔在第一導電線116a以及第二導電線116b之間垂直延伸。在一些實施例中，二或多個導電通孔在第二導電線116b以及第一導電板121a之間垂直延伸。在一些實施例中，二或多個導電通孔在第一導電板121a以及第二導電板121b之間垂直延伸。在一些實施例中，例如，複數個導電板121可為或包含銅(Cu)、鋁(Al)、鎢(W)、金(Au)、銀(Ag)、鉑(Pt)、一些其他導電材料或前述的組合。

在一些實施例中，第二下導電內連結構126由設定數量的導電線以及導電通孔所組成。在這樣的實施例中，設定數量的導電線以及導電通孔可由設置在測試區103內(例如完全在測試區103內)的複數個導電線116的導電線以及複數個導電通孔118的導電通孔組成。在另一此類實施例中，設定數量的導電線以及導電通孔可由複數個導電線116的導電線以及複數個導電通孔118的導電通孔組成，這些導電線以及通孔為設置在第一環形DTI結構108a的第一周邊132內(例如完全在其中)。

例如，第一導電線116a可設置在測試區103中及/或第一環形DTI結構108a的第一周邊132內(例如完全在其中)。因此，第一導電線116a為設定數量的導電線中的一者。在一些實施例中，在第一導電線116a以及基板104之間，沒有其他導電線以及設定數量的導電通孔為垂直設置。在另一實施例中，沒有其他導電線以及設定數量的導電線以及導電通孔中的其他導電線以及導電通孔比第一導電線116a更靠近基板104而設置。

第一BTSVs 130a具有寬度202。寬度202可大於約2.5微米(μm)(例如約2.5μm包含由於製造製程而產生的小變化)。在一些實施例中，寬度202可為約3.2μm。第一BTSV 130a與第一環形DTI結構108a以及第二環形DTI結構108b為橫向隔開一個第一距離204。第一距離204可在約0.5μm以及約1.0μm之間。舉例而言，在一些實施例中，第一距離204約為0.56μm。可理解的是，在一些實施例中，複數個BTSV 130中的每一者都具有寬度202，且藉由第一距離204與相應的DTI結構隔開。

第一環形DTI結構108a以及第二環形DTI結構108b具有寬度206。寬度206可在約0.6μm以及約1.2μm之間。例如，在一些實施例中，寬度206約為1μm。可理解的是，在一些實施例中，複數個DTI結構108中的每一者具有寬度206。

第一導電線116a具有第一側壁208以及與第一側壁208相對的第二側壁210。第一導電線116a的第一側壁208以及第二側壁210與第一STI結構106a的外邊橫向隔開一個第二距離212。第二距離212可大於約1.5μm。

第一導電板121a具有寬度214。在一些實施例中，寬度214大於第一導電線116a的寬度及/或第二導電線116b的寬度。在另一實施例中，寬度214大於約3.5μm。舉例而言，在一些實施例中，寬度214約為5μm。在一些實施例中，寬度202、第一距離204、寬度206、第二距離212及/或寬度214小於典型IC中類似尺寸的90%(例如在利用不同類型的結構進行電路探針測試的BCD 3D IC中可能佔用BCD 3D IC到9倍多的空間)。

圖3A至圖3F說明圖2的IC的一些實施例的各種剖面圖300a-300f。更具體地說，圖3A說明沿著圖2的B-B線擷取的圖2的IC的一個實施例的剖面圖300a。圖3B說明沿著圖2的C-C線擷取的圖2的IC的實施例的剖面圖300b。圖3C說明沿著圖2的D-D線擷取的圖2的IC的實施例的剖面圖300c。圖3D說明沿著圖2 的E-E線擷取的圖2的IC的實施例的剖面圖300d。圖3E說明沿著圖2的F-F線擷取的圖2的IC的實施例的剖面圖300e。圖3F說明沿著圖2的G-G線擷取的圖2的IC的實施例的剖面圖300f。為了附加的內容，圖3A至圖3F的各種剖面圖300a-300f中的每一者都包含與圖2中說明的剖面圖相對應的虛線(標示為「圖2」)。

如圖3A的剖面圖300a所示，第一環形DTI結構108a具有第一周邊132(例如外周邊)以及第二周邊302(例如內周邊)。第二環形DTI結構108b設置在第一環形DTI結構108a的第一周邊132以及第二周邊302內。第二環形DTI結構108b以閉環路徑橫向延伸穿過基板104。第二環形DTI結構108b也有第一周邊304(例如外周邊)以及第二周邊306(例如內周邊)。設置在測試區103中的複數個BTSVs 130的BTSVs為橫向設置在第一環形DTI結構108a的第一周邊132以及第二環形DTI結構108b的第二周邊306之間。在一些實施例中，設置在測試區103中的複數個BTSVs130的BTSVs為橫向設置在第一環形DTI結構108a的第二周邊302以及第二環形DTI結構108b的第一周邊304之間。舉例而言，第一BTSV 130a為橫向設置在第一環形DTI結構108a的第二周邊302以及第二環形DTI結構108b的第一周邊304之間。可理解的是，在一些實施例中，設置在測試區103中的複數個BTSVs 130的BTSVs中的每一者都具有與第一BTSV 130a實質上相似的特徵(例如結構特徵)。舉例而言，設置在測試區103中的複數個BTSVs 130的BTSVs中的每一者從第一導電層120a的導電線中的相應一者垂直延伸穿過ILD結構110以及基板104。

在圖3A的剖面圖300a中還顯示，第一環形DTI結構108a的轉角(例如內角以及外角)為圓的。在一些實施例中，如果第一環形DTI結構108a的轉角為尖角，則第一環形DTI結構108a的尖角可能導致基板104中的高電場區域(例如尖角可能增加缺陷，這可能導致電荷在尖角附近不滿意地積累)，這可能對IC的測試及/或性能產生負面影響。第二環形DTI結構108b的轉角(例如內角以及 外角)也為圓的。在一些實施例中，如果第二環形DTI結構108b的轉角為尖角，則第二環形DTI結構108b的尖角可能進一步導致基板104中的高電場區域，這可能對IC的測試及/或性能產生負面影響。

如圖3B的剖面圖300b所示，第一導電線116a覆蓋第一BTSV 130a並與之電性耦接。在一些實施例中，第一BTSV 130a的周邊為橫向設置在第一導電線116a的周邊內。為附加內容，在圖3B中，複數個BTSV 130、第一環形DTI結構108a以及第二環形DTI結構108b以虛影形式示出。第一導電線116a至少部分橫向設置在第一環形DTI結構108a的第一周邊132內。在一些實施例中，第一導電線116a至少部分橫向設置在第一環形DTI結構108a的第一周邊132以及第二環形DTI結構108b的第二周邊306之間。在其他實施例中，第一導電線116a至少部分橫向設置在第一環形DTI結構108a的第二周邊302以及第二環形DTI結構108b的第一周邊304之間。

在一些實施例中，第一導電線116a的周邊為橫向設置在第一環形DTI結構108a的第一周邊132以及第二環形DTI結構108b的第二周邊306之間。在其他實施例中，第一導電線116a的周邊為橫向設置在第一環形DTI結構108a的第二周邊302以及第二環形DTI結構108b的第一周邊304之間。在一些實施例中，第一導電線116a的周邊具有類似方形的形狀。在其他實施例中，第一導電線116a可被稱為第一導電島狀物(例如由於第一導電線的島狀形狀)。可理解的是，第一導電線116a為第一導電層120a的導電線的集合之一該導電線設置在第二下導電內連結構126中(詳見圖2)。還可理解的是，第一導電層120a的導電線集合的導電線中的每一者可具有與第一導電線116a實質上相似的特徵(例如結構特徵)。例如，該導電線集合的導電線的每一者覆蓋複數個BTSV 130中的相應BTSV並與之電性耦接。

還在圖3B的剖面圖300b中示出，第二下導電內連結構126包含設置在ILD結構110中的複數個第一假性結構308。第一導電層120a包含複數個第一假性結構308。複數個第一假性結構308沿著第一橫向平面設置。在一些實施例中，舉例而言，複數個第一假性結構308可為或包含，銅(Cu)、鋁(Al)、鎢(W)、金(Au)、銀(Ag)、鉑(Pt)、一些其他導電材料，或前述的組合。在其他實施例中，複數個第一假性結構308具有與第一導電線116a相同的化學成分。複數個第一假性結構308組構為在ILD結構110的形成期間減少淺碟凹陷(dishing)。

複數個第一假性結構308為橫向設置在第一環形DTI結構108a的第一周邊132以及第二周邊302內。在一些實施例中，複數個第一假性結構308為橫向設置在第二環形DTI結構108b的第一周邊304以及第二周邊306內。複數個第一假性結構308為設置在第一陣列中，其包含複數個第一列以及複數個第一行。

如圖3C的剖面圖300c所示，第二導電線116b覆蓋第一導電線116a並與之電性耦接。在一些實施例中，第一BTSV 130a的周邊為橫向設置在第二導電線116b的周邊內。為了附加內容，複數個BTSV 130、第一環形DTI結構108a以及第二環形DTI結構108b在圖3C中以虛影形式示出。

第二導電線116b至少部分橫向設置在第一環形DTI結構108a的第一周邊132內。在一些實施例中，第二導電線116b至少部分橫向設置在第一環形DTI結構108a的第一周邊132以及第二環形DTI結構108b的第二周邊306之間。在其他實施例中，第二導電線116b至少部分橫向設置在第一環形DTI結構108a的第二周邊302以及第二環形DTI結構108b的第一周邊304之間。

在一些實施例中，第二導電線116b的周邊為橫向設置在第一環形DTI結構108a的第一周邊132以及第二環形DTI結構108b的第二周邊306之間。在其他實施例中，第二導電線116b的周邊為橫向設置在第一環形DTI結構108a的第 二周邊302以及第二環形DTI結構108b的第一周邊304之間。在一些實施例中，第二導電線116b的周邊具有類似方形的形狀。在其他實施例中，第二導電線116b的尺寸以及形狀與第一導電線116a的尺寸以及形狀實質上相同(例如實質上相同的尺寸以及形狀包含了緣於製造製程的小變異)。在其他實施例中，第二導電線116b可被稱為第二導電島狀物(例如由於第二導電線的島狀形狀)。可理解的是，第二導電線116b為第二導電層120b的導電線的集合之一，設置在第二下導電內連結構126中。還將理解的是，第二導電層120b的導電線集合的導電線中的每一者可具有與第二導電線116b實質上相似的特徵(例如結構特徵)。

還在圖3C的剖面圖300c中示出，第二下導電內連結構126包含設置在ILD結構110中的複數個第二假性結構310。第二導電層120b包含複數個第二假性結構310。複數個第二假性結構310沿著第二橫向平面設置。在一些實施例中，例如，複數個第二假性結構310可為或包含銅(Cu)、鋁(Al)、鎢(W)、金(Au)、銀(Ag)、鉑(Pt)、一些其他導電材料，或前述的組合。在其他實施例中，複數個第二假性結構310具有與第二導電線116b相同的化學成分。複數個第二假性結構310組構為在ILD結構110的形成期間減少淺碟凹陷。

複數個第二假性結構310為橫向設置在第一環形DTI結構108a的第一周邊132以及第二周邊302內。在一些實施例中，複數個第二假性結構310為橫向設置在第二環形DTI結構108b的第一周邊304以及第二周邊306內。複數個第二假性結構310為設置在第二陣列中，其包含複數個第二列以及複數個第二行。第二陣列覆蓋第一陣列。舉例而言，複數個第二列分別覆蓋複數個第一列；複數個第二行分別覆蓋複數個第一行；而複數個第二假性結構310分別覆蓋複數個第一假性結構308。

如圖3D的剖面圖300d所示，第一導電板121a包含外環形部分312以及複數個導電板條314。外環形部分312以閉環路徑而橫向延伸穿過ILD結構 110。外環形部分312橫向圍繞複數個導電板條314。在一些實施例中，外環形部分312有倒角的外角。外環形部分312具有寬度214。外環形部分312也有寬度316。寬度316可與寬度214實質上相同。在其他實施例中，寬度316可與寬度214不同(例如大於或小於寬度214)。第一導電板121a具有長度317(例如總長度)。在一些實施例中，長度317在約30μm以及約100μm之間。

複數個導電板條314橫向延伸穿過ILD結構110為第一橫向方向。複數個導電板條314在第一橫向方向於第一導電板121a的外環形部分312的相對區之間橫向延伸。複數個導電板條314在複數個第一行的相鄰行之間沿著第一橫向方向為橫向延伸。在一些實施例中，複數個導電板條314也在複數個第二行的相鄰行之間的第一橫向方向為橫向延伸。

在一些實施例中，複數個導電板條314的最外導電板條與外環形部分312橫向隔開一個第三距離318。複數個導電板條314的最外導電板條之間橫向設置的導電板條橫向隔開一個第四距離320。在一些實施例中，第四距離320不同於(例如小於)第三距離318。在其他實施例中，第四距離320可實質上與第三距離318相同。

在圖3D的剖面圖300d中還示出，第一導電線116a至少部分橫向設置在第一導電板121a的外周邊內。因此，在一些實施例中，第一BTSV 130a至少部分橫向設置在第一導電板121a的外周邊內。在一些實施例中，第一導電線116a的周邊為橫向設置在第一導電板121a的外周邊內。因此，在一些實施例中，第一BTSV 130a的周邊可橫向設置在第一導電板121a的外周邊內。在其他實施例中，如圖3D的剖面圖300d所示，第一導電線116a的周邊可橫向設置在外環形部分312內。因此，在其他實施例中，第一BTSV 130a的周邊可橫向設置在外環形部分312內。

如圖3E的剖面圖300e所示，第二導電板121b包含外環形部分322以及複數個導電板條324。外環形部分322以閉環路徑橫向延伸穿過ILD結構110。外環形部分322橫向圍繞複數個導電板條324。在一些實施例中，外環形部分322具有倒角的外角。第二導電板121b的外環形部分322具有與第一導電板121a的外環形部分312實質上相似的佔據面積(例如佈局)。因此，第二導電板121b的外周邊與第一導電板121a的外周邊的尺寸以及形狀實質上相同。在這樣的實施例中，外環形部分322可具有寬度214以及寬度316。

複數個導電板條324橫向延伸穿過ILD結構110為垂直於第一橫向方向的第二橫向方向。複數個導電板條324在第二橫向方向於第二導電板121b的外環形部分322的相對區之間橫向延伸。複數個導電板條324在第二橫向方向於複數個第一列的相鄰列之間為橫向延伸。在一些實施例中，複數個導電板條324也在複數個第二列的相鄰列之間的第二橫向方向為橫向延伸。在一些實施例中，複數個導電板條324的最外導電板條與外環形部分322的橫向隔開一個第三距離318。複數個導電板條324的最外導電板條之間橫向設置的導電板條可藉由一個第四距離320橫向隔開。

在圖3E的剖面圖300e中還示出，第二導電線116b至少部分橫向設置在第二導電板121b的外周邊內。因此，在一些實施例中，第一BTSV 130a及/或第一導電線116a至少部分橫向設置在第二導電板121b的外周邊內。在一些實施例中，第二導電線116b的周邊為橫向設置在第二導電板121b的外周邊內。因此，在一些實施例中，第一BTSV 130a的周邊及/或第一導電線116a的周邊可橫向設置在第二導電板121b的外周邊內。在其他實施例中，如圖3E的剖面圖300e所示，第二導電線116b的周邊可橫向設置在外環形部分322內。因此，在其他實施例中，第一BTSV 130a的周邊及/或第一導電線116a的周邊可橫向設置在外環形部分322內。

在一些實施例中，第二導電板121b比複數個導電板121的任何其他導電板更靠近第一導電板121a而設置。換句話說，第二導電板121b在垂直隔開上比複數個導電板121的任何其他導電板更接近第一導電板121a。可理解的是，複數個導電板121中的導電板的每一者可具有與第一導電板121a及/或第二導電板121b實質上相似的特徵(例如結構特徵)。雖然圖3D及圖3E僅說明第一導電板121a的佈局(例如佔據面積)以及第二導電板121b的佈局，但可理解的是，複數個導電板121的其他導電板可具有與第一導電板121a實質上相似的佈局及/或與第二導電板121b實質上相似的佈局。在一些實施例中，複數個導電板121的導電板的佈局在第一導電板121a的佈局以及第二導電板121b的佈局之間來回交替。例如，第一導電板121a、第三導電板121c、第五導電板121e等可各自具有相同的佈局(例如圖3D中說明的佈局)；而第二導電板121b、第四導電板121d、第六導電板等可各自具有相同的佈局(例如圖3E中說明的佈局)。還可理解的是，在一些實施例中，第一導電板121a可具有圖3E中說明的佈局，而第二導電板121b可具有圖3D中說明的佈局。

如圖3F的剖面圖300f所示，複數個BTSVs 130為設置在複數個STI結構106內。例如，一些複數個BTSVs 130(例如在第一導電板121a下面)為設置在第一STI結構106a中。複數個BTSVs 130的周邊為設置在複數個STI結構106內。例如，第一BTSV 130a為設置在第一STI結構106a內。在一些實施例中，複數個BTSVs 130的周邊為橫向設置在複數個BTSVs 130的第一及第二周邊之間。例如，第一BTSV 30a的周邊為橫向設置在第一STI結構106a的第一周邊326(例如外周邊)以及第一STI結構106a的第二周邊328(例如內周邊)之間。

在圖3F的剖面圖300f中還顯示，第一環形DTI結構108a為設置在第一STI結構106a中。在一些實施例中，第一環形DTI結構108a橫向設置在第一STI結構106a的第一周邊326及第二周邊328之間。在一些實施例中，第二環形DTI 結構108b也為設置在第一STI結構106a中。在一些實施例中，第二環形DTI結構108b橫向設置在第一STI結構106a的第一周邊326以及第二周邊328之間。由於第一環形DTI結構108a以及第二環形DTI結構108b可橫向設置在第一STI結構106a的第一周邊326以及第二周邊328之間，可理解的是，橫向設置在第一環形DTI結構108a以及第二環形DTI結構108b之間的IC的其他結構(例如圖3D、3E所示第一導電線116a、第二導電線116b等)也可橫向設置在第一STI結構106a的第一周邊326以及第二周邊328之間。

圖4A至圖4C說明圖2的IC的一些實施例的各種佈局視圖400a-400c。更具體地說，圖4A說明圖2的IC的一個實施例的佈局視圖400a。圖4B說明圖2的IC的實施例的佈局視圖400b。圖4C說明圖2的IC的實施例的佈局視圖400c。可理解的是，圖4A至圖4C的各種佈局視圖400a-400c說明彼此不在一個平面內(例如彼此垂直隔開)的特徵。舉例而言，圖4A說明基板104、複數個DTI結構108、複數個BTSV 130以及(測試區103的)第一導電層120a的導電線，以更清楚地說明此類特徵之間的關係。

如圖4A的佈局視圖400a所示，第一導電層120a(詳見圖2)包含測試結構指示器401(例如測試墊指示器)。測試結構指示器401指示哪個測試結構(例如哪些複數個導電板121)為設置在一個給定的區域。例如，圖4A的佈局視圖400a中說明的測試結構指示器401為數位「03」的形狀。因此，測試結構指示器401表示複數個導電板121為IC的「03」測試結構。在一些實施例中，測試結構指示器401橫向設置在第一環形DTI結構108a的第一周邊132以及第二環形DTI結構108b的第二周邊306之間。在其他實施例中，測試結構指示器401為橫向設置在第一環形DTI結構108a的第二周邊302以及第二環形DTI結構108b的第一周邊304之間。

如圖4B的佈局視圖400b所示，第一導電板121a包含測試結構指示器402。測試結構指示器402覆蓋測試結構指示器401。測試結構指示器402具有與測試結構指示器401實質上相似的佈局。測試結構指示器402表示設置在特定區域的測試結構。

圖4B的佈局視圖400b還說明複數個導電通孔118的第一組導電通孔404。第一組導電通孔404設置在第一導電板121a之上並與之電性耦接。因此，可理解的是，與圖4A的佈局視圖400a一樣，圖4B的佈局視圖400b說明彼此不在一個平面內(例如彼此垂直隔開)的結構，以更好地說明這些結構之間的關係。第一組導電通孔404中的一些導電通孔可覆蓋第一導電板121a的外環形部分312。第一組導電通孔404的其他一些導電通孔可覆蓋第一導電板121a的複數個導電板條314。第一組導電通孔404從第一導電板121a垂直延伸到第二導電板121b，從而將第一導電板121a電性耦接到第二導電板121b。

如圖4C的佈局視圖400c所示，第二導電板121b包含測試結構指示器406。測試結構指示器406覆蓋測試結構指示器401以及測試結構指示器402。測試結構指示器406具有與測試結構指示器401以及測試結構指示器402實質上相似的佈局。測試結構指示器406表示設置在特定區域的測試結構。可理解的是，複數個導電板121中的每一者可包含具有與測試結構指示器401及/或測試結構指示器402實質上相似的佈局的測試指示器。

圖4C的佈局視圖400c還說明複數個導電通孔118的第二組導電通孔408。第二組導電通孔408設置在第二導電板121b之上並與之電性耦接。因此，可理解的是，像圖4A的佈局視圖400a以及圖4B的佈局視圖400b一樣，圖4C的佈局視圖400c說明彼此不在一個平面內(例如彼此垂直隔開)的結構，以更好地說明這些結構之間的關係。第二組導電通孔408中的一些導電通孔可覆蓋第二導電板121b的外環形部分322。第二組導電通孔408的其他一些導電通孔可覆蓋第 二導電板121b的複數個導電板條324。在一些實施例中，第二組導電通孔408的導電通孔分別覆蓋第一組導電通孔404的導電通孔。第二組導電通孔408從第二導電板121b垂直延伸到第三導電板121c，從而將第二導電板121b電性耦接到第三導電板121c。可理解的是，具有與第一組導電通孔404實質上相似的佈局的導電通孔組在複數個導電板121的相鄰板之間垂直延伸以將複數個導電板121電性耦接在一起。

圖5A至圖5C說明圖2的IC的一些實施例的各種剖面圖500a-500c。更具體地說，圖5A說明圖2的IC的一個實施例的剖面圖500a。圖5B說明沿著圖5A的H-H線擷取的圖5A的IC的剖面圖500b。圖5A的剖面圖500a沿著圖5B的I-I線擷取。圖5C說明沿著圖5B的J-J線擷取的圖5B的IC的剖面圖500c。

如圖5A至圖5C的各剖面圖500a-500c所示，第二下導電內連結構126包含複數個基板連接結構502。該複數個基板連接結構502包含第一基板連接結構502a。第一基板連接結構502a包含複數個導電線116的第三導電線116c。第二下導電內連結構126包含第三導電線116c。第一導電層120a包含第三導電線116c。第三導電線116c沿著第一橫向平面而設置。

第一基板連接結構502a還包含複數個導電接點114中的第一導電接點114a。第二下導電內連結構126包含第一導電接點114a。第一導電接點114a從第三導電線116c垂直延伸到基板104。第一導電接點114a從第三導電線116c垂直延伸到設置在第一環形DTI結構108a的第二周邊302內的基板104的一部分。在其他實施例中，第一導電接點114a從第三導電線116c垂直延伸到橫向設置在第一環形DTI結構108a以及第二環形DTI結構108b之間的基板104的部分。第一導電接點114a將第三導電線116c電性耦接到設置在第一環形DTI結構108a的第二周邊302內的基板104的部分。在一些實施例中，第一導電接點114a將第三導電線116c 電性耦接到橫向設置在第一環形DTI結構108a以及第二環形DTI結構108b之間的基板104的部分。

在一些實施例中，第三導電線116c與電壓(例如0V)為電性耦接。在其他實施例中，第三導電線116c可為浮動的。在這樣的實施例中，複數個基板連接結構502可藉由限制基板104以及複數個BTSV 130之間的非預期的電壓降來改善IC的性能。

第三導電線116c以及第一導電接點114a至少部分橫向設置在第一環形DTI結構108a的第一周邊132內。在一些實施例中，第三導電線116c以及第一導電接點114a至少部分橫向設置在第一環形DTI結構108a的第一周邊132以及第二環形DTI結構108b的第二周邊306之間。在其他實施例中，第三導電線116c以及第一導電接點114a至少部分橫向設置在第一環形DTI結構108a的第二周邊302以及第二環形DTI結構108b的第一周邊304之間。

在一些實施例中，第三導電線116c的周邊及/或第一導電接點114a的周邊橫向設置在第一環形DTI結構108a的第一周邊132以及第二環形DTI結構108b的第二周邊306之間。在其他實施例中，第三導電線116c的周邊及/或第一導電接點114a的周邊為橫向設置在第一環形DTI結構108a的第二周邊302以及第二環形DTI結構108b的第一周邊304之間。第一導電接點114a橫向設置在第一STI結構106a的開口504內。第一STI結構106a的開口504藉由第一STI結構106a的相應部分而被橫向圍繞。可理解的是，複數個基板連接結構502中的每一者可具有與第一基板連接結構502a實質上相似的特徵(例如結構特徵)。應進一步理解的是，如圖5C的剖面圖500c中所示，在一些實施例中，基板連接結構502中的每一者的導電接點可橫向設置在第一STI結構106a的相應開口內。

圖6說明圖5A至圖5C的IC的一些其他實施例的剖面圖600。

如圖6的剖面圖600所示，設置在測試區103中的複數個BTSVs 130可電性耦接到第一導電線116a。在這樣的實施例中，複數個BTSVs 130為設置在第一導電線116a的周邊內。在複數個BTSV 130電性耦接到第一導電線116a的一些實施例中，第一導電線116a具有長度602(例如總長度)。長度602可在約30μm以及約50μm之間。在一些實施例中，第一導電線116a可有十字形的佈局。然而，其他的幾何形狀也為可接受的。雖然在圖6的剖面圖600中沒有顯示，但可理解的是，第一導電板121a仍然可包含測試結構指示器402。

圖7說明圖6的IC的一些其他實施例的剖面圖700。

如圖7的剖面圖700所示，在一些實施例中，IC可不包含複數個基板連接結構502。在這樣的實施例中，對於給定的區域，與包含複數個基板連接結構502的IC相比，複數個BTSVs 130的更多BTSVs可電性耦接到第一導電線116a(例如詳見圖6)。

圖8說明圖1的IC的一些實施例的佈局視圖800。

如圖8的佈局視圖800所示，IC包含設置在測試區103中的第一測試結構802以及第二測試結構804。第二測試結構804設置在第一測試結構802的一側。第一測試結構802從第二測試結構804橫向隔開。第一測試結構802以及第二測試結構804以預定的方式為電性耦接到IC的各種半導體裝置，且第一測試結構802以及第二測試結構804組構為使電路探針可通過複數個探針墊連接到IC(例如用於IC中的剛性以及用於繞線)，從而允許在IC上執行電子測試製程(例如自動晶圓探針測試)。

第一測試結構802包含複數個導電板121。第二測試結構804包含實質上相似的特徵(例如結構特徵)且具有與第一測試結構802實質上相似的佈局。第一測試結構802的測試指示器以及第二測試結構804的測試指示器為不同的(例如「02」及「03」)，以便在電子測試製程的期間可容易地識別具體測 試結構(例如通過電子顯微鏡)。雖然圖8的佈局視圖800說明兩個測試結構，但可理解的是，IC可包含設置在測試區103的任何數量的測試結構。

在圖8的佈局視圖800中還顯示，半導體裝置105為設置在裝置區102中的複數個半導體裝置中的一者。在一些實施例中，半導體裝置105包含基體接觸區805(例如環形基體接觸區)、汲極區806(例如環形汲極區)、閘極堆疊808(例如環形閘極堆疊)以及源極區810。在其他實施例中，半導體裝置105的外周邊為藉由基體接觸區805的外周邊所界定。在其他實施例中，基體接觸區805以及汲極區806可被倒置(例如交換位置)，且半導體裝置105的外周邊為藉由汲極區806的外周邊所界定。

在一些實施例中，複數個半導體裝置的其他半導體裝置包含與半導體裝置105實質上相似的特徵(例如結構特徵)。雖然圖8的佈局視圖800說明包含兩個半導體裝置的複數個半導體裝置，但可理解的是，複數個半導體裝置可包含裝置區102中的任何數量的半導體裝置。

測試區103從半導體裝置105橫向隔開。測試區103設置在半導體裝置105的周邊之外。第一測試結構802從半導體裝置105橫向隔開。第一測試結構802為設置在半導體裝置105的周邊之外。在一些實施例中，半導體裝置105比裝置區102的複數個半導體裝置中的任何其他裝置更靠近第一測試結構802而設置。在其他實施例中，半導體裝置105比IC的任何其他半導體裝置更靠近第一測試結構802而設置。

圖9說明圖2的IC的一些其他實施例的剖面圖900。

如圖9的剖面圖900所示，第一電介質結構902為設置在基板104的第二側(例如背側)。例如，第一電介質結構902可為或包含高k電介質材料(例如電介質常數大於約3.9的電介質材料，如氧化鉿(HfO)、氧化鉭(TaO)、氧 化鉿矽(HfSiO)或類似物)，一些其他電介質材料，或前述的組合。第一電介質結構902可具有約500埃(Å)以及約700Å之間的厚度。

在一些實施例中，第二電介質結構904設置在第一電介質結構902為與基板104相對的一側。例如，第二電介質結構904可為或包含未摻雜的矽酸鹽玻璃(USG)、氧化物(例如SiO₂)、氮化物(例如SiN)、氮氧化物(例如SiON)、一些其他電介質材料或前述的組合。第二電介質結構904可具有約3000Å以及約5000Å之間的厚度。

電介質襯墊結構906至少部分加襯(lines)第一BTSV 130a的側壁。在一些實施例中，電介質襯墊結構906還加襯第二電介質結構904的表面。電介質襯墊結構906垂直延伸穿過第二電介質結構904、第一電介質結構902以及基板104而到第一STI結構106a。在一些實施例中，電介質襯墊結構906穿透第一STI結構106a，因此，電介質襯墊結構906部分垂直延伸穿過第一STI結構106a。

例如，電介質襯墊結構906可為或包含氧化物(例如SiO₂)、氮化物(例如SiN)、氮氧化物(例如SiON)、一些其他電介質材料，或前述的組合。電介質襯墊結構906可具有約1500Å以及約5500Å之間的厚度。在一些實施例中，電介質襯墊結構906為多層結構(例如雙層結構)。在這樣的實施例中，電介質襯墊結構906可包含加襯該第二電介質結構904、第一電介質結構902、基板104以及第一STI結構106a的氧化物層(例如SiO₂)；以及加襯該氧化物層的氮化物層(例如SiN)。在其他的此類實施例中，氧化物層可具有約500Å以及約1500Å之間的厚度；且氮化物層可具有約1000Å以及約3000Å之間的厚度。

在圖9的剖面圖900中還顯示，第一BTSV 130a的側壁可為呈弧狀的。例如，第一BTSV 130a的側壁可首先向外呈弧狀，接著向內呈弧狀，接著再次向外呈弧狀。在這樣的實施例中，如圖9的剖面圖900所示，第一BTSV 130a的輪廓具有沙漏狀的形狀(例如具有上部分大於下部分的沙漏形狀)。在一些 實施例中，第一BTSV 130a的表面(例如下表面)與電介質襯墊結構906的表面(例如下表面)實質上共面。

圖10說明圖1的IC的一些其他實施例的剖面圖1000。

如圖10的剖面圖1000所示，IC包含半導體裝置105以及半導體裝置1001。半導體裝置105以及半導體裝置1001為設置在IC的裝置區102中。在一些實施例中，半導體裝置105為高壓裝置(例如100V BCD裝置)。在其他實施例中，半導體裝置1001為低壓裝置(例如邏輯MOSFET)。可理解的是，IC可包含其他類型的半導體裝置(例如中壓裝置)。

在圖10的剖面圖1000中還顯示，鈍化結構1002為設置在基板104的第二側。例如，鈍化結構1002可為或包含未摻雜的矽酸鹽玻璃(USG)、氧化物(例如SiO₂)、氮化物(例如SiN)、氮氧化物(例如SiON)、一些其他電介質材料或前述的組合。雖然在圖10的剖面圖1000中沒有顯示，但可理解的是，第一電介質結構902、第二電介質結構904以及電介質襯墊結構906(詳見圖9)可各垂直設置在鈍化結構1002以及基板104的第二表面104b之間。

鈍化結構1002可具有約8000Å以及約12000Å之間的厚度。在一些實施例中，鈍化結構1002為多層結構(例如雙層結構)。在這樣的實施例中，鈍化結構1002可包含第一電介質層(例如SiN)以及第二電介質層(例如USG)。在這樣的實施例中，第一電介質層可將第二電介質層與基板104為垂直分開。在其他此類實施例中，第一電介質層可具有約1000Å以及約2000Å之間的厚度；以及第二電介質層可具有約7000Å以及約10000Å之間的厚度。

在鈍化結構1002中設置有複數個導電通孔1004。複數個導電通孔1004垂直延伸穿過鈍化結構1002。複數個導電通孔1004垂直延伸穿過鈍化結構1002，以接觸複數個BTSVs 130。複數個導電通孔1004分別電性耦接到複數個BTSVs 130。例如，複數個導電通孔1004中的第一導電通孔1004a電性耦接到第 一BTSV 130a。在一些實施例中，如圖10的剖面圖1000所示，第一BTSV 130a穿透第一導電線116a。

在一些實施例中，複數個導電通孔1004具有呈角度的側壁。在其他實施例中，複數個導電通孔1004具有實質上直(例如實質上垂直)的側壁。例如，複數個導電通孔1004可為或包含鋁基合金(例如，鋁-銅(AlCu))、銅(Cu)、鋁(Al)、鎢(W)、金(Au)、銀(Ag)、鉑(Pt)、一些其他金屬或前述的組合。

複數個輸入/輸出(I/O)結構1006(例如，接合墊、微凸塊、C4凸塊、接觸墊等)為設置在鈍化結構1002為與基板104相對的一側。在一些實施例中，如圖10的剖面圖1000中所示，複數個I/O結構1006可具有實質上平面的表面(例如實質上平面的下表面)以及從實質上平面的表面延伸向基板104的呈角度的表面。

複數個I/O結構1006分別電性耦接到複數個導電通孔1004。例如，第一I/O結構1006a電性耦接到第一導電通孔1004a。因此，複數個BTSVs 130以及複數個導電通孔1004將複數個I/O結構1006電性耦接到導電內連結構112。例如，第一導電通孔1004a以及第一BTSV 130a將第一I/O結構1006a電性耦接到第一導電線116a。例如，複數個I/O結構1006可為或包含鋁基合金(例如鋁-銅(AlCu))、銅(Cu)、鋁(Al)、鎢(W)、金(Au)、銀(Ag)、鉑(Pt)、一些其他金屬或前述的組合。

在一些實施例中，網格結構1008(例如金屬網格結構)設置在鈍化結構1002為與基板104相對的一側。網格結構1008設置在半導體裝置105的下方。網格結構1008可用於接地(grounding)目的及/或用於降低表面場(reduced surface field；RESURF)目的。例如，網格結構1008可為或包含鋁基合金(例如鋁-銅(AlCu))、銅(Cu)、鋁(Al)、鎢(W)、金(Au)、銀(Ag)、 鉑(Pt)、一些其他金屬，或前述的組合。在一些實施例中，網格結構1008為指形網格結構(finger-shaped grid structure)。

圖11說明圖10的IC的區域1010的一些其他實施例的剖面圖1100。

如圖11的剖面圖1100所示，鈍化結構1002可包含第一鈍化層1102、第二鈍化層1104、第三鈍化層1106、第四鈍化層1108以及第五鈍化層1110。例如，第一鈍化層1102、第二鈍化層1104、第三鈍化層1106、第四鈍化層1108及/或第五鈍化層1110可為或包含未摻雜的矽酸鹽玻璃(USG)、氧化物(例如SiO₂)、氮化物(例如SiN)、氮氧化物(例如SiON)、其他一些電介質材料，或前述材料的組合。在一些實施例中，第一鈍化層1102可具有與第五鈍化層1110相同的化學成分。在其他實施例中，第二鈍化層1104、第三鈍化層1106以及第四鈍化層1108可具有相同的化學成分。在一些實施例中，第一電介質結構902、第二電介質結構904以及電介質襯墊結構906垂直設置在鈍化結構1002以及基板104之間。

第一鈍化層1102垂直設置在第二鈍化層1104以及電介質襯墊結構906之間。第二鈍化層1104垂直設置在第一鈍化層1102以及第三鈍化層1106之間。第三鈍化層1106垂直設置在第四鈍化層1108以及第二鈍化層1104之間。第三鈍化層1106垂直設置在第五鈍化層1110以及第二鈍化層1104之間。第四鈍化層1108垂直設置在第三鈍化層1106以及第五鈍化層1110的至少一部分之間。在一些實施例中，第四鈍化層1108也被垂直設置在第一I/O結構1006a以及第五鈍化層1110的不同部分之間。在一些實施例中，第一I/O結構1006a垂直設置在第四鈍化層1108以及第二鈍化層1104之間。在一些實施例中，第一I/O結構1006a垂直設置在第五鈍化層1110以及第二鈍化層1104之間。

在一些實施例中，複數個I/O結構1006為設置在第三鈍化層1106中。在其他實施例中，複數個導電通孔1004可為設置在第一鈍化層1102以及第 二鈍化層1104中。在一些實施例中，複數個導電通孔1004中的一個或多個導電通孔將第一I/O結構1006a電性耦接到複數個BTSVs 130中的相應BTSVs組。在另外其他實施例中，第一I/O結構1006a可包含一或多個凹口1112。第四鈍化層1108可為設置在(例如填充)一或多個凹口1112中。一或多個凹口1112可與一或多個導電通孔為實質上對齊，這些通孔與第一I/O結構1006a電性耦接。雖然未在圖11中示出，但可理解的是，第一鈍化層1102、第二鈍化層1104、第三鈍化層1106、第四鈍化層1108、第五鈍化層1110及/或一或多個凹口1112也以實質上類似的方式設置在IC的裝置區102(未在圖11中示出)中。

圖12至圖21說明用於形成IC的方法的一系列剖面圖1200-2100，包含電性耦接到複數個導電層的第一導電層的導電線的BTSV。儘管圖12至圖21為參照該方法而描述，但可理解的是，圖12至圖21中所示的結構並不局限於該方法，而為可獨立於該方法而存在。為了便於說明，圖13至圖21只說明圖12中說明的工件1202的測試區103(例如工件1202的測試區103的放大視圖)。因此，雖然圖13至圖21的剖面圖1300-2100中說明的操作僅顯示發生在測試區103中，但可理解的是，此類操作也正在工件1202的其餘部分(例如裝置區102)中實施。亦可理解的是，圖13至圖21中說明的結構相對於圖12中說明的結構被翻轉(例如旋轉180度)，以更好地說明該方法的操作期間此類結構的典型定向。

如圖12的剖面圖1200所示，提供工件1202。該工件1202包含裝置區102以及測試區103。工件1202包含基板104。半導體裝置105設置在基板104上。在一些實施例中，半導體裝置1001為設置在基板104上。複數個STI結構106為設置在基板104中。複數個DTI結構108為設置在基板104中。ILD結構110為設置在基板104的第一側(例如前側)之上。導電內連結構112為設置在ILD結構110中。導電內連結構112包含複數個導電接點114、複數個導電線116、以及複數個導電通孔118。複數個導電線116為設置在複數個導電層120中。導電內連結構112 包含設置在裝置區102中的第一下導電內連結構122、設置在裝置區102中的第一上導電內連結構124、設置在測試區103中的第二下導電內連結構126、以及設置在測試區103中的第二上導電內連結構128。第二上導電內連結構128包含複數個導電板121。半導體裝置105、半導體裝置1001、複數個STI結構106、複數個DTI結構108、ILD結構110以及導電內連結構112可藉由已知的雙極-CMOS-DMOS(BCD)製程形成。

如圖13的剖面圖1300所示，減少基板104的厚度。在一些實施例中，減小基板104的厚度直到複數個DTI結構108從基板104的背側暴露出來(例如通過基板104的第二表面104b暴露)。在一些實施例中，厚度為減少到約5μm以及約10μm之間。

在一些實施例中，減少基板104的厚度包含將載體基板1302接合到工件1202的上表面1202a。在一些實施例中，工件1202的上表面為藉由ILD結構110的上表面以及最上方的導電層120h的導電線的上表面界定。在一些實施例中，如圖13的剖面圖1300所示，定向工件1202以及載體基板1302(例如旋轉180度)，以便基板104的第二表面104b為面朝上。之後，在基板104上執行薄化製程(例如到基板104的第二表面104b)，以移除基板104的一部分。例如，該薄化製程可為或包含化學機械拋光(CMP)製程、機械研磨製程、蝕刻製程、一些其他的減薄製程，或前述的組合。隨後，移除該載體基板1302。

如圖14的剖面圖1400所示，第一電介質結構902形成在基板104為與ILD結構110相對的一側。在一些實施例中，第一電介質結構902形成在基板104的第二表面104b上。在一些實施例中，第一電介質結構902形成在複數個DTI結構108上。例如，第一電介質結構902可藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋塗製程、一些其他沉積製程或前述製程的組合而形成。

在圖14的剖面圖1400中還顯示，第二電介質結構904形成在第一電介質結構902為與基板104相對的一側。在一些實施例中，第二電介質結構904形成在第一電介質結構902上。例如，第二電介質結構904可藉由CVD、PVD、ALD、旋塗製程、一些其他沉積製程或前述製程的組合而形成。

如圖15的剖面圖1500所示，在基板104中形成複數個初始溝槽1502。複數個初始溝槽1502穿透第二電介質結構904、第一電介質結構902、基板104以及複數個STI結構106。例如，複數個初始溝槽1502中的第一初始溝槽1502a穿透第二電介質結構904、第一電介質結構902、基板104以及複數個STI結構106。第一初始溝槽1502a形成在第一環形DTI結構108a內(例如在第一周邊132內)。在一些實施例中，第一初始溝槽1502a橫向形成於第一環形DTI結構108a以及第二環形DTI結構108b之間。

第一初始溝槽1502a垂直延伸穿過第二電介質結構904、第一電介質結構902以及基板104到第一STI結構106a。在一些實施例中，第一初始溝槽1502a部分垂直延伸穿過第一STI結構106a。如圖15的剖面圖1500所示，第一初始溝槽1502a的表面(例如在圖15所示的定向中的下表面)可藉由第一STI結構106a的表面所界定。在一些實施例中，第一初始溝槽1502a具有實質上直的側壁(例如實質上垂直)。在其他實施例中，第一初始溝槽1502a的側壁可為呈角度的。可理解的是，複數個初始溝槽1502中的每一者可具有與第一初始溝槽1502a實質上相似的特徵(例如結構特徵)。

在一些實施例中，用於形成複數個初始溝槽1502的製程包含在第二電介質結構904上形成經圖案化遮蔽層1504(例如正/負光刻膠、硬遮罩等)。經圖案化遮蔽層1504可藉由在第二電介質結構904上形成遮蔽層材料(例如通過旋塗製程)、將遮蔽層材料暴露於圖案(例如通過光刻製程，例如光刻、極紫外光刻或類似製程)、以及顯影該遮蔽層材料以形成經圖案化遮蔽層1504而形 成。之後，在經圖案化遮蔽層1504到位的情況下，在第二電介質結構904、第一電介質結構902、基板104以及複數個STI結構106上執行第一蝕刻製程，從而根據經圖案化遮蔽層1504而形成複數個初始溝槽1502。第一蝕刻製程移除第二電介質結構904、第一電介質結構902、基板104以及複數個STI結構106的未遮蔽部分，從而形成複數個初始溝槽1502。在一些實施例中，第一蝕刻製程在複數個STI結構106上停止。在其他實施例中，例如，第一蝕刻製程可為濕式蝕刻製程、乾式蝕刻製程、反應性離子蝕刻(RIE)製程、一些其他的蝕刻製程，或前述的組合。經圖案化遮蔽層1504隨後被剝離(例如通過電漿灰化製程)。

如圖16的剖面圖1600所示，形成加襯該複數個初始溝槽1502的電介質襯墊結構906。電介質襯墊結構906加襯複數個初始溝槽1502的表面(例如側壁以及下表面，參照圖16中說明的定向為下)。例如，電介質襯墊結構906加襯第一初始溝槽1502a的側壁以及第一STI結構106a的表面，這界定了第一初始溝槽1502a的表面。電介質襯墊結構906還加襯第二電介質結構904的上表面(「上表面」為圖16中說明的定向)。

例如，電介質襯墊結構906可藉由CVD、PVD、ALD、一些其他沉積製程或前述的組合形成。在一些實施例中，用於形成電介質襯墊結構906的製程包含形成加襯該第二電介質結構904、第一電介質結構902、基板104以及複數個STI結構106的氧化物層(例如SiO₂)(未示出)；然後形成加襯該氧化物層的氮化物層(例如SiN)(未示出)。在這樣的實施例中，氧化物層以及氮化物層界定電介質襯墊結構906。在其他此類實施例中，氧化物層可形成為具有約500Å以及約1500Å之間的厚度；而氮化物層可形成為具有約1000Å以及約3000Å之間的厚度。

如圖17的剖面圖1700所示，延伸複數個初始溝槽1502，從而形成複數個BTSV溝槽1702。複數個BTSV溝槽1702穿透第二電介質結構904、第一電 介質結構902、基板104、複數個STI結構106以及ILD結構110。複數個BTSV溝槽1702暴露第一導電層120a的相應導電線。在一些實施例中，複數個BTSV溝槽1702還穿透第一導電層120a的相應導電線。例如，第一BTSV溝槽1702a暴露第一導電線116a。如圖17的剖面圖1700所示，第一BTSV溝槽1702a穿透第二電介質結構904、第一電介質結構902、基板104、第一STI結構106a、ILD結構110以及第一導電線116a。

第一BTSV溝槽1702a延伸穿過(例如垂直延伸穿過)第二電介質結構904、第一電介質結構902、基板104、第一STI結構106a以及ILD結構110到第一導電線116a。在一些實施例中，第一BTSV溝槽1702a部分延伸穿過(例如部分垂直延伸穿過)第一導電線116a。第一BTSV溝槽1702a的表面(例如在圖17所示定向的下表面)可藉由第一導電線116a的表面(例如在圖17所示定向的上表面)界定，如圖17的剖面圖1700所示。在一些實施例中，第一BTSV溝槽1702a的輪廓具有沙漏狀的形狀。可理解的是，複數個BTSV溝槽1702中的每一者都可具有與第一BTSV溝槽1702a實質上相似的特徵(例如結構特徵)。

在一些實施例中，延伸複數個初始溝槽1502以形成複數個BTSV溝槽1702的製程包含在圖16中所示的結構上執行第二蝕刻製程以穿透第二電介質結構904、複數個STI結構106以及ILD結構110。在一些實施例中，第二蝕刻製程也穿透第一導電層120a的相應導電線。第二蝕刻製程為在第一蝕刻製程之後執行。第二蝕刻製程為一個高度非等向性的蝕刻製程(例如高度垂直蝕刻)，其移除電介質襯墊結構906的水平部分比電介質襯墊結構906的垂直部分還多。例如，如圖17的剖面圖1700所示，第二蝕刻製程移除了設置在複數個STI結構106上的水平部分。第二蝕刻製程還減少了設置在第二電介質結構904的上表面(「之上」以及「上表面」為指圖17中說明的定向)上的電介質襯墊結構906的部分的厚度。第二蝕刻製程進一步移除複數個STI結構106的部分、ILD結構110的部分 以及第一導電層120a的導電線的部分，這些導電線位於複數個初始溝槽1502的下方(參照圖17所示定向為「下方」)，從而形成複數個BTSV溝槽1702。在一些實施例中，例如，第二蝕刻製程可為濕式蝕刻製程、乾式蝕刻製程、RIE製程、一些其他蝕刻製程，或前述的組合。

如圖18的剖面圖1800所示，複數個BTSV 130分別形成在複數個BTSV溝槽1702(詳見圖17)中。複數個BTSVs 130形成為電性耦接到第一導電層120a的相應導電線。例如，第一BTSV 130a形成在第一BTSV溝槽1702a中。第一BTSV 130a形成為電性耦接到第一導電線116a。

在一些實施例中，用於形成複數個BTSV 130的製程包含用金屬材料(未示出)(例如銅(Cu)、氮化鉭(TaN)、鋁(Al)、金(Au)、銀(Ag)、鉑(Pt)或類似物)填充複數個BTSV溝槽1702。在一些實施例中，填充複數個BTSV溝槽1702包含將金屬材料沉積在複數個BTSV溝槽1702中以及在(「之上」為指圖18中說明的定向)電介質襯墊結構906之上。在一些實施例中，例如，金屬材料可藉由CVD、PVD、ALD、濺射、電化學電鍍、無電電鍍、一些其他的沉積製程或前述的組合來沉積。之後，移除金屬材料的上部分(「上部分」為指圖18所示的定向)，從而在複數個BTSV溝槽1702中留下金屬材料的剩餘部分做為複數個BTSV 130。例如，金屬材料的上部分可藉由CMP製程、蝕刻製程、一些其他合適的、或前述的組合來移除。在一些實施例中，在金屬材料以及電介質襯墊結構906上執行平面化製程(例如CMP)，以平面化該複數個BTSVs 130的表面(例如相對於圖18中說明的定向的上表面)，並平面化電介質襯墊結構906的表面(例如相對於圖18中說明的定向的上表面)。

在一些實施例中，用於形成複數個BTSV 130的製程包含烘烤(例如加熱一段時間)圖17中所示的結構。之後，形成襯墊層(未顯示)以加襯複數個BTSV溝槽1702。在一些實施例中，例如，襯墊層可為氮化鉭(TaN)、一 些其他合適的襯墊材料、或前述材料的組合。在其他的實施例中，省略襯墊層。然後可在複數個BTSV溝槽1702中形成晶種層(例如銅晶種層)。之後，執行電鍍製程(例如銅電鍍製程)以在複數個BTSV溝槽1702中沉積金屬材料。

如圖19的剖面圖1900所示，鈍化結構1002形成在(與基板104相對的)電介質襯墊結構906以及複數個BTSV 130的一側。在一些實施例中，鈍化結構1002形成在電介質襯墊結構906以及複數個BTSVs 130上。例如，鈍化結構1002可藉由CVD、PVD、ALD、旋塗製程、其他一些沉積製程或前述的組合來形成。在一些實施例中，形成鈍化結構1002包含在電介質襯墊結構906以及複數個BTSV 130上沉積第一電介質層(例如SiN)，然後在第一電介質層上沉積第二電介質層(例如USG)。

如圖20的剖面圖2000所示，在鈍化結構1002中形成複數個導電通孔1004。複數個導電通孔1004形成為電性耦接到複數個BTSVs 130。例如，複數個導電通孔1004中的第一導電通孔1004a形成在鈍化結構1002中且電性耦接到第一BTSV 130a。

在一些實施例中，用於形成複數個導電通孔1004的製程包含在鈍化結構1002上形成經圖案化遮蔽層(例如正/負光刻膠、硬遮罩等)。之後，在經圖案化遮蔽層到位的情況下，在鈍化結構1002上執行蝕刻製程(例如濕式蝕刻製程、乾式蝕刻製程、RIE製程或類似製程)，從而根據經圖案化遮蔽層在鈍化結構1002上形成複數個開口(未顯示)。隨後，將經圖案化遮蔽層剝離(例如通過電漿灰化製程)。

然後將金屬材料沉積在鈍化結構1002上以及開口中。例如，金屬材料可為或包含鋁基合金(例如，鋁-銅(AlCu))、銅(Cu)、鋁(Al)、鎢(W)、金(Au)、銀(Ag)、鉑(Pt)、一些其他金屬或前述的組合。例如，金屬材料可藉由CVD、PVD、ALD、濺射、電化學電鍍、無電電鍍、其他一些 沉積製程，或前述的組合來沉積。之後，在金屬材料上執行平面化製程(例如CMP)以移除金屬材料的一部分，從而在複數個開口中留下金屬材料的剩餘部分做為複數個導電通孔1004。

如圖21的剖面圖2100所示，複數個I/O結構1006形成在鈍化結構1002以及複數個導電通孔1004的一側(與基板104相對)。複數個I/O結構1006形成電性耦接到複數個導電通孔1004。例如，第一I/O結構1006a形成在鈍化結構1002以及第一導電通孔1004a之上。第一I/O結構1006a形成為電性耦接到第一導電通孔1004a。

在一些實施例中，用於形成複數個I/O結構1006的製程包含將金屬材料沉積在鈍化結構1002上。例如，金屬材料可為或包含鋁基合金(例如，鋁-銅(AlCu))、銅(Cu)、鋁(Al)、鎢(W)、金(Au)、銀(Ag)、鉑(Pt)、一些其他金屬，或前述的組合。例如，金屬材料可藉由CVD、PVD、ALD、濺射、電化學電鍍、無電電鍍、其他一些沉積製程，或前述的組合來沉積。之後，在金屬材料上形成經圖案化遮蔽層(例如正/負光刻膠、遮罩等)。之後，在經圖案化遮蔽層到位的情況下，在金屬材料上執行蝕刻製程(例如濕式蝕刻製程、乾式蝕刻製程、RIE製程或類似製程)，從而根據遮蔽層形成複數個I/O結構1006。隨後，經圖案化遮蔽層被剝離(例如通過電漿灰化製程)。可理解的是，複數個I/O結構1006可藉由其他合適的製程(例如鑲嵌製程)形成。可理解的是，網格結構1008(詳見圖10)可以與複數個I/O結構1006實質上相似的方式而形成。

圖22說明用於形成IC的方法的一些實施例的流程圖2200，包含電性耦接到複數個導電層的第一導電層的導電線的BTSV。雖然圖22的流程圖2200在此被說明以及描述為一系列操作或事件，但可理解的是，所說明的這種操作或事件的順序不應解釋為限制性意義。例如，一些操作可能以不同的順序發生及/或與其他操作或事件同時發生，而不是本文所說明及/或描述的情況。此外， 並非所有說明的操作可能需要實現本文描述的一或多個方面或實施例，且本文描述的一或多個操作可在一或多個單獨的操作及/或階段中進行。

在操作2202，接收工件。該工件包含基板中的深溝槽隔離(DTI)結構以及基板上的第一側的層間電介質(ILD)結構。導電特徵為設置在ILD結構中，且橫向位於DTI結構的周邊。圖12說明對應於操作2202的一些實施例的剖面圖1200。

在操作2204，減少基板的厚度。圖13說明對應於操作2204的一些實施例的剖面圖1300。

在操作2206，在與基板的第一側相對的基板的第二側上形成第一電介質結構。圖14說明對應於操作2206的一些實施例的剖面圖1400。

在操作2208，形成穿透第一電介質結構以及基板的初始溝槽，其中初始溝槽在DTI結構的周邊內橫向形成。圖15說明對應於操作2208的一些實施例的剖面圖1500。

在操作2210，沿著初始溝槽的表面形成第二電介質結構。圖16說明對應於操作2210的一些實施例的剖面圖1600。

在操作2212，延長初始溝槽，從而形成暴露導電特徵的背側貫穿基板通孔(BTSV)溝槽。圖17說明對應於操作2212的一些實施例的剖面圖1700。

在操作2214，在BTSV溝槽中形成BTSV並形成電性耦接到導電特徵。圖18說明對應於操作2214的一些實施例的剖面圖1800。

在操作2216，在第二電介質結構以及BTSV上形成鈍化結構。圖19說明對應於操作2216的一些實施例的剖面圖1900。

在操作2218，在鈍化結構上形成輸入/輸出(I/O)結構並形成電性耦接到BTSV。圖20至圖21說明對應於操作2218的一些實施例的一系列剖面圖2000-2100。

在一些實施例中，本揭露提供一種積體晶片(IC)。該IC包含設置在半導體基板中的第一環形深溝槽隔離結構(DTI)。設置在該半導體基板之上的電介質結構。設置在該電介質結構中的導電內連結構。該導電內連結構包含下導電內連結構。該導電內連結構包含上導電內連結構，其設置在該下導電內連結構之上並與之電性耦接。該上導電內連結構包含複數個導電板。該複數個導電板為垂直堆疊且電性耦接在一起。設置在該半導體基板以及該電介質結構中的背側貫穿基板通孔(BTSV)，其中該BTSV從該下導電內連結構的一第一導電特徵延伸穿過該電介質結構以及該半導體基板，其中該下導電內連結構的該第一導電特徵為至少部分橫向設置在該第一環形DTI結構的一周邊內，以及其中該BTSV設置在該第一環形DTI結構的該周邊內。

在一些實施例中，該下導電內連結構的該第一導電特徵的一最下表面從該半導體基板為垂直隔開。

在一些實施例中，該複數個導電板中的至少一者包含一測試墊指示器結構。

在一些實施例中，複數個導電板分別具有外周邊；且外周邊的各者具有實質上相似的尺寸以及形狀。

在一些實施例中，複數個導電板中的各者包含複數個板條；複數個導電板中的第一導電板的複數個板條在第一方向橫向延伸；複數個導電板中的第二導電板的複數個板條在垂直於第一方向的第二方向橫向延伸；且第二導電板比複數個導電板中的任何其它導電板更靠近第一導電板而設置。

在一些實施例中，下導電內連結構包含設置在第一環形DTI結構的周邊內的複數個假性結構；且複數個假性結構為設置在包含複數個列以及複數個行的陣列內。

在一些實施例中，複數個導電板的第一導電板包含在第一方向橫向延伸的複數個第一導電板條；且複數個第一導電板條在複數個列的相鄰列之間於第一方向為橫向延伸。

在一些實施例中，複數個導電板中的第二導電板包含複數個第二導電板條，其在垂直於第一方向的第二方向橫向延伸；且複數個第二導電板條在複數個行的相鄰行之間的第二方向為橫向延伸。

在一些實施例中，第二環形DTI結構為設置在半導體基板中，其中第二環形DTI結構為設置在第一環形DTI結構的周邊內，且其中BTSV為橫向設置在第一環形DTI結構的周邊以及第二環形DTI結構的周邊之間。

在一些實施例中，淺溝槽隔離(STI)結構為設置在半導體基板中，其中第一環形DTI結構以及第二環形DTI結構都穿透STI結構，且其中BTSV垂直延伸穿過STI結構。

在一些實施例中，下導電內連結構包含不同於第一導電特徵的第二導電特徵；第一導電特徵以及第二導電特徵都沿著與半導體基板的上表面平行而橫向延伸的平面設置；下導電內連結構的第三導電特徵從半導體基板垂直延伸到第二導電特徵；第三導電特徵設置在第一環形DTI結構的周邊內；以及第三導電特徵將第二導電特徵電性耦接到橫向被第一環形DTI結構圍繞的半導體基板的區。

在一些實施例中，第二環形DTI結構為設置在半導體基板中，其中第二環形DTI結構為設置在第一環形DTI結構的周邊內，其中BTSV為橫向設置在第一環形DTI結構的周邊以及第二環形DTI結構的周邊之間，其中第三導電特徵橫向設置在第一環形DTI結構的周邊以及第二環形DTI結構的周邊之間，且其中半導體基板的區亦橫向設置在第一環形DTI結構的周邊以及第二環形DTI結構的周邊之間。

在一些實施例中，輸入/輸出(I/O)結構為設置在半導體基板的第一側上，其中導電內連結構為設置在半導體基板為與半導體基板的第一側相對的第二側上，且其中BTSV將I/O結構電性耦接到下導電內連結構的第一導電特徵。

在一些實施例中，本揭露提供一種積體晶片(IC)。該IC包含設置在半導體基板的一側的電介質結構。導電內連結構為設置在電介質結構中。導電內連結構為設置在IC的裝置區以及IC的測試區中。半導體裝置為設置在半導體基板上以及IC的裝置區中。IC的測試區為設置在半導體裝置的周邊之外。導電內連結構包含第一下導電內連結構以及第一上導電內連結構，兩者都設置在IC的測試區中。第一上導電內連結構設置在第一下導電內連結構之上並與之電性耦接。第一上導電內連結構包含複數個導電板。複數個導電板垂直堆疊以及電性耦接在一起。複數個背側貫穿基板通孔(BTSVs)設置在半導體基板以及電介質結構中，其中複數個BTSVs分別接觸第一下導電內連結構的複數個導電特徵，其中複數個BTSVs中的各者從複數個導電特徵中的相應一者延伸穿過電介質結構以及半導體基板，且其中複數個BTSVs中的各者設置在IC的測試區內。

在一些實施例中，複數個導電特中的導電特徵中的各者與半導體基板的上表面垂直隔開；複數個導電特徵中導電特徵的各者沿著平面設置；且該平面與半導體基板的上表面平行橫向延伸。

在一些實施例中，導電內連結構包含第二下導電內連結構以及第二上導電內連結構，兩者都設置在IC的裝置區中；第二下導電內連結構包含沿著平面設置的導電線；第二下導電內連結構包含從半導體基板垂直延伸至導電線的一或多個導電接點；以及一或多個導電接點將半導體裝置電性耦接到導電線。

在一些實施例中，半導體裝置比IC的任何其他半導體裝置更靠近IC的測試區而設置。

在一些實施例中，複數個導電板包含設置在第一下導電內連結構之上的第一導電板；以及複數個BTSV中的各者至少部分橫向設置在第一導電板的外周邊內。

在一些實施例中，本揭露提供一種用於形成積體晶片(IC)的方法。該方法包含接收工件。該工件包含設置在半導體基板的第一側的層間電介質(ILD)結構；設置在ILD結構中的導電內連結構，其中導電內連結構包含複數個金屬層，其中複數個金屬層中的第一金屬層比複數個金屬層中的其他各金屬層更靠近半導體基板而設置，其中第一金屬層包含導電特徵，其中導電內連結構還包含一疊導電板，其電性耦接在一起，其中該疊導電板為電性耦接到該導電特徵，以及其中第一金屬層將該疊導電板從該半導體基板為垂直分開；設置在半導體基板中的淺溝槽隔離(STI)結構；以及設置在半導體基板中的環形深溝槽隔離(DTI)結構，其中環形DTI結構穿透STI結構，其中該疊導電板至少部分橫向設置在環形DTI結構的周邊內，且其中導電特徵至少部分橫向設置在環形DTI結構的周邊內。在半導體基板的第二側形成與半導體基板的第一側相對的第一電介質結構。形成穿透第一電介質結構以及半導體基板的初始溝槽，其中初始溝槽橫向形成在環形DTI結構的周邊內，且其中STI結構的表面界定初始溝槽的表面。第二電介質結構沿著初始溝槽的側壁以及沿著初始溝槽的表面形成。初始溝槽為延伸到導電特徵，從而形成暴露導電特徵的背側貫穿基板通孔(BTSV)溝槽，其中延伸初始溝槽包含穿透第二電介質結構、STI結構以及ILD結構。在BTSV溝槽中形成BTSV，其中BTSV為電性耦接到導電特徵。

在一些實施例中，在形成BTSV之後，在第一電介質結構的一側形成鈍化結構，其中第一電介質結構為垂直設置在鈍化結構以及半導體基板之 間；在鈍化結構中形成暴露BTSV的開口；導電通孔為形成在開口中以及為電性耦接到BTSV；以及在導電通孔上形成輸入/輸出(I/O)結構，其中I/O結構為電性耦接到導電通孔，且其中導電通孔以及鈍化結構都垂直設置在I/O結構以及BTSV之間。

上述內容概述了幾個實施例的特徵，以便本技術領域中具有通常知識者可更好地理解本揭露的各個方面。本技術領域中具有通常知識者應認識到，其可容易地將本揭露內容作為設計或修改其他製程和結構的基礎，以實現相同的目的及/或實現本揭露介紹的實施例的相同優點。本技術領域中具有通常知識者還應該認識到，這種等效的結構並不偏離本揭露的精神和範圍，其可在不偏離本揭露的精神和範圍的情況下對本揭露進行各種改變、替換和改動。

100a:剖面圖/視圖

102:裝置區

103:測試區

104:基板

104a:第一表面

104b:第二表面

105:半導體裝置

106:淺溝槽隔離結構/STI結構

108:深溝槽隔離結構/DTI結構

108a:第一環形DTI結構

110:ILD結構/層間電介質結構

112:導電內連結構

114:導電接點

116:導電線

116a:第一導電線

118:導電通孔

120a:第一導電層

120b:第二導電層

120c:第三導電層

120d:第四導電層

120e:第五導電層

120f:第六導電層

120g:第七導電層

120h:最上方的導電層

122:第一下導電內連結構

124:第一上導電內連結構

126:第二下導電內連結構

128:第二上導電內連結構

130:背側貫穿基板通孔/BTSVs/BTSV

130a:第一BTSV/第一BTSVs

Claims (10)

1. 一種積體晶片(IC)，包含：一第一環形深溝槽隔離(ring-shaped deep trench isolation；DTI)結構，設置在一半導體基板中；一電介質結構，設置在該半導體基板之上；一導電內連結構，設置在該電介質結構中，其中：該導電內連結構包含一下導電內連結構；該導電內連結構包含一上導電內連結構，設置在該下導電內連結構之上並與之電性耦接；該上導電內連結構包含複數個導電板；以及該複數個導電板為垂直堆疊且電性耦接在一起；以及一背側貫穿基板通孔(back-side through substrate via；BTSV)，設置在該半導體基板以及該電介質結構中，其中該BTSV從該下導電內連結構的一第一導電特徵延伸穿過該電介質結構以及該半導體基板，其中該下導電內連結構的該第一導電特徵為至少部分橫向設置在該第一環形DTI結構的一周邊內，以及其中該BTSV設置在該第一環形DTI結構的該周邊內。
2. 如請求項1所述的IC，其中該下導電內連結構的該第一導電特徵的一最下表面從該半導體基板為垂直隔開。
3. 如請求項1所述的IC，一淺溝槽隔離(shallow trench isolation；STI)結構，設置在該半導體基板中，其中該第一環形DTI結構穿透該STI結構，以及其中該BTSV垂直延伸穿過該STI結構。
4. 如請求項1所述的IC，其中：該下導電內連結構包含複數個假性結構，設置在該第一環形DTI結構的該周邊內；以及該複數個假性結構為設置在一陣列內，包含複數個列以及複數個行。
5. 如請求項1所述的IC，進一步包含：一輸入/輸出(I/O)結構，設置在該半導體基板的一第一側，其中：該導電內連結構設置在該半導體基板的一第二側，其與該半導體基板的該第一側相對；以及該BTSV將該I/O結構電性耦接到該下導電內連結構的該第一導電特徵。
6. 一種積體晶片(IC)，包含：一電介質結構，設置在一半導體基板的一側；一導電內連結構，設置在該電介質結構中，其中：該導電內連結構設置在該IC的一裝置區以及該IC的一測試區；一半導體裝置設置在該半導體基板上以及該IC的該裝置區中；該IC的該測試區設置在該半導體裝置的一周邊之外；該導電內連結構包含一第一下導電內連結構以及一第一上導電內連結構，兩者都設置在該IC的該測試區中；該第一上導電內連結構設置在該第一下導電內連結構之上並與之電性耦接；該第一上導電內連結構包含複數個導電板；以及該複數個導電板垂直堆疊以及電性耦接在一起；以及 複數個背側貫穿基板通孔(BTSVs)設置在該半導體基板以及該電介質結構中的，其中該複數個BTSVs分別接觸該第一下導電內連結構的複數個導電特徵，其中該複數個BTSVs中的各者從該複數個導電特徵中的相應一者延伸穿過該電介質結構以及該半導體基板，以及其中該複數個BTSVs中的各者都設置在該IC的該測試區內。
7. 如請求項6所述的IC，其中：該複數個導電特徵中的該導電特徵中的各者都從該半導體基板的一上表面垂直隔開；該複數個導電特徵中的該導電特徵中的各者都沿著一平面設置；以及該平面與該半導體基板的一上表面平行橫向延伸。
8. 如請求項6所述的IC，其中：該複數個導電板包含一第一導電板，設置在該第一下導電內連結構之上；以及該複數個BTSV中的各者至少部分橫向設置在該第一導電板的一外周邊內。
9. 一種用於形成一積體晶片(IC)的方法，該方法包含：接收一工件，包含：一層間電介質(ILD)結構，設置在一半導體基板的一第一側；一導電內連結構，設置在該ILD結構中，其中該導電內連結構包含複數個金屬層，其中該複數個金屬層中的一第一金屬層比該複數個金屬層中的其他各金屬層中的各者更靠近該半導體基板，其中該第一金屬層包含一導電特徵，其中該導電內連結構進一步包含一疊導電板，其電性耦接 在一起，其中該疊導電板為電性耦接該導電特徵，以及其中該第一金屬層將該疊導電板從該半導體基板垂直分開：一淺溝槽隔離(STI)結構，設置在該半導體基板中；以及一環形深溝槽隔離(DTI)結構，設置在該半導體基板中，其中該環形DTI結構穿透該STI結構，其中該疊導電板至少部分橫向設置在該環形DTI結構的一周邊內，以及其中該導電特徵至少部分橫向設置在該環形DTI結構的一周邊內；以及形成一第一電介質結構在該半導體基板的一第二側，其與該半導體基板的該第一側相對；形成一初始溝槽，穿透該第一電介質結構以及該半導體基板，其中該初始溝槽在該環形DTI結構的該周邊內橫向形成，以及其中該STI結構的一表面界定該初始溝槽的一表面；沿著該初始溝槽的側壁以及沿著該初始溝槽的該表面形成一第二電介質結構；延伸該初始溝槽到該導電特徵，從而形成暴露該導電特徵的一背側貫穿基板通孔(BTSV)溝槽，其中延伸該初始溝槽包含穿透該第二電介質結構、該STI結構以及該ILD結構；以及形成一BTSV在該BTSV溝槽中，其中該BTSV為電性耦接該導電特徵。
10. 如請求項9所述的方法，進一步包含：在形成該BTSV之後，形成一鈍化結構在該第一電介質結構的一側，其中該第一電介質結構垂直設置在該鈍化結構以及該半導體基板之間；形成一開口在暴露出該BTSV的該鈍化結構中；形成一導電通孔在該開口中以及電性耦接到該BTSV；以及 形成一輸入/輸出(I/O)結構在該導電通孔上，其中該I/O結構為電性耦接該導電通孔，以及其中該導電通孔以及該鈍化結構都垂直設置在該I/O結構以及該BTSV之間。