TW202412183A - 半導體裝置及其形成方法 - Google Patents

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Abstract

提供一種形成半導體裝置的方法。在基底的第一側處形成電晶體且在所述電晶體旁邊形成第一介電層。穿過第一介電層且在電晶體旁邊形成第一金屬通孔。在基底的第一側之上形成電性連接至電晶體及第一金屬通孔的第一內連線結構。自基底的第二側對基底進行薄化。在基底的第二側處形成電容器且在所述電容器旁邊形成第二介電層。穿過第二介電層及基底形成電性連接至第一金屬通孔的第二金屬通孔。

Description

半導體裝置及其形成方法
半導體積體電路（integrated circuit，IC）行業已經歷指數級增長。IC材料及設計的技術進步已生成幾代IC，其中每一代相較於上一代具有更小且更複雜的電路。在IC演進過程中，功能密度（即，每晶片面積的內連裝置的數目）已普遍增大，而幾何大小（即，可使用製作製程形成的最小組件（或線））減小。此種按比例縮小製程一般而言會藉由提高生產效率及降低相關聯成本來提供有益效果。儘管現有的半導體裝置一般而言足以滿足其預期目的，然而現有的半導體裝置並非所有態樣皆完全令人滿意。
以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。除非另外明確指出，否則具有相同參考編號的元件是指相同的元件且被假定為具有相同的材料組成及相同的厚度範圍。
本揭露是有關於半導體裝置及其形成方法。傳統的金屬-絕緣體-金屬（metal-insulator-metal，MIM）電容器設置於後端製程（back-end-of-the-line，BEOL）結構內，且此種MIM電容器由於BEOL結構中長的電性路徑及佈線而表現出低的效能。然而，在本揭露中，電容器（例如，平面MIM電容器或溝渠型MIM電容器）與電晶體設置於薄基底的相對側處且經由垂直電力軌條（vertical power rail）而連接至彼此，以使電性路徑及佈線顯著縮短且大大改善半導體裝置的電力完整性（power integrity）。
圖1A至圖1I示出根據本揭露一些實施例的形成半導體裝置的方法的剖視圖。應理解，本揭露不受以下所闡述方法的限制。對於所述方法的附加實施例而言，可在所述方法之前、期間及/或之後提供附加操作且可替換或消除以下所闡述操作中的一些操作。儘管針對一種方法來闡述圖1A至圖1I，然而應理解，圖1A至圖1I中所揭露的結構並非僅限於此種方法，而是可作為獨立於所述方法的結構而單獨存在。
參照圖1A，提供基底100。基底100可為半導體基底，例如矽基底。基底100是數百微米級的。在一些實施例中，基底100具有大於約700微米的厚度TH1。基底具有第一側S1及與第一側S1相對的第二側S2。在一些實施例中，第一側S1是前側或有效側（active side），且第二側S2是背側或非有效側（inactive side）。然而，本揭露並非僅限於此。在其他實施例中，第一側S1是背側且第二側S2是前側。在一些實施例中，在基底100的上部部分中形成隔離結構，例如淺溝渠隔離（shallow trench isolation，STI）結構（未在此橫截面中示出），以界定主動區。可在主動區內形成合適的經摻雜半導體阱（例如p型阱及n型阱）。
可在基底100的第一側S1處形成電晶體T。在一些實施例中，電晶體T中的每一者是形成於基底100的第一側S1上的全環繞閘極（gate-all-around，GAA）電晶體。在一些實施例中，電晶體T中的每一者包括作為藉由應變區106及108而懸置的通道的半導體奈米線104、以及環繞奈米線104且位於應變區106與應變區108之間的閘極結構112，如圖1中的簡化透視圖中所示。在一些實例中，應變區106及108被稱為「源極/汲極區」。源極/汲極區可相依於上下文而各別地或共同地指代源極或汲極。在一些實施例中，應變區106是汲極接觸件，且應變區108是源極接觸件，但本揭露並非僅限於此。在其他實施例中，應變區106是源極接觸件，且應變區108是汲極接觸件。對於n型電晶體而言，應變區106及108可為經摻雜的SiC磊晶層，且對於p型電晶體而言，應變區106及108可為經摻雜的SiGe磊晶層。在一些實施例中，閘極結構112可包括閘極電極113及環繞閘極電極113的閘極介電層111。在一些實施例中，下部閘極介電層111具有環狀橫截面，且上部閘極介電層111具有U狀橫截面。在一些實施例中，閘極介電層111包含至少一種介電材料，例如高介電常數（high-k）材料。高介電常數材料的實例包括金屬氧化物，例如HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁（HfO 2-Al 2O 3）合金、類似材料或其組合。高介電常數材料具有大於10、大於20或者甚至更大的介電常數。在一些實施例中，閘極電極113包括功函數層及金屬填充層。對於n型電晶體而言，使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi中的一或多者作為功函數層，且對於p型電晶體而言，使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co中的一或多者作為功函數層。金屬填充層可包含Cu、Al、Ti、Ta、W、Ru、Co、Ni、類似材料或其組合。在一些實施例中，可在閘極結構112與應變區106及108中的每一者之間形成內部間隔件109。內部間隔件109可包含氧化矽、氮化矽、碳化矽、碳氮化矽、碳氧化矽、碳氮氧化矽、類似材料或其組合。
在一些實施例中，在電晶體T旁邊形成介電層110。介電層110包括具有不同材料的接觸件蝕刻停止層（contact etch stop layer，CESL）與層間介電（interlayer dielectric，ILD）層。CESL可包含氮化矽、氮氧化矽、具有氧（O）元素或碳（C）元素的氮化矽、金屬氧化物（例如Al 2O 3）、類似材料或其組合。ILD層可包含氧化矽、氮氧化矽、氮化矽、介電常數小於3.5的低介電常數（low-k）材料、類似材料或其組合。介電層110可為單層式結構或多層式結構。
在一些實施例中，閘極結構112是替換閘極結構。具體而言，可在形成介電層110之後藉由使用金屬閘極結構替換虛設閘極結構來形成閘極結構112。
參照圖1B，在介電層110中形成金屬通孔VS1且金屬通孔VS1位於電晶體T旁邊。在一些實施例中，藉由微影製程及蝕刻製程來穿過介電層110形成通孔開口。此後，在介電層110上形成金屬襯層114及金屬層116且金屬襯層114及金屬層116填充於通孔開口中。在一些實施例中，金屬襯層114包括晶種層及/或障壁層。晶種層可包含Ti/Cu。障壁層可包含Ta、TaN、Ti、TiN、CoW或其組合。金屬層116可包含Cu、Al、Ti、Ta、W、Ru、Co、Ni、類似材料或其組合。可藉由濺鍍製程及/或電鍍製程形成金屬襯層114及金屬層116。藉由平坦化製程（例如化學機械研磨（chemical mechanical polishing，CMP）製程）移除通孔開口外部的多餘材料。在一些實例中，剩餘的金屬襯層114與剩餘的金屬層116構成金屬通孔VS1。在一些實例中，金屬通孔VS1被稱為「前側第零通孔」或「前側第零接觸插塞」。在一些實施例中，金屬通孔VS1的頂表面實質上與介電層110的頂表面齊平。
參照圖1C，在基底100的第一側S1上形成電性連接至電晶體T及金屬通孔VS1的內連線結構100IS1。內連線結構100IS1可包括由介電層120嵌置的金屬特徵119。金屬特徵119設置於介電層120中且彼此電性連接。介電層120可包括具有不同材料的蝕刻停止層與金屬間介電（inter-metal dielectric，IMD）層。蝕刻停止層可包含氮化矽、氮氧化矽、具有氧（O）元素或碳（C）元素的氮化矽、金屬氧化物（例如Al 2O 3）、類似材料或其組合。IMD層可包含氧化矽、氮氧化矽、氮化矽、介電常數小於3.5的低介電常數材料、類似材料或其組合。金屬特徵119包括金屬線、金屬通孔及/或金屬接墊。金屬通孔形成於兩條金屬線之間且與所述兩條金屬線接觸。金屬特徵119可包含Cu、Al、Ti、Ta、W、Ru、Co、Ni、類似材料或其組合。在一些實施例中，可在每一金屬特徵119與介電層120之間設置金屬襯層，以防止金屬特徵119的材料遷移至下伏的組件（例如電晶體T）。在一些實施例中，金屬襯層包括晶種層及/或障壁層。晶種層可包含Ti/Cu。障壁層可包含Ta、TaN、Ti、TiN、CoW或其組合。在一些實施例中，在內連線結構100IS1中，藉由單鑲嵌製程形成與電晶體T接觸的最下部金屬通孔及與最下部金屬通孔接觸的最下部金屬線中的每一者。在一些實施例中，藉由雙鑲嵌製程形成內連線結構100IS1的上部金屬通孔及上部金屬線。舉例而言，可藉由雙鑲嵌製程將上部金屬線與下伏的金屬通孔形成為不具有介面的集成線與通孔結構（integrated line and via structure）。在一些實施例中，金屬通孔VS1被視為內連線結構100IS1的一部分。在一些實例中，內連線結構100IS1被稱為「前側內連線結構」或「BEOL結構」。
參照圖1D，對基底100的第二側S2執行薄化製程P，以減小基底100的厚度。在一些實施例中，將載體CS1結合至內連線結構100IS1，且然後對整個結構進行翻轉，因此基底100的第二側S2面朝上。載體CS1可為玻璃載體、矽晶圓或類似載體。在一些實施例中，經由黏合層（例如紫外（Ultra-Violet，UV）膠、光熱轉換（Light-to-Heat Conversion，LTHC）膠、晶粒貼合膠膜（die attach film，DAF）或類似黏合層）將載體CS1結合至內連線結構100IS1，但亦可使用其他類型的黏合劑。此後，對基底100的第二側S2執行薄化製程P，以將基底100薄化至所期望的厚度。在一些實施例中，經薄化的基底100的厚度TH2介於自約0.01微米至0.1微米的範圍內。薄化製程P可包括磨削製程、研磨製程、類似製程或其組合。
參照圖1E，在基底100的第二側S2之上形成由介電層118嵌置的電容器100C1。在一些實施例中，電容器100C1是平面金屬-絕緣體-金屬（MIM）電容器，包括底部金屬電極122、頂部金屬電極126及形成於底部金屬電極122與頂部金屬電極126之間的電容器介電層124。形成電容器100C1的方法包括交替地執行多個沈積製程與圖案化製程（例如，微影製程及蝕刻製程）。因此，底部金屬電極122、電容器介電層124及頂部金屬電極126依序形成於基底100的第二側S2上。底部金屬電極122藉由介電層118a而與基底100的第二側S2隔開且由介電層118b嵌置。電容器介電層124設置於底部金屬電極122上且由介電層118c嵌置。頂部金屬電極126設置於電容器介電層124上且由介電層118d嵌置。介電層118a至118d被統稱為介電層118。底部金屬電極122及頂部金屬電極126中的每一者可包括鈦（Ti）層、氮化鈦（TiN）層、鉭（Ta）層、氮化鉭（TaN）層、類似層或其組合。電容器介電層124可包括氮化物層、氮化矽層或介電常數大於4的高介電常數介電層。示例性的高介電常數層可包含二氧化鉿、矽酸鉿、矽酸鋯、二氧化鋯、類似材料或其組合。電容器介電層124可為單層式結構或多層式結構。底部金屬電極122、電容器介電層124及頂部金屬電極126中的每一者的厚度可介於自約0.05微米至0.15微米的範圍內。在一些實施例中，電容器100C1的電容介於自約10 -9法拉至10 -6法拉的範圍內。在一些實施例中，底部金屬電極122具有未被頂部金屬電極126及電容器介電層124覆蓋（或不與頂部金屬電極126及電容器介電層124對準）的延伸部分123。在一些實施例中，頂部金屬電極126包括不與下伏的電容器介電層124及底部金屬電極122對準的延伸部分127。在一些實施例中，電容器介電層124的一個側壁與底部金屬電極122的側壁對準，且電容器介電層124的相對側壁與頂部金屬電極126的側壁對準。
介電層118可包括金屬間介電（IMD）層。IMD層可包含氧化矽、氮氧化矽、氮化矽、介電常數小於3.5的低介電常數材料、類似材料或其組合。介電層118與電容器介電層124可包含不同的材料。最頂部介電層118d覆蓋頂部金屬電極126的頂部及側壁。
參照圖1F，在介電層118及基底100中形成金屬通孔VS21且金屬通孔VS21著陸於（landed）金屬通孔VS1上。在一些實施例中，藉由微影製程及蝕刻製程來穿過介電層118及基底100形成通孔開口。此後，在通孔開口的側壁及底部上形成絕緣襯層1281。絕緣襯層1281可包含氧化矽、氮氧化矽或類似材料。然後執行非等向性蝕刻製程以移除絕緣襯層的底部部分及上部側壁部分，因此剩餘的絕緣襯層1281形成於通孔開口的下部側壁上。在一些實施例中，絕緣襯層1281的頂表面高於基底100的第二側S2，但低於底部金屬電極122的底表面。然而，本揭露並非僅限於此。在其他實施例中，絕緣襯層1281的頂表面實質上與介電層118d的頂表面齊平，如圖1I中所示。
在一些實施例中，可在同一製程操作中形成金屬線LS21與下伏的金屬通孔VS21。舉例而言，藉由雙鑲嵌製程將金屬襯層1301與金屬層1321形成為不具有介面的集成線與通孔結構。金屬襯層1301可包括晶種層及/或障壁層。晶種層可包含Ti/Cu。障壁層可包含Ta、TaN、Ti、TiN、CoW或其組合。金屬層1321可包含Cu、Al、Ti、Ta、W、Ru、Co、Ni、類似材料或其組合。在一些實例中，金屬襯層1301、金屬層1321及絕緣襯層1281構成金屬通孔VS21。
在一些實施例中，在形成金屬通孔VS21的操作期間，同時在介電層118及基底100中形成金屬通孔VS22且金屬通孔VS22著陸於應變區106及108上。在一些實施例中，藉由微影製程及蝕刻製程來穿過介電層118及基底100形成通孔開口。在一些實施例中，通孔開口被形成為暴露出金屬電極126及122的側壁。在其他實施例中，通孔開口被形成為穿透過金屬電極126及122。此後，在通孔開口的下部側壁上形成絕緣襯層1282。絕緣襯層1282可包含氧化矽、氮氧化矽或類似材料。在一些實施例中，絕緣襯層1282的頂表面高於基底100的第二側S2，但低於底部金屬電極122的底表面。然而，本揭露並非僅限於此。在其他實施例中，絕緣襯層1282的頂表面實質上與介電層118d的頂表面齊平，如圖1I中所示。
在一些實施例中，可在同一製程操作中形成金屬線LS22與下伏的金屬通孔VS22。舉例而言，藉由雙鑲嵌製程將金屬襯層1302與金屬層1322形成為不具有介面的集成線與通孔結構（integrated line and via structure）。金屬襯層1302可包括晶種層及/或障壁層。晶種層可包含Ti/Cu。障壁層可包含Ta、TaN、Ti、TiN、CoW或其組合。金屬層1322可包含Cu、Al、Ti、Ta、W、Ru、Co、Ni、類似材料或其組合。在一些實例中，金屬襯層1302、金屬層1322及絕緣襯層1282構成金屬通孔VS22。在一些實施例中，金屬通孔VS22中的一者（例如，圖1F中的右側金屬通孔VS22）連接至底部金屬電極122（或與底部金屬電極122進行實體接觸），且金屬通孔VS22中的另一者（例如，圖1F中的左側金屬通孔VS22）連接至頂部金屬電極126（或與頂部金屬電極126進行實體接觸）。在一些實例中，金屬通孔VS21及VS22被稱為「背側第零通孔」或「垂直電力軌條」。在一些實例中，金屬通孔VS21及VS1被統稱為「垂直電力軌條」。在一些實例中，金屬通孔VS22被稱為「源極及汲極通孔」。
在一些實施例中，在形成金屬線LS21及LS22以及金屬通孔VS21及VS22的操作期間，同時在電容器100C1上方形成其他金屬特徵136及138（例如集成線及通孔結構）。在一些實施例中，集成線及通孔結構136及138的通孔未在此橫截面中示出且未著陸於電容器100C1上。
參照圖1G，在基底100的第二側S2上形成電性連接至電晶體T以及金屬通孔VS21及VS22的內連線結構100IS2。內連線結構100IS2可包括由介電層140嵌置的金屬特徵142。金屬特徵142設置於介電層140中且彼此電性連接。介電層140可包括具有不同材料的蝕刻停止層與金屬間介電（IMD）層。蝕刻停止層可包含氮化矽、氮氧化矽、具有氧（O）元素或碳（C）元素的氮化矽、金屬氧化物（例如Al 2O 3）、類似材料或其組合。IMD層可包含氧化矽、氮氧化矽、氮化矽、介電常數小於3.5的低介電常數材料、類似材料或其組合。金屬特徵142包括金屬線、金屬通孔及/或金屬接墊。金屬通孔形成於兩條金屬線之間且與所述兩條金屬線接觸。金屬特徵142可包含Cu、Al、Ti、Ta、W、Ru、Co、Ni、類似材料或其組合。在一些實施例中，可在每一金屬特徵142與介電層140之間設置金屬襯層，以防止金屬特徵142的材料遷移至下伏的組件（例如電晶體T及電容器100C1）。在一些實施例中，金屬襯層包括晶種層及/或障壁層。晶種層可包含Ti/Cu。障壁層可包含Ta、TaN、Ti、TiN、CoW或其組合。在一些實施例中，藉由雙鑲嵌製程形成內連線結構100IS2。舉例而言，可藉由雙鑲嵌製程將金屬線與下伏的金屬通孔形成為不具有介面的集成線與通孔結構。在一些實施例中，金屬通孔VS21及VS22、金屬線LS21及LS22以及其他金屬特徵136及138被視為內連線結構100IS2的一部分。在一些實例中，內連線結構100IS2被稱為「背側內連線結構」。在一些實施例中，內連線結構100IS2的金屬特徵的臨界尺寸（例如，線寬或通孔大小）不同於（例如，大於）內連線結構100IS1的金屬特徵的臨界尺寸（例如，線寬或通孔大小）。
參照圖1H，在內連線結構100IS2之上形成電性連接至內連線結構100IS2的導電端子或凸塊144。在一些實施例中，凸塊144形成於內連線結構100IS2的最頂部金屬特徵（例如，凸塊下金屬（under bump metal）接墊）上。在一些實施例中，凸塊144包括焊料凸塊，及/或可包括金屬支柱（例如，銅支柱）、形成於金屬支柱上的焊料頂蓋及/或類似凸塊。可藉由合適的製程（例如蒸鍍、電鍍、球滴（ball drop）或網版印刷（screen printing））來形成凸塊144。由此便完成一些實施例的半導體裝置11。
在一些實施例的半導體裝置11中，電容器100C1與電晶體T設置於薄基底100的相對側處且經由垂直電力軌條（包括金屬通孔VS21或VS22）連接至彼此，進而使電性路徑及佈線顯著縮短且大大改善半導體裝置的電力完整性。
在一些實施例中，在半導體裝置11的垂直電力軌條中，金屬通孔VS21與金屬通孔VS1彼此對準且具有實質上直的側壁。然而，本揭露並非僅限於此。在其他實施例中，如圖1H的放大圖A至C中所示，金屬通孔VS21及VS1可具有傾斜的側壁，金屬通孔VS21與金屬通孔VS1可具有不同的大小，及/或金屬通孔VS21與金屬通孔VS1可彼此不對準。半導體裝置11的包括金屬通孔VS1及VS21的垂直電力軌條的配置適用於將在以下闡述的其他半導體裝置12至18及20至21。
此外，在半導體裝置11中，MIM電容器100C1的頂部金屬電極及底部金屬電極與源極及汲極通孔VS22的側壁進行直接接觸。然而，本揭露並非僅限於此。在其他實施例中，MIM電容器的頂部金屬電極及底部金屬電極以另一種配置電性連接至源極及汲極通孔。
圖1I所示半導體裝置12與圖1H所示半導體裝置11相似，因此在以下詳細闡述半導體裝置12與半導體裝置11之間的不同之處且在本文中不再對相似之處予以贅述。在圖1I所示半導體裝置12的電容器100C1中，底部金屬電極122經由金屬通孔VS22、金屬線LS22及金屬特徵138電性連接至應變區108（例如，源極區），且頂部金屬電極126經由金屬通孔VS22、金屬線LS22及金屬特徵136電性連接至應變區106（例如，汲極區）。具體而言，金屬特徵136的金屬通孔著陸於頂部金屬電極126上，且金屬特徵138的金屬通孔著陸於底部金屬電極122的延伸部分123上。在此種情形中，每一金屬通孔VS21/VS22的絕緣襯層1281/1282的頂表面實質上與介電層118d的頂表面齊平。
其中將凸塊設置於基底的背側處的以上實施例是出於例示目的而提供且不被解釋為限制本揭露。在其他實施例中，根據需要而將凸塊設置於基底的前側處。
圖2A至圖2I示出根據本揭露一些實施例的形成半導體裝置的方法的剖視圖。圖2A至圖2I所示方法與圖1A至圖1I所示方法相似，因此在以下詳細闡述圖2A至圖2I所示方法與圖1A至圖1I所示方法之間的不同之處且在本文中不再對相似之處予以贅述。圖2A至圖2I所示相同元件的材料、形成方法及元件配置與圖1A至圖1I中所闡述的相同元件的材料、形成方法及元件配置相似，因此在本文中不再予以贅述。
參照圖2A，執行與圖1A中所闡述的操作相似的操作，以在基底100的第一側S1處形成電晶體T且在電晶體T旁邊形成第一介電層110。在一些實施例中，電晶體T是GAA電晶體，所述GAA電晶體包括環繞奈米線104的閘極結構112，奈米線104藉由兩個應變區106及108而懸置。
參照圖2B，執行與圖1B中所闡述的操作相似的操作，以形成第一金屬通孔VS1，第一金屬通孔VS1穿透過第一介電層110且位於電晶體T旁邊。
參照圖2C，執行與圖1C中所闡述的操作相似的操作，以在基底100的第一側S1之上形成電性連接至電晶體T及第一金屬通孔VS1的第一內連線結構100IS1。
參照圖2D，執行與圖1D中所闡述的操作相似的操作，以自基底100的與第一側S1相對的第二側S2對基底100進行薄化。在一些實施例中，在薄化操作之前將第一載體CS1結合至第一內連線結構100IS1。
參照圖2E，執行與圖1E中所闡述的操作相似的操作，以在基底100的第二側S2處形成電容器100C1且在電容器100C1旁邊形成第二介電層118。
參照圖2F，執行與圖1F中所闡述的操作相似的操作，以形成第二金屬通孔VS21，第二金屬通孔VS21穿透過第二介電層118及基底100且連接至第一金屬通孔VS1。在一些實施例中，在形成第二金屬通孔VS21期間，同時形成第三金屬通孔VS22，第三金屬通孔VS22穿透過第二介電層118及基底100且電性連接至電晶體T的應變區106及108中的一者。在一些實施例中，第三金屬通孔VS22電性連接至電容器100C1的金屬電極中的一者。
仍參照圖2F，執行與圖1G中所闡述的操作相似的操作，以在基底100的第二側S2之上形成電性連接至電容器100C1及第二金屬通孔VS21的第二內連線結構100IS2。
參照圖2G，將第二載體CS2結合至第二內連線結構100IS2且然後對整個結構進行翻轉，因此基底100的第二側S2面朝上。載體CS2可為玻璃載體、矽晶圓或類似載體。在一些實施例中，經由黏合層（例如紫外（UV）膠、光熱轉換（LTHC）膠、晶粒貼合膜（DAF）或類似黏合層）將載體CS2結合至內連線結構100IS2，但亦可使用其他類型的黏合劑。此後，將第一載體CS1自第一內連線結構100IS1移除或剝離。
參照圖2H，在內連線結構100IS1之上形成電性連接至內連線結構100IS1的導電端子或凸塊146。在一些實施例中，凸塊146穿過最頂部介電層形成且著陸於內連線結構100IS1的最頂部金屬特徵（例如，凸塊下金屬接墊）上。在一些實施例中，凸塊146包括焊料凸塊，及/或可包括金屬支柱（例如，銅支柱）、形成於金屬支柱上的焊料頂蓋及/或類似凸塊。可藉由合適的製程（例如蒸鍍、電鍍、球滴或網版印刷）形成凸塊146。由此便完成一些實施例的半導體裝置13。
在一些實施例的半導體裝置13中，電容器100C1與電晶體T設置於薄基底100的相對側處且經由垂直電力軌條（包括金屬通孔VS21或VS22）連接至彼此，進而使電性路徑及佈線顯著縮短且大大改善半導體裝置的電力完整性。
此外，在半導體裝置13中，MIM電容器100C1的頂部金屬電極及底部金屬電極與源極及汲極通孔VS22的側壁進行直接接觸。然而，本揭露並非僅限於此。在其他實施例中，MIM電容器的頂部金屬電極及底部金屬電極以另一種配置電性連接至源極及汲極通孔。
圖2I所示半導體裝置14與圖2H所示半導體裝置13相似，因此在以下詳細闡述半導體裝置14與半導體裝置13之間的不同之處且在本文中不再對相似之處予以贅述。在圖2I所示半導體裝置14的電容器100C1中，底部金屬電極122經由金屬通孔VS22、金屬線LS22及金屬特徵138電性連接至應變區108（例如，源極區），且頂部金屬電極126經由金屬通孔VS22、金屬線LS22及金屬特徵136電性連接至應變區106（例如，汲極區）。在此種情形中，每一金屬通孔VS21/VS22的絕緣襯層1281/1282的頂表面實質上與介電層118d的頂表面齊平。
其中電容器是平面MIM電容器的以上實施例是出於例示目的而提供且不被解釋為限制本揭露。在其他實施例中，電容器可根據需要而為另一種類型的電容器（例如溝渠型MIM電容器）。
圖3A至圖3G示出根據本揭露一些實施例的形成半導體裝置的方法的剖視圖。圖3A至圖3G所示方法與圖1A至圖1I所示方法相似，因此在以下詳細闡述圖3A至圖3G所示方法與圖1A至圖1I所示方法之間的不同之處且在本文中不再對相似之處予以贅述。圖3A至圖3G所示相同元件的材料、形成方法及元件配置與圖1A至圖1I中所闡述的相同元件的材料、形成方法及元件配置相似，因此在本文中不再予以贅述。
參照圖3A，執行與圖1A中所闡述的操作相似的操作，以在基底100的第一側S1處形成電晶體T且在電晶體T旁邊形成第一介電層110。在一些實施例中，電晶體T是GAA電晶體，所述GAA電晶體包括環繞奈米線104的閘極結構112，奈米線104藉由兩個應變區106及108而懸置。
參照圖3B，執行與圖1B中所闡述的操作相似的操作，以形成第一金屬通孔VS1，第一金屬通孔VS1穿透過第一介電層110且位於電晶體T旁邊。
參照圖3C，執行與圖1C中所闡述的操作相似的操作，以在基底100的第一側S1之上形成電性連接至電晶體T及第一金屬通孔VS1的第一內連線結構100IS1。
參照圖3D，執行與圖1D中所闡述的操作相似的操作，以自基底100的與第一側S1相對的第二側S2對基底100進行薄化。在一些實施例中，在薄化操作之前將第一載體CS1結合至第一內連線結構100IS1。圖3D所示操作與圖1D所示操作之間的不同之處在於薄化操作之後所得基底100的厚度。在一些實施例中，圖3D所示經薄化的基底100的厚度TH3大於圖1D所示經薄化的基底100的厚度TH2。在一些實施例中，圖3D所示經薄化的基底100的厚度TH3介於自約5微米至15微米的範圍內。
參照圖3E，在基底100的第二側S2中形成由基底100及介電層152嵌置的電容器100C2。在一些實施例中，電容器100C2是溝渠型金屬-絕緣體-金屬（MIM）電容器，包括底部金屬電極154、頂部金屬電極158及形成於底部金屬電極154與頂部金屬電極158之間的電容器介電層156。在一些實施例中，電容器100C2由基底100及介電層152嵌置。具體而言，電容器100C2自基底100的第二側S2朝向第一側S1延伸。形成電容器100C2的方法包括在基底100中形成溝渠150以及交替地執行多個沈積製程與圖案化製程（例如，微影製程及蝕刻製程）。因此，底部金屬電極154及電容器介電層156沿著溝渠150的形貌（topography）共形地形成，且頂部金屬電極158被形成為對溝渠150進行填充。底部金屬電極154藉由介電層152a而與基底100的第二側S2隔開且由介電層152b嵌置。電容器介電層156設置於底部金屬電極154上且由介電層152c嵌置。頂部金屬電極158設置於電容器介電層156上且由介電層152d嵌置。介電層152a至152d被統稱為介電層152。底部金屬電極154及頂部金屬電極158中的每一者可包括鈦（Ti）層、氮化鈦（TiN）層、鉭（Ta）層、氮化鉭（TaN）層、類似層或其組合。電容器介電層156可包括氮化物層、氮化矽層或介電常數大於4的高介電常數介電層。示例性的高介電常數層可包含二氧化鉿、矽酸鉿、矽酸鋯、二氧化鋯、類似材料或其組合。電容器介電層156可為單層式結構或多層式結構。底部金屬電極154、電容器介電層156及頂部金屬電極158中的每一者的厚度可介於自約0.05微米至0.15微米的範圍內。在一些實施例中，電容器100C2的電容介於自約10 -9法拉至10 -6法拉的範圍內。在一些實施例中，底部金屬電極154具有未被頂部金屬電極158及電容器介電層156覆蓋（或不與頂部金屬電極158及電容器介電層156對準）的延伸部分155。在一些實施例中，頂部金屬電極158包括不與下伏的電容器介電層156及底部金屬電極154對準的延伸部分159。在一些實施例中，電容器介電層156的一個側壁與底部金屬電極154的側壁對準，且電容器介電層156的相對側壁與頂部金屬電極158的側壁對準。
介電層152可包括金屬間介電（IMD）層。IMD層可包含氧化矽、氮氧化矽、氮化矽、介電常數小於3.5的低介電常數材料、類似材料或其組合。介電層152與電容器介電層156可包含不同的材料。最頂部介電層152d覆蓋頂部金屬電極158的頂部及側壁。
參照圖3F，執行與圖1F中所闡述的操作相似的操作，以形成第二金屬通孔VS21，第二金屬通孔VS21穿透過第二介電層118及基底100且連接至第一金屬通孔VS1。在一些實施例中，在形成第二金屬通孔VS21期間，同時形成第三金屬通孔VS22，第三金屬通孔VS22穿透過第二介電層118及基底100且電性連接至電晶體T的應變區106及108中的一者。在一些實施例中，第三金屬通孔VS22電性連接至電容器100C2的金屬電極中的一者（例如，與電容器100C2的金屬電極中的一者進行實體接觸）。
此後，執行與圖1G中所闡述的操作相似的操作，以在基底100的第二側S2之上形成電性連接至電容器100C2及第二金屬通孔VS21的第二內連線結構100IS2。
之後，執行與圖1H中所闡述的操作相似的操作，以在內連線結構100IS2之上形成導電端子或凸塊144。由此便完成一些實施例的半導體裝置15。
在一些實施例的半導體裝置15中，電容器100C2與電晶體T設置於薄基底100的相對側處且經由垂直電力軌條（包括金屬通孔VS21或VS22）連接至彼此，以使電性路徑及佈線顯著縮短且大大改善半導體裝置的電力完整性。
此外，在半導體裝置15中，MIM電容器100C2的頂部金屬電極及底部金屬電極與源極及汲極通孔VS22的側壁進行直接接觸。然而，本揭露並非僅限於此。在如圖3F中所示的此種情形中，每一金屬通孔VS21/VS22的絕緣襯層1281/1282的頂表面實質上與基底100的第二側S2齊平。在其他實施例中，MIM電容器的頂部金屬電極及底部金屬電極以另一種配置電性連接至源極及汲極通孔。
圖3G所示半導體裝置16與圖3F所示半導體裝置15相似，因此在以下詳細闡述半導體裝置16與半導體裝置15之間的不同之處且在本文中不再對相似之處予以贅述。在圖3G所示半導體裝置16的電容器100C2中，底部金屬電極154經由金屬通孔VS22、金屬線LS22及金屬特徵138電性連接至應變區108（例如，源極區），且頂部金屬電極158經由金屬通孔VS22、金屬線LS22及金屬特徵136電性連接至應變區106（例如，汲極區）。在如圖3G中所示的此種情形中，每一金屬通孔VS22的絕緣襯層1282的頂表面實質上與介電層118d的頂表面齊平。
圖4A及圖4B示出根據本揭露一些實施例的半導體裝置的剖視圖。
圖4A所示半導體裝置17與圖3F所示半導體裝置15相似，且半導體裝置17與半導體裝置15之間的不同之處在於凸塊位置。在圖3F所示半導體裝置15中，凸塊144設置於基底100的背側處，而在圖4A所示半導體裝置17中，凸塊146設置於基底100的前側處。
圖4B所示半導體裝置18與圖3G所示半導體裝置16相似，且半導體裝置18與半導體裝置16之間的不同之處在於凸塊位置。在圖3G所示半導體裝置16中，凸塊144設置於基底100的背側處，而在圖4B所示半導體裝置18中，凸塊146設置於基底100的前側處。
其中電容器與電晶體設置於同一基底的相對側處的以上實施例是出於例示目的而提供且不被解釋為限制本揭露。在其他實施例中，電容器由第二基底提供且然後結合至第一基底的背側。
圖5A至圖5C示出根據本揭露一些實施例的形成半導體裝置的方法的剖視圖。應理解，本揭露不受以下所闡述方法的限制。對於所述方法的附加實施例而言，可在所述方法之前、期間及/或之後提供附加操作且可替換或消除以下所闡述操作中的一些操作。儘管針對一種方法來闡述圖5A至圖5C，然而應理解，圖5A至圖5C中所揭露的結構並非僅限於此種方法，而是可作為獨立於所述方法的結構而單獨存在。
參照圖5A，執行與圖1A中所闡述的操作相似的操作，以在基底100的第一側S1處形成電晶體T且在電晶體T旁邊形成第一介電層110。在一些實施例中，電晶體T是GAA電晶體，所述GAA電晶體包括環繞奈米線104的閘極結構112，奈米線104藉由兩個應變區106及108而懸置。
此後，執行與圖1B中所闡述的操作相似的操作，以形成第一金屬通孔VS1，第一金屬通孔VS1穿透過第一介電層110且位於電晶體T旁邊。
之後，執行與圖1C中所闡述的操作相似的操作，以在基底100的第一側S1之上形成電性連接至電晶體T及第一金屬通孔VS1的第一內連線結構100IS1。
仍參照圖5A，執行與圖1D中所闡述的操作相似的操作，以自基底100的與第一側S1相對的第二側S2對基底100進行薄化。在一些實施例中，在薄化操作之前將第一載體CS1結合至第一內連線結構100IS1。在一些實施例中，在薄化操作之後，圖5A所示經薄化的基底100的厚度TH2介於自約0.01微米至0.1微米的範圍內。
此後，執行與圖1F中所闡述的操作相似的操作，以形成第二金屬通孔VS21，第二金屬通孔VS21穿透過基底100且連接至第一金屬通孔VS1。在一些實施例中，在形成第二金屬通孔VS21期間，同時形成第三金屬通孔VS22，第三金屬通孔VS22穿透過基底100且電性連接至電晶體T的應變區106及108中的一者。
此後，執行與圖1G中所闡述的操作相似的操作，以在基底100的第二側S2之上形成電性連接至第二金屬通孔VS21的第二內連線結構100IS2。
圖5A所示結構與圖1G所示結構之間的第一個不同之處在於，在本實施例中省略圖1E中所闡述的形成電容器的操作。圖5A所示相同元件的材料、形成方法及元件配置與圖1A至圖1D及圖1F至圖1G中所闡述的相同元件的材料、形成方法及元件配置相似，因此以下不再予以贅述。
圖5A所示結構與圖1G所示結構之間的第二個不同之處在於內連線結構100IS2的最頂部特徵的功能。具體而言，圖1G中的內連線結構100IS2的最頂部特徵用作進行球安裝的凸塊下金屬（under bump metallization，UBM）接墊。然而，圖5A中的內連線結構100IS2的最頂部特徵用作用於結合至另一基底的結合特徵（例如，結合接墊及/或結合通孔）。在一些實施例中，內連線結構100IS2可包括介電層140及由介電層140嵌置的金屬特徵142。在一些實施例中，最頂部金屬特徵142a由最頂部介電層140a嵌置，且最頂部金屬特徵142a的頂表面實質上與最頂部介電層140a的頂表面齊平。在一些實施例中，最頂部金屬特徵142a及最頂部介電層140a被統稱為「第一結合結構」。在一些實例中，最頂部金屬特徵142a被稱為「第一結合金屬特徵」或「第一結合接墊/通孔」。在一些實例中，最頂部介電層140a被稱為「第一結合介電層」或「第一結合膜」。
參照圖5B，提供包括電容器200C1的基底200。基底200可為半導體基底，例如矽基底。基底200是數百微米級的。在一些實施例中，基底200具有大於約700微米的厚度TH4。基底200具有第一側S3及與第一側S3相對的第二側S4。在一些實施例中，第一側S3是前側或有效側，且第二側S4是背側或非有效側。然而，本揭露並非僅限於此。在其他實施例中，第一側S3是背側且第二側S4是前側。在一些實施例中，第二基底200不具有電晶體。在其他實施例中，第二基底200包括電晶體。
此後，在基底200的第一側S3之上形成由介電層210嵌置的電容器200C1。在一些實施例中，電容器200C1是平面金屬-絕緣體-金屬（MIM）電容器，包括底部金屬電極202、頂部金屬電極206及形成於底部金屬電極202與頂部金屬電極206之間的電容器介電層204。形成電容器200C1的方法包括交替地執行多個沈積製程與圖案化製程（例如，微影製程及蝕刻製程）。因此，底部金屬電極202、電容器介電層204及頂部金屬電極206依序形成於基底200的第一側S3上。底部金屬電極202藉由介電層210a而與基底200的第一側S3隔開且由介電層210b嵌置。電容器介電層204設置於底部金屬電極202上且由介電層210c嵌置。頂部金屬電極206設置於電容器介電層204上且由介電層210d嵌置。介電層210a至210d被統稱為介電層210。底部金屬電極202及頂部金屬電極206中的每一者可包括鈦（Ti）層、氮化鈦（TiN）層、鉭（Ta）層、氮化鉭（TaN）層、類似層或其組合。電容器介電層204可包括氮化物層、氮化矽層或介電常數大於4的高介電常數介電層。示例性的高介電常數層可包含二氧化鉿、矽酸鉿、矽酸鋯、二氧化鋯、類似材料或其組合。電容器介電層204可為單層式結構或多層式結構。底部金屬電極202、電容器介電層204及頂部金屬電極206中的每一者的厚度可介於自約0.05微米至0.15微米的範圍內。在一些實施例中，電容器200C1的電容介於自約10 -6法拉至10 -3法拉的範圍內。在一些實施例中，底部金屬電極202具有未被頂部金屬電極206及電容器介電層204覆蓋（或不與頂部金屬電極206及電容器介電層204對準）的延伸部分203。在一些實施例中，頂部金屬電極206包括不與下伏的電容器介電層204及底部金屬電極202對準的延伸部分207。在一些實施例中，電容器介電層204的一個側壁與底部金屬電極202的側壁對準，且電容器介電層204的相對側壁與頂部金屬電極206的側壁對準。
介電層210可包括金屬間介電（IMD）層。IMD層可包含氧化矽、氮氧化矽、氮化矽、介電常數小於3.5的低介電常數材料、類似材料或其組合。介電層210與電容器介電層204可包含不同的材料。最頂部介電層210d覆蓋頂部金屬電極206的頂部及側壁。
之後，在基底200的第一側S3上形成電性連接至電容器200C1的內連線結構200IS1。內連線結構200IS1可包括由介電層212嵌置的金屬特徵214。金屬特徵214設置於介電層212中且彼此電性連接。介電層212可包括具有不同材料的蝕刻停止層與金屬間介電（IMD）層。蝕刻停止層可包含氮化矽、氮氧化矽、具有氧（O）元素或碳（C）元素的氮化矽、金屬氧化物（例如Al 2O 3）、類似材料或其組合。IMD層可包含氧化矽、氮氧化矽、氮化矽、介電常數小於3.5的低介電常數材料、類似材料或其組合。金屬特徵214包括金屬線、金屬通孔及/或金屬接墊。金屬通孔形成於兩條金屬線之間且與所述兩條金屬線接觸。金屬特徵214可包含Cu、Al、Ti、Ta、W、Ru、Co、Ni、類似材料或其組合。在一些實施例中，可在每一金屬特徵214與介電層212之間設置金屬襯層，以防止金屬特徵214的材料遷移至下伏的電容器200C1。在一些實施例中，金屬襯層包括晶種層及/或障壁層。晶種層可包含Ti/Cu。障壁層可包含Ta、TaN、Ti、TiN、CoW或其組合。在一些實施例中，藉由雙鑲嵌製程形成內連線結構200IS1。舉例而言，可藉由雙鑲嵌製程將金屬線與下伏的金屬通孔形成為不具有介面的集成線與通孔結構。在一些實施例中，金屬特徵214包括電性連接至頂部金屬電極206的金屬特徵213以及電性連接至底部金屬電極202的金屬特徵215。具體而言，金屬特徵213的金屬通孔著陸於頂部金屬電極206上，且金屬特徵215的金屬通孔著陸於底部金屬電極202的延伸部分203上。
在一些實施例中，最頂部金屬特徵214a由最頂部介電層212a嵌置，且最頂部金屬特徵214a的頂表面實質上與最頂部介電層212a的頂表面齊平。在一些實施例中，最頂部金屬特徵214a及最頂部介電層212a被統稱為「第二結合結構」。在一些實例中，最頂部金屬特徵214a被稱為「第二結合金屬特徵」或「第二結合接墊/通孔」。在一些實例中，最頂部介電層212a被稱為「第二結合介電層」或「第二結合膜」。
仍參照圖5B，對基底200進行翻轉且然後將基底200結合至基底100，使內連線結構200IS1面對內連線結構100IS2。在一些實施例中，藉由金屬對金屬結合及介電質對介電質結合將內連線結構200IS1結合至內連線結構100IS2。舉例而言，將內連線結構200IS1的結合金屬特徵214a結合至內連線結構100IS2的結合金屬特徵142a，且將內連線結構200IS1的結合介電層212a結合至內連線結構100IS2的結合介電層140a。結合金屬特徵214a及142a包括具有結合功能及電性連接功能二者的有效結合特徵以及具有結合功能但不具有電性連接功能的虛設結合特徵。結合金屬特徵214a的大小可與結合金屬特徵142a的大小相同或不同。結合金屬特徵214a的中心軸線可與結合金屬特徵142a的中心軸線對準或不與結合金屬特徵142a的中心軸線對準。
參照圖5C，對基底200的第二側S4執行薄化製程，以減小基底200的厚度。在一些實施例中，對基底200的第二側S4執行薄化製程，以將基底200薄化至所期望的厚度。在一些實施例中，經薄化的基底200的厚度TH5介於自約5微米至10微米的範圍內。薄化製程可包括磨削製程、研磨製程、類似製程或其組合。
此後，穿過基底200及介電層210形成基底穿孔TSV1且基底穿孔TSV1著陸於內連線結構200IS1的金屬特徵214上。在一些實施例中，藉由微影製程及蝕刻製程來穿過基底200及介電層210形成通孔開口。此後，在通孔開口的側壁及底部上形成絕緣襯層216。絕緣襯層216可包含氧化矽、氮氧化矽或類似材料。然後執行非等向性蝕刻製程，以移除絕緣體襯墊的底部部分，因此其餘的絕緣襯層216形成於通孔開口的側壁上。在一些實施例中，絕緣襯層216的頂表面實質上與基底200的第二側S4齊平，且絕緣襯層216的底表面實質上與介電層210d的表面齊平。
在一些實施例中，在形成基底穿孔TSV1的操作期間，同時穿過基底200及介電層210形成基底穿孔TSV2且基底穿孔TSV2著陸於金屬特徵213及215上。因此，基底穿孔TSV2經由位於基底穿孔TSV2與電容器200C1及下伏的電晶體T之間的內連線結構200IS1及100IS2而電性連接至電容器200C1及下伏的電晶體T。基底穿孔TSV2的元件配置與基底穿孔TSV1的元件配置相似。
在一些實施例中，可在同一製程操作中形成凸塊下金屬（UBM）接墊221與下伏的基底穿孔TSV1/TSV2。舉例而言，藉由雙鑲嵌製程將金屬襯層218與金屬層220形成為不具有介面的積體接墊與通孔結構。金屬襯層218可包括晶種層及/或障壁層。晶種層可包含Ti/Cu。障壁層可包含Ta、TaN、Ti、TiN、CoW或其組合。金屬層220可包含Cu、Al、Ti、Ta、W、Ru、Co、Ni、類似材料或其組合。在一些實例中，金屬襯層218、金屬層220及絕緣襯層216構成基底穿孔TSV1。可根據需要而在不同的製程操作中形成凸塊下金屬（UBM）接墊221與基底穿孔TSV1/TSV2。
此後，在UBM接墊221之上形成電性連接至UBM接墊221的導電端子或凸塊222。在一些實施例中，凸塊222包括焊料凸塊，及/或可包括金屬支柱（例如，銅支柱）、形成於金屬支柱上的焊料頂蓋及/或類似凸塊。可藉由合適的製程（例如蒸鍍、電鍍、球滴或網版印刷）形成凸塊222。由此便完成一些實施例的半導體裝置20。
在一些實施例的半導體裝置20中，電容器200C1與電晶體T設置於薄基底100的相對側處且經由垂直電力軌條（由金屬通孔VS1及VS21、內連線結構100IS2及200IS1以及基底穿孔TSV1構成）連接至彼此，以使電性路徑及佈線顯著縮短且大大改善半導體裝置的電力完整性。
其中電容器是平面MIM電容器的以上實施例是出於例示目的而提供且不被解釋為限制本揭露。在其他實施例中，電容器可根據需要而為另一種類型的電容器（例如溝渠型MIM電容器）。
圖6A至圖6C示出根據本揭露一些實施例的形成半導體裝置的方法的剖視圖。圖6A至圖6C所示方法與圖5A至圖5C所示方法相似，因此在以下詳細闡述圖6A至圖6C所示方法與圖5A至圖5C所示方法之間的不同之處且在本文中不再對相似之處予以贅述。
參照圖6A，提供與圖5A所示結構相似的結構。
參照圖6B，提供包括電容器200C2的基底200。基底200可為半導體基底，例如矽基底。基底200是數百微米級的。在一些實施例中，基底200具有大於約700微米的厚度TH4。基底200具有第一側S3及與第一側S3相對的第二側S4。在一些實施例中，第一側S3是前側或有效側，且第二側S4是背側或非有效側。然而，本揭露並非僅限於此。在其他實施例中，第一側S3是背側且第二側S4是前側。在一些實施例中，第二基底200不具有電晶體。在其他實施例中，第二基底200包括電晶體。
此後，在基底200的第一側S3中形成由基底200及介電層258嵌置的電容器200C2。在一些實施例中，電容器200C2是溝渠型金屬-絕緣體-金屬（MIM）電容器，包括底部金屬電極252、頂部金屬電極256及形成於底部金屬電極252與頂部金屬電極256之間的電容器介電層254。在一些實施例中，電容器200C2由基底200及介電層258嵌置。具體而言，電容器200C2自基底200的第一側S3朝向第二側S4延伸。形成電容器200C2的方法包括在基底200中形成溝渠250以及交替地執行多個沈積製程與圖案化製程（例如，微影製程及蝕刻製程）。因此，底部金屬電極252及電容器介電層254沿著溝渠250的形貌共形地形成，且頂部金屬電極256被形成為對溝渠250進行填充。底部金屬電極252藉由介電層258a而與基底200的第一側S3隔開且由介電層258b嵌置。電容器介電層254設置於底部金屬電極252上且由介電層258c嵌置。頂部金屬電極256設置於電容器介電層254上且由介電層258d嵌置。介電層258a至258d被統稱為介電層258。底部金屬電極252及頂部金屬電極256中的每一者可包括鈦（Ti）層、氮化鈦（TiN）層、鉭（Ta）層、氮化鉭（TaN）層、類似層或其組合。電容器介電層254可包括氮化物層、氮化矽層或介電常數大於4的高介電常數介電層。示例性的高介電常數層可包含二氧化鉿、矽酸鉿、矽酸鋯、二氧化鋯、類似材料或其組合。電容器介電層254可為單層式結構或多層式結構。底部金屬電極252、電容器介電層254及頂部金屬電極256中的每一者的厚度可介於自約0.05微米至0.15微米的範圍內。在一些實施例中，電容器200C2的電容介於自約10 -6法拉至10 -3法拉的範圍內。在一些實施例中，底部金屬電極252具有未被頂部金屬電極256及電容器介電層254覆蓋（或不與頂部金屬電極256及電容器介電層254對準）的延伸部分253。在一些實施例中，頂部金屬電極256包括不與下伏的電容器介電層254及底部金屬電極252對準的延伸部分257。在一些實施例中，電容器介電層254的一個側壁與底部金屬電極252的側壁對準，且電容器介電層254的相對側壁與頂部金屬電極256的側壁對準。
介電層258可包括金屬間介電（IMD）層。IMD層可包含氧化矽、氮氧化矽、氮化矽、介電常數小於3.5的低介電常數材料、類似材料或其組合。介電層258與電容器介電層254可包含不同的材料。最頂部介電層258d覆蓋頂部金屬電極256的頂部及側壁。
之後，在基底200的第一側S3上形成電性連接至電容器200C2的內連線結構200IS1。內連線結構200IS1可包括由介電層212嵌置的金屬特徵214。金屬特徵214設置於介電層212中且彼此電性連接。介電層212可包括具有不同材料的蝕刻停止層與金屬間介電（IMD）層。蝕刻停止層可包含氮化矽、氮氧化矽、具有氧（O）元素或碳（C）元素的氮化矽、金屬氧化物（例如Al 2O 3）、類似材料或其組合。IMD層可包含氧化矽、氮氧化矽、氮化矽、介電常數小於3.5的低介電常數材料、類似材料或其組合。金屬特徵214包括金屬線、金屬通孔及/或金屬接墊。金屬通孔形成於兩條金屬線之間且與所述兩條金屬線接觸。金屬特徵214可包含Cu、Al、Ti、Ta、W、Ru、Co、Ni、類似材料或其組合。在一些實施例中，可在每一金屬特徵214與介電層212之間設置金屬襯層，以防止金屬特徵214的材料遷移至下伏的電容器200C2。在一些實施例中，金屬襯層包括晶種層及/或障壁層。晶種層可包含Ti/Cu。障壁層可包含Ta、TaN、Ti、TiN、CoW或其組合。在一些實施例中，藉由雙鑲嵌製程形成內連線結構200IS1。舉例而言，可藉由雙鑲嵌製程將金屬線與下伏的金屬通孔形成為不具有介面的集成線與通孔結構。在一些實施例中，金屬特徵214包括電性連接至頂部金屬電極256的金屬特徵213以及電性連接至底部金屬電極252的金屬特徵215。具體而言，金屬特徵213的金屬通孔著陸於頂部金屬電極256的延伸部分257上，且金屬特徵215的金屬通孔著陸於底部金屬電極252的延伸部分253上。
在一些實施例中，最頂部金屬特徵214a由最頂部介電層212a嵌置，且最頂部金屬特徵214a的頂表面實質上與最頂部介電層212a的頂表面齊平。在一些實施例中，最頂部金屬特徵214a及最頂部介電層212a被統稱為「第二結合結構」。在一些實例中，最頂部金屬特徵214a被稱為「第二結合金屬特徵」或「第二結合接墊/通孔」。在一些實例中，最頂部介電層212a被稱為「第二結合介電層」或「第二結合膜」。
仍參照圖6B，對基底200進行翻轉且然後將基底200結合至基底100，使內連線結構200IS1面對內連線結構100IS2。在一些實施例中，藉由金屬對金屬結合及介電質對介電質結合將內連線結構200IS1結合至內連線結構100IS2。舉例而言，將內連線結構200IS1的結合金屬特徵214a結合至內連線結構100IS2的結合金屬特徵142a，且將內連線結構200IS1的結合介電層212a結合至內連線結構100IS2的結合介電層140a。結合金屬特徵214a及142a包括具有結合功能及電性連接功能二者的有效結合特徵以及具有結合功能但不具有電性連接功能的虛設結合特徵。結合金屬特徵214a的大小可與結合金屬特徵142a的大小相同或不同。結合金屬特徵214a的中心軸線可與結合金屬特徵142a的中心軸線對準或不與結合金屬特徵142a的中心軸線對準。
參照圖6C，對基底200的第二側S4執行薄化製程，以減小基底200的厚度。在一些實施例中，對基底200的第二側S4執行薄化製程，以將基底200薄化至所期望的厚度。在一些實施例中，經薄化的基底200的厚度TH6介於自約5微米至15微米的範圍內。薄化製程可包括磨削製程、研磨製程、類似製程或其組合。
此後，穿過基底200及介電層258形成基底穿孔TSV1且基底穿孔TSV1著陸於內連線結構200IS1的金屬特徵214上。在一些實施例中，藉由微影製程及蝕刻製程來穿過基底200及介電層258形成通孔開口。此後，在通孔開口的側壁及底部上形成絕緣襯層216。絕緣襯層216可包含氧化矽、氮氧化矽或類似材料。然後執行非等向性蝕刻製程以移除絕緣體襯墊的底部部分，因此其餘的絕緣襯層216形成於通孔開口的側壁上。在一些實施例中，絕緣襯層216的頂表面實質上與基底200的第二側S4齊平，且絕緣襯層216的底表面實質上與介電層258d的表面齊平。
在一些實施例中，在形成基底穿孔TSV1的操作期間，同時穿過基底200及介電層258形成基底穿孔TSV2且基底穿孔TSV2著陸於金屬特徵213及215上。因此，基底穿孔TSV2經由位於基底穿孔TSV2與電容器200C2及下伏的電晶體T之間的內連線結構200IS1及100IS2而電性連接至電容器200C2及下伏的電晶體T。基底穿孔TSV2的元件配置與基底穿孔TSV1的元件配置相似。
在一些實施例中，可在同一製程操作中形成凸塊下金屬（UBM）接墊221與下伏的基底穿孔TSV1/TSV2。舉例而言，藉由雙鑲嵌製程將金屬襯層218與金屬層220形成為不具有介面的積體接墊與通孔結構。金屬襯層218可包括晶種層及/或障壁層。晶種層可包含Ti/Cu。障壁層可包含Ta、TaN、Ti、TiN、CoW或其組合。金屬層220可包含Cu、Al、Ti、Ta、W、Ru、Co、Ni、類似材料或其組合。在一些實例中，金屬襯層218、金屬層220及絕緣襯層216構成基底穿孔TSV1。可根據需要而在不同的製程操作中形成凸塊下金屬（UBM）接墊221與基底穿孔TSV1/TSV2。
此後，在UBM接墊221之上形成電性連接至UBM接墊221的導電端子或凸塊222。在一些實施例中，凸塊222包括焊料凸塊，及/或可包括金屬支柱（例如，銅支柱）、形成於金屬支柱上的焊料頂蓋及/或類似凸塊。可藉由合適的製程（例如蒸鍍、電鍍、球滴或網版印刷）形成凸塊222。由此便完成一些實施例的半導體裝置21。
在一些實施例的半導體裝置21中，電容器200C2與電晶體T設置於薄基底100的相對側處且經由垂直電力軌條（由金屬通孔VS1及VS21、內連線結構100IS2及200IS1以及基底穿孔TSV1構成）連接至彼此，以使電性路徑及佈線顯著縮短且大大改善半導體裝置的電力完整性。
在以上實施例中，對圖5B及圖6B所示結構執行「後TSV製程（TSV-last process）」。然而，本揭露並非僅限於此。在其他實施例中，可執行「先TSV製程（TSV-first process）」而非「後TSV製程」。具體而言，所述方法可包括：在基底200的第一側S3處形成電容器200C1/200C2；形成延伸至基底200中的基底穿孔TSV1/TSV2；形成電性連接至電容器200C1/200C2及基底穿孔TSV1/TSV2的內連線結構200IS1；將第二基底200結合至第一基底100，使內連線結構200IS1與內連線結構100IS2面對彼此；對基底200進行薄化以暴露出基底穿孔TSV1/TSV2的表面；以及在基底穿孔TSV1/TSV2上形成凸塊222。
圖7A及圖7B示出根據本揭露一些實施例的半導體裝置的剖視圖。
圖7A所示半導體裝置30與圖5C所示半導體裝置20相似，因此在以下詳細闡述半導體裝置30與半導體裝置20之間的不同之處且在本文中不再對相似之處予以贅述。在圖7A所示半導體裝置30中，在電容器200C1與結合結構（包括金屬特徵214a及介電層212a）之間更包括電感器300。在一些實施例中，電感器300包括被金屬繞組302環繞的磁性芯體304。磁性芯體304可包含鈷鋯鉭（CoZrTa）（Cobalt Zirconium Tantalum，CZT）、NiFe、類似材料或其組合。在一些實施例中，金屬繞組302在磁性芯體304的外部以螺旋方式回轉。在一些實施例中，金屬繞組302電性連接至內連線結構200IS1的金屬特徵。在一些實施例中，金屬繞組302與位於金屬繞組302旁邊的內連線結構200IS1的一些金屬特徵同時形成。在其他實施例中，金屬繞組302與位於金屬繞組302旁邊的內連線結構200IS1的一些金屬特徵分開形成。
圖7B所示半導體裝置31與圖5C所示半導體裝置20相似，因此在以下詳細闡述半導體裝置31與半導體裝置20之間的不同之處且在本文中不再對相似之處予以贅述。在圖7B所示半導體裝置31中，在電容器200C1與結合結構（包括金屬特徵214a及介電層212a）之間更包括電感器400。在一些實施例中，電感器400包括被磁性繞組402環繞的金屬芯體404。磁性繞組402可包含鈷鋯鉭（CoZrTa；CZT）、NiFe、類似材料或其組合。在一些實施例中，磁性繞組402在金屬芯體404的外部以螺旋方式回轉。在一些實施例中，金屬芯體404電性連接至內連線結構200IS1的金屬特徵（未在此橫截面中示出）。在一些實施例中，磁性繞組402與位於磁性繞組402旁邊的內連線結構200IS1的一些金屬特徵分開形成。
在一些實施例中，半導體裝置11/12/13/14/15/16/17/18包括：電晶體T，設置於基底100的第一側S1處；第一介電層110，設置於基底100的第一側S1處且位於電晶體T旁邊；第一金屬通孔VS1，穿透過第一介電層110且位於電晶體T旁邊；第一內連線結構100IS1，設置於基底100的第一側S1之上且電性連接至電晶體T及第一金屬通孔VS1；電容器100C1/100C2，位於基底100的與第一側S1相對的第二側S2處；第二介電層118/152，設置於電容器100C1/100C2旁邊；第二金屬通孔VS21，穿透過第二介電層118/152及基底100且著陸於第一金屬通孔VS1上；以及第二內連線結構100IS2，設置於基底100的第二側S2之上且電性連接至電容器100C1/100C2及第二金屬通孔VS21。
在一些實施例中，電容器100C1是平面MIM電容器且完全由第二介電層118嵌置，且平面MIM電容器的兩個電極122及126中的一者的側壁連接至第二金屬通孔VS21側邊的第三金屬通孔VS22。在一些實施例中，電容器100C2是溝渠型MIM電容器且由第二介電層152及基底100嵌置，且溝渠型MIM電容器的兩個電極154及158中的一者的側壁連接至第二金屬通孔VS21側邊的第三金屬通孔VS22。亦可應用例如動態隨機存取記憶體（dynamic random access memory，DRAM）堆疊式電容器等其他電容器。
在一些實施例中，半導體裝置11/12/13/14/15/16/17/18更包括第三金屬通孔VS22，第三金屬通孔VS22穿透過第二介電層118/152及基底100且著陸於電晶體T的應變區106/108中的一者上。
在一些實施例中，半導體裝置11/12/15/16更包括結合至第一內連線結構100IS1的載體CS1及結合至第二內連線結構100IS2的凸塊144。
在一些實施例中，半導體裝置13/14/17/18更包括結合至第二內連線結構100IS2的載體CS2及結合至第一內連線結構100IS1的凸塊146。
在一些實施例中，半導體裝置20/21/30/31包括：電晶體T，設置於第一基底100的第一側S1處；第一內連線結構100IS2，設置於第一基底100的第二側S2之上且電性連接至電晶體T；電容器200C1/200C2，設置於第二基底200的第一側S3處；以及第二內連線結構200IS1，設置於第二基底200的電容器200C1/200C2之上，其中第一內連線結構100IS2與第二內連線結構200IS1經由金屬對金屬結合及介電質對介電質結合而結合至彼此。
在一些實施例中，電容器200C1是平面MIM電容器，且電容器200C1的電極202及206分別連接至第二內連線結構200IS1的金屬特徵213及215。在一些實施例中，電容器200C2是溝渠型MIM電容器，且電容器200C2的電極252及256分別連接至第二內連線結構200IS1的金屬特徵213及215。亦可應用例如DRAM堆疊式電容器等其他電容器。
在一些實施例中，半導體裝置20/21更包括位於第二基底200的第二側S4上的凸塊222。在一些實施例中，半導體裝置20/21更包括結合至第一內連線結構100IS1的載體CS1。
在一些實施例中，在半導體裝置30/31中更包括電感器300/400，且所述電感器300/400設置於電容器200C1與第二內連線結構200IS1的結合特徵之間。
在一些實施例中，第一基底100的第一側S1是前側，且第二基底200的第一側S3是前側，因此所述結合是面對面（face-to-face，F2F）結合。然而，本揭露並非僅限於此。在其他實施例中，第一基底100的第一側S1是前側，且第二基底200的第一側S3是背側，因此所述結合是面對背（face-to-back，F2B）結合。在其他實施例中，亦可存在其他背對背結合及背對面結合，只要基底的厚度足夠薄且配線的佈線路徑縮短即可。
在以上實施例中，電晶體是GAA電晶體。然而，本揭露並非僅限於此。電晶體可為鰭場效電晶體（fin field-effect transistor，FinFET）或平面電晶體。
根據本揭露的一個態樣，提供一種形成半導體裝置的方法。在基底的第一側處形成電晶體且在所述電晶體旁邊形成第一介電層。穿過所述第一介電層且在所述電晶體旁邊形成第一金屬通孔。在所述基底的所述第一側之上形成電性連接至所述電晶體及所述第一金屬通孔的第一內連線結構。自所述基底的與所述第一側相對的第二側對所述基底進行薄化。在所述基底的所述第二側處形成電容器且在所述電容器旁邊形成第二介電層。穿過所述第二介電層及所述基底形成電性連接至所述第一金屬通孔的第二金屬通孔。
根據本揭露的一個態樣，提供一種形成半導體裝置的方法。在第一基底的第一側處形成電晶體且在所述電晶體旁邊形成第一介電層。穿過所述第一介電層且在所述電晶體旁邊形成第一金屬通孔。在所述第一基底的所述第一側之上形成電性連接至所述電晶體及所述第一金屬通孔的第一內連線結構。自所述第一基底的與所述第一側相對的第二側對所述第一基底進行薄化。穿過所述第一基底形成連接至所述第一金屬通孔的第二金屬通孔。在所述第一基底的所述第二側之上形成電性連接至所述第二金屬通孔的第二內連線結構。提供第二基底，所述第二基底具有位於所述第二基底的第一側處的電容器。將所述第二基底結合至所述第一基底，使所述電容器與所述第二內連線結構面對彼此。
根據本揭露的一個態樣，一種半導體裝置包括：電晶體，設置於基底的第一側處；第一介電層，設置於所述基底的所述第一側處且位於所述電晶體旁邊；第一金屬通孔，穿透過所述第一介電層且位於所述電晶體旁邊；第一內連線結構，設置於所述基底的所述第一側之上且電性連接至所述電晶體及所述第一金屬通孔；電容器，位於所述基底的與所述第一側相對的第二側處；第二介電層，設置於所述電容器旁邊；第二金屬通孔，穿透過所述第二介電層及所述基底且著陸於所述第一金屬通孔上；以及第二內連線結構，設置於所述基底的所述第二側之上且電性連接至所述電容器及所述第二金屬通孔。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、取代及變更。
11、12、13、14、15、16、17、18、20、21、30、31:半導體裝置 100:基底 100C1、100C2:電容器 100IS1:內連線結構 100IS2:內連線結構 104:奈米線 106、108:應變區 109:內部間隔件 110:介電層 111:閘極介電層 112:閘極結構 113:閘極電極 114、218、1301、1302:金屬襯層 116、220、1321、1322:金屬層 118、152:介電層 118a、118b、118c、118d、120、140、152a、152b、152c、152d、210、210a、210b、210c、212、258、258a、258b、258c:介電層 119、142、213、214、215:金屬特徵 122:電極 123、127、155、159、203、207、253、257:延伸部分 124、156、204、254:電容器介電層 126:電極 136、138:金屬特徵 140a:介電層 142a:金屬特徵 144、146、222:凸塊 150、250:溝渠 154、202、252:電極 158、206、256:電極 200:基底 200C1、200C2:電容器 200IS1:內連線結構 210d、258d:介電層 212a:介電層 214a:金屬特徵 216、1281、1282:絕緣襯層 221:凸塊下金屬（UBM）接墊 300、400:電感器 302:金屬繞組 304:磁性芯體 402:磁性繞組 404:金屬芯體 A、B、C:放大圖 CS1:載體 CS2:載體 LS21、LS22:金屬線 P:薄化製程 S1、S3:第一側 S2、S4:第二側 T:電晶體 TH1、TH2、TH3、TH4、TH5、TH6:厚度 TSV1、TSV2:基底穿孔 VS1:金屬通孔 VS21:金屬通孔 VS22:金屬通孔
藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1A至圖1I示出根據本揭露一些實施例的形成半導體裝置的方法的剖視圖。 圖2A至圖2I示出根據本揭露一些實施例的形成半導體裝置的方法的剖視圖。 圖3A至圖3G示出根據本揭露一些實施例的形成半導體裝置的方法的剖視圖。 圖4A及圖4B示出根據本揭露一些實施例的半導體裝置的剖視圖。 圖5A至圖5C示出根據本揭露一些實施例的形成半導體裝置的方法的剖視圖。 圖6A至圖6C示出根據本揭露一些實施例的形成半導體裝置的方法的剖視圖。 圖7A及圖7B示出根據本揭露一些實施例的半導體裝置的剖視圖。
11:半導體裝置
100:基底
100C1:電容器
100IS1:內連線結構
100IS2:內連線結構
104:奈米線
106、108:應變區
109:內部間隔件
110:介電層
111:閘極介電層
112:閘極結構
113:閘極電極
114、1301、1302:金屬襯層
116、1321、1322:金屬層
118:介電層
118a、118b、118c、118d、120、140:介電層
119、142:金屬特徵
122:電極
123、127:延伸部分
124:電容器介電層
126:電極
136、138:金屬特徵
144:凸塊
1281、1282:絕緣襯層
A、B、C:放大圖
CS1:載體
LS21、LS22:金屬線
S1:第一側
S2:第二側
T:電晶體
TH2:厚度
VS1:金屬通孔
VS21:金屬通孔
VS22:金屬通孔

Claims (20)

  1. 一種形成半導體裝置的方法，包括： 在基底的第一側處形成電晶體且在所述電晶體旁邊形成第一介電層； 穿過所述第一介電層且在所述電晶體旁邊形成第一金屬通孔； 在所述基底的所述第一側之上形成電性連接至所述電晶體及所述第一金屬通孔的第一內連線結構； 自所述基底的與所述第一側相對的第二側對所述基底進行薄化； 在所述基底的所述第二側處形成電容器且在所述電容器旁邊形成第二介電層；以及 穿過所述第二介電層及所述基底形成第二金屬通孔，其中所述第二金屬通孔連接至所述第一金屬通孔。
  2. 如請求項1所述的形成半導體裝置的方法，其中所述電晶體是全環繞閘極電晶體，所述全環繞閘極電晶體包括環繞奈米線的閘極結構，所述奈米線藉由兩個應變區而懸置。
  3. 如請求項2所述的形成半導體裝置的方法，更包括在形成所述第二金屬通孔期間形成第三金屬通孔，所述第三金屬通孔穿透過所述第二介電層及所述基底且連接至所述電晶體的所述應變區中的一者。
  4. 如請求項3所述的形成半導體裝置的方法，其中所述第三金屬通孔與所述電容器的金屬電極中的一者進行實體接觸。
  5. 如請求項1所述的形成半導體裝置的方法，更包括在所述基底的所述第二側之上形成電性連接至所述電容器及所述第二金屬通孔的第二內連線結構。
  6. 如請求項5所述的形成半導體裝置的方法，更包括在對所述基底進行薄化之前將第一載體結合至所述第一內連線結構。
  7. 如請求項6所述的形成半導體裝置的方法，更包括： 將第二載體結合至所述第二內連線結構； 自所述第一內連線結構移除所述第一載體；以及 在所述第一內連線結構之上形成凸塊。
  8. 如請求項1所述的形成半導體裝置的方法，其中所述電容器是平面金屬-絕緣體-金屬電容器，且所述平面金屬-絕緣體-金屬電容器的第一電極及第二電極中的一者的側壁連接至所述第二金屬通孔側邊的第三金屬通孔。
  9. 如請求項8所述的形成半導體裝置的方法，其中經薄化的所述基底的厚度介於自約0.01微米至0.1微米的範圍內。
  10. 如請求項1所述的形成半導體裝置的方法，其中所述電容器是溝渠型金屬-絕緣體-金屬電容器，且所述溝渠型金屬-絕緣體-金屬電容器的第一電極及第二電極中的一者的側壁連接至所述第二金屬通孔側邊的第三金屬通孔。
  11. 如請求項10所述的形成半導體裝置的方法，其中經薄化的所述基底的厚度介於自約5微米至15微米的範圍內。
  12. 一種形成半導體裝置的方法，包括： 在第一基底的第一側處形成電晶體且在所述電晶體旁邊形成第一介電層； 穿過所述第一介電層且在所述電晶體旁邊形成第一金屬通孔； 在所述第一基底的所述第一側之上形成電性連接至所述電晶體及所述第一金屬通孔的第一內連線結構； 自所述第一基底的與所述第一側相對的第二側對所述第一基底進行薄化； 穿過所述第一基底形成第二金屬通孔，其中所述第二金屬通孔連接至所述第一金屬通孔； 在所述第一基底的所述第二側之上形成電性連接至所述第二金屬通孔的第二內連線結構； 提供第二基底，所述第二基底包括位於所述第二基底的第一側處的電容器；以及 將所述第二基底結合至所述第一基底，使所述電容器與所述第二內連線結構面對彼此。
  13. 如請求項12所述的形成半導體裝置的方法，其中所述電容器是金屬-絕緣體-金屬電容器，且所述金屬-絕緣體-金屬電容器的第一電極及第二電極分別連接至所述第二內連線結構的第一金屬特徵及第二金屬特徵。
  14. 如請求項12所述的形成半導體裝置的方法，更包括形成基底穿孔，所述基底穿孔穿透過所述第二基底且著陸於所述第二內連線結構的金屬特徵上。
  15. 如請求項12所述的形成半導體裝置的方法，更包括在所述第一基底的所述第一側之上形成電性連接至所述電容器的第三內連線結構，其中所述第三內連線結構藉由金屬對金屬結合及介電質對介電質結合而結合至所述第二內連線結構。
  16. 如請求項12所述的形成半導體裝置的方法，其中所述電晶體是全環繞閘極電晶體，所述全環繞閘極電晶體包括環繞奈米線的閘極，所述奈米線藉由兩個應變區而懸置。
  17. 如請求項16所述的形成半導體裝置的方法，更包括在形成所述第二金屬通孔期間形成第三金屬通孔，所述第三金屬通孔穿透過所述第一基底且連接至所述電晶體的所述應變區中的一者。
  18. 一種半導體裝置，包括： 電晶體，設置於基底的第一側處； 第一介電層，設置於所述基底的所述第一側處且位於所述電晶體旁邊； 第一金屬通孔，穿透過所述第一介電層且位於所述電晶體旁邊； 第一內連線結構，設置於所述基底的所述第一側之上且電性連接至所述電晶體及所述第一金屬通孔； 電容器，位於所述基底的與所述第一側相對的第二側處； 第二介電層，設置於所述電容器旁邊； 第二金屬通孔，穿透過所述第二介電層及所述基底且著陸於所述第一金屬通孔上；以及 第二內連線結構，設置於所述基底的所述第二側之上且電性連接至所述電容器及所述第二金屬通孔。
  19. 如請求項18所述的半導體裝置，其中所述電容器是金屬-絕緣體-金屬電容器，且所述金屬-絕緣體-金屬電容器的第一電極及第二電極中的一者的側壁連接至所述第二金屬通孔側邊的第三金屬通孔。
  20. 如請求項18所述的半導體裝置，更包括第三金屬通孔，所述第三金屬通孔穿透過所述第二介電層及所述基底且著陸於所述電晶體的應變區中的一者上。
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