CN218351457U - 集成芯片 - Google Patents

集成芯片 Download PDF

Info

Publication number
CN218351457U
CN218351457U CN202222366937.3U CN202222366937U CN218351457U CN 218351457 U CN218351457 U CN 218351457U CN 202222366937 U CN202222366937 U CN 202222366937U CN 218351457 U CN218351457 U CN 218351457U
Authority
CN
China
Prior art keywords
conductive
disposed
perimeter
interconnect structure
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202222366937.3U
Other languages
English (en)
Inventor
庄学理
黄仲仁
吴伟成
黄文铎
洪雅琪
林佳盛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Application granted granted Critical
Publication of CN218351457U publication Critical patent/CN218351457U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54406—Marks applied to semiconductor devices or parts comprising alphanumeric information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Element Separation (AREA)

Abstract

本实用新型实施例的各种实施例涉及一种集成芯片(IC)。所述IC包括位于衬底中的第一深沟槽隔离(DTI)结构。介电结构位于衬底之上。内连线结构位于介电结构中。内连线结构包括电耦合在一起的下部内连线结构与上部内连线结构。上部内连线结构包括多个导电板。所述多个导电板在垂直方向上堆叠且电耦合在一起。后侧衬底穿孔(BTSV)位于衬底及介电结构中。BTSV从下部内连线结构的导电特征延伸穿过介电结构及衬底。下部内连线结构的导电特征至少部分地在侧向上位于DTI结构的周界内。BTSV位于DTI结构的周界内。

Description

集成芯片
技术领域
本实用新型实施例涉及一种集成芯片。
背景技术
半导体行业通过缩小最小特征大小(minimum feature size)来不断提高集成芯片(integrated chip，IC)的处理能力及功耗。然而，近年来，工艺限制使得继续缩小最小特征大小变得困难。通过各种三维(three-dimensional，3D)集成技术将二维(two-dimensional，2D)IC堆叠成3D IC已经成为继续提高处理能力及功耗的潜在方法。虽然3DIC提供许多优势，但各种3D IC的电路探针(circuit probe，CP)测试仍可具有挑战性。
实用新型内容
在一些实施例中，本实用新型实施例提供一种集成芯片(IC)。所述IC包括设置在半导体衬底中的第一环形深沟槽隔离(DTI)结构。介电结构设置在半导体衬底之上。导电内连线结构设置在介电结构中。导电内连线结构包括下部导电内连线结构。导电内连线结构包括上部导电内连线结构，所述上部导电内连线结构设置在下部导电内连线结构之上且电耦合到下部导电内连线结构。上部导电内连线结构包括多个导电板。所述多个导电板在垂直方向上堆叠且电耦合在一起。后侧衬底穿孔(BTSV)设置在半导体衬底及介电结构中，其中BTSV从下部导电内连线结构的第一导电特征延伸穿过介电结构及半导体衬底两者，其中下部导电内连线结构的第一导电特征至少部分地在侧向上设置在第一环形DTI结构的周界内，且其中BTSV设置在第一环形DTI结构的周界内。
在一些实施例中，本实用新型实施例提供一种集成芯片(IC)。所述IC包括设置在半导体衬底的一侧上的介电结构。导电内连线结构设置在介电结构中。导电内连线结构设置在IC的装置区与IC的测试区两者中。半导体装置设置在半导体衬底上及IC的装置区中。IC的测试区设置在半导体装置的周界的外侧。导电内连线结构包括设置在IC的测试区中的第一下部导电内连线结构及第一上部导电内连线结构两者。第一上部导电内连线结构设置在第一下部导电内连线结构之上且电耦合到第一下部导电内连线结构。第一上部导电内连线结构包括多个导电板。所述多个导电板在垂直方向上堆叠且电耦合在一起。多个后侧衬底穿孔(BTSV)设置在半导体衬底及介电结构中，其中所述多个BTSV分别与第一下部导电内连线结构的多个导电特征接触，其中所述多个BTSV中的每一者从所述多个导电特征中的对应一者延伸穿过介电结构及半导体衬底两者，且其中所述多个BTSV中的每一者设置在IC的测试区内。
附图说明
结合附图阅读以下详细说明，会最好地理解本实用新型实施例的各个方面。应注意，根据本行业中的标准惯例，各种特征并未按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A至图1B示出集成芯片(IC)的一些实施例的各种视图，所述集成芯片(IC)包括电耦合到多个导电层中的第一导电层的导电线的后侧衬底穿孔(BTSV)。
图2示出图1A至图1B所示IC的一些实施例的剖视图。
图3A至图3F示出图2所示IC的一些实施例的各种剖视图。
图4A至图4C示出图2所示IC的一些实施例的各种布局图。
图5A至图5C示出图2所示IC的一些实施例的各种剖视图。
图6示出图5A至图5C所示IC的一些其他实施例的剖视图。
图7示出图6所示IC的一些其他实施例的剖视图。
图8示出图1所示IC的一些实施例的布局图。
图9示出图2所示IC的一些其他实施例的剖视图。
图10示出图1所示IC的一些其他实施例的剖视图。
图11示出图10所示IC的区域的一些其他实施例的剖视图。
图12至图21示出用于形成IC的方法的一些实施例的一系列剖视图，所述IC包括电耦合到多个导电层中的第一导电层的导电线的BTSV。
图22示出用于形成IC的方法的一些实施例的流程图，所述IC包括电耦合到多个导电层中的第一导电层的导电线的BTSV。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本实用新型实施例。当然，这些仅为实例而非旨在进行限制。举例来说，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中在第一特征与第二特征之间可形成附加特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本实用新型实施例可在各种实例中重复使用参考编号和/或字母。此种重复使用是为了简明及清晰起见，且自身并不表示所讨论的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在…之下(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。除了图中所绘示的取向以外，所述空间相对性用语还旨在囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)，且本文所用的空间相对性描述语可同样相应地作出解释。
常常会利用三维(3D)集成技术(例如，3D晶片级封装、基于2.5D中介层的集成及基于3D中介层的集成、3D堆叠IC、单片式3D IC、3D异构集成(heterogeneous integration)、3D系统集成(systems integration)等)将二维(2D)集成芯片(IC)堆叠成3D IC。这些3D IC中的一些3D IC是通过双极-互补金属氧化物半导体(complementary metal-oxidesemiconductor，CMOS)-双扩散金属氧化物半导体(double-diffused metal-oxidesemiconductor，DMOS)(bipolar-CMOS-DMOS，BCD)工艺形成。通过BCD工艺形成的3D IC(BCD3D IC)包括高电压半导体装置(例如，100伏(V)BCD装置)及低电压半导体装置(例如，逻辑金属氧化物半导体场效晶体管(metal–oxide–semiconductor field-effecttransistor，MOSFET)、存储单元等)。
BCD 3D IC的半导体装置设置在半导体衬底上。浅沟槽隔离(shallow trenchisolation，STI)结构设置在半导体衬底中且在侧向上环绕半导体装置。内连线结构(例如，铜内连线)设置在半导体衬底的一侧上，且嵌入在层间介电(interlayer dielectric，ILD)结构中。内连线结构以预先确定的方式将BCD 3D IC的半导体装置电耦合在一起。
内连线结构包括多个导电线(例如，金属配线)及多个导通孔(例如，金属通孔)。所述多个导电线设置在多个导电层(例如，金属层1、金属层2等)中。所述多个导电层在垂直方向上堆叠。所述多个导电层在侧向上延伸穿过ILD结构，且经由所述多个导通孔中的各种导通孔电耦合在一起。一般来说，所述多个导电层从所述多个导电层中的最靠近半导体衬底设置的导电层开始以垂直的方式连续地进行编号。举例来说，所述多个导电层中的最靠近半导体衬底设置的导电层被称为第一导电层(例如，金属层1)，所述多个导电层中的下一最靠近半导体衬底的导电层被称为第二导电层(例如，金属层2)，所述多个导电层中的再下一最靠近半导体衬底的导电层被称为第三导电层(例如，金属层3)，以此类推。
由于BCD 3D IC的高电压装置，典型的BCD 3D IC内连线结构在上覆在STI结构之上的第一导电层(金属层1)或第二导电层(金属层2)中可能不具有功能性导电线(例如，由于内连线结构的导电线必须承受高电压(例如，100V))。由于内连线结构在第一导电层(金属层1)和/或第二导电层(金属层2)中可能不具有功能性导电线，因此BCD 3D IC可能不具有用于电子测试用途(例如，电路探针测试)的后侧衬底穿孔(back-side through-substrate via，BTSV)(例如，用于形成BTSV的工艺与BCD 3D IC已不兼容)。这样一来，BCD3D IC的电子测试(例如，晶片测试)会受到限制，这可能会降低产量和/或增加制作BCD 3DIC的成本。
本实用新型实施例的各种实施例涉及一种集成芯片(IC)(例如，BCD 3D IC)，所述IC包括设置在半导体衬底中的环形深沟槽隔离(deep trench isolation，DTI)结构。介电结构设置在半导体衬底之上。导电内连线结构设置在介电结构中。导电内连线结构包括至少部分地在侧向上设置在环形DTI结构的周界内的下部导电内连线结构。导电内连线结构包括上部导电内连线结构，所述上部导电内连线结构上覆在下部导电内连线结构之上且电耦合到下部导电内连线结构。后侧衬底穿孔(BTSV)设置在半导体衬底及介电结构中。BTSV从下部导电内连线结构的第一导电特征延伸穿过介电结构及半导体衬底两者。下部导电内连线结构的第一导电特征设置在第一导电层(例如，金属层1)中。BTSV设置在第一环形DTI结构的周界内。由于BTSV设置在第一环形DTI结构的周界内，因此BTSV可电耦合到下部导电内连线结构的第一导电特征(例如，BTSV可电耦合到金属层1的导电线/导电岛(conductiveisland))。因此，BTSV可用于电子测试用途(例如，电路探针测试)。由此，BCD 3D IC的电子测试(例如，晶片测试)可得到改善，这可能会增加产量和/或降低制作BCD 3D IC的成本。
图1A至图1B示出集成芯片(IC)的一些实施例的各种视图100a至100b，所述IC包括电耦合到多个导电层中的第一导电层的导电线的后侧衬底穿孔(BTSV)。更具体来说，图1A示出包括电耦合到多个导电层中的第一导电层的导电线的BTSV的IC的一些实施例的剖视图100a。图1B示出图1A所示IC的沿着图1A所示线A-A截取的剖视图100b。
如图1A至图1B的各种视图100a至100b中所示，IC包括装置区102及测试区103。IC包括设置在装置区102及测试区103中的衬底104。半导体装置105(例如，高电压BCD装置(例如，100伏(V)侧向扩散金属氧化物半导体(laterally-diffused metal-oxidesemiconductor，LDMOS)装置))设置在衬底104上。多个浅沟槽隔离(STI)结构106设置在衬底104中。所述多个STI结构106设置在装置区102及测试区103中。多个深沟槽隔离(DTI)结构108设置在衬底104中。所述多个DTI结构108设置在装置区102及测试区103中。所述多个DTI结构108包括设置在测试区103中的第一环形DTI结构108a。
层间介电(ILD)结构110设置在衬底104及半导体装置105之上。衬底104具有第一表面104a(例如，前侧表面)及与第一表面104a相对的第二表面104b(例如，后侧表面)。ILD结构110设置在装置区102及测试区103中。导电内连线结构112(例如，铜内连线)设置在衬底104之上及ILD结构110中。导电内连线结构112设置在装置区102及测试区103中。导电内连线结构112包括多个导电接触件114(例如，金属接触件)、多个导电线116(例如，金属配线)及多个导通孔118(例如，金属通孔)。导电内连线结构112电耦合到半导体装置105。导电内连线结构112以预先确定的方式将半导体装置105电耦合到IC的其他半导体装置(未示出)。在一些实施例中，所述多个导电接触件114、所述多个导电线116和/或所述多个导电孔118可为或可包含例如铜(Cu)、铝(Al)、钨(W)、金(Au)、银(Ag)、铂(Pt)、一些其他导电材料、或前述材料的组合。
所述多个导电线116设置在多个导电层120(例如，金属层)中。所述多个导电层120中的每一者沿着对应的侧向平面在侧向上延伸穿过ILD结构110。所述多个导电层120中的每一者包括由所述多个导电线116中的一个或多个组成的组。所述多个导电层120设置在彼此之上。所述多个导通孔118在垂直方向上在所述多个导电层120之间延伸，且以预先确定的方式将所述多个导电层120的所述多个导电线116电耦合在一起。
举例来说，所述多个导电层120包括设置在ILD层110中的第一导电层120a(例如，金属层1)、第二导电层120b(例如，金属层2)、第三导电层120c(例如，金属层3)、第四导电层120d(例如，金属层4)、第五导电层120e(例如，金属层5)、第六导电层120f(例如，金属层6)、及第七导电层120g(例如，金属层7)。所述多个导电层120还包括最上部导电层120h(例如，顶部金属层)。
第一导电层120a包括所述多个导电线116中的第一组导电线，第二导电层120b包括所述多个导电线116中的第二组导电线，第三导电层120c包括所述多个导电线116中的第三组导电线，第四导电层120d包括所述多个导电线116中的第四组导电线，第五导电层120e包括所述多个导电线116中的第五组导电线，第六导电层120f包括所述多个导电线116中的第六组导电线，且第七导电层120g包括所述多个导电线116中的第七组导电线。第一组导电线沿着平行于衬底104的第一表面104a延伸的第一侧向平面设置，第二组导电线沿着平行于第一侧向平面延伸的第二侧向平面设置，第三组导电线沿着平行于第二侧向平面延伸的第三侧向平面设置，第四组导电线沿着平行于第三侧向平面延伸的第四侧向平面设置，第五组导电线沿着平行于第四侧向平面延伸的第五侧向平面设置，第六组导电线沿着平行于第五侧向平面延伸的第六侧向平面设置，且第七组导电线沿着平行于第六侧向平面延伸的第七侧向平面设置。最上部导电层120h包括所述多个导电线116中作为所述多个导电线116中的最上部组导电线的第八组导电线。第八组导电线沿着平行于第七侧向平面延伸的第八侧向平面设置。
第二导电层120b设置在第一导电层120a之上，第三导电层120c设置在第二导电层120b之上，第四导电层120d设置在第三导电层120c之上，第五导电层120e设置在第四导电层120d之上，第六导电层120f设置在第五导电层120e之上，且第七导电层120g设置在第六导电层120f之上。最上部导电层120h设置在所述多个导电层120中的每一其他导电层之上。第一导电层120a被设置成比所述多个导电层120中的任何其他导电层更靠近衬底104。应理解，所述多个导电层120不限于八个导电层，而是所述多个导电层120也可包括任何合适数目的导电层。也应理解，最上部导电层120h(例如，最上部导电层120h的导电线)电耦合到在图1A中由虚线示出的下伏的导电层(例如，第七导电层120g的导电线、第六导电层120f的导电线、第五导电层120e的导电线，以此类推)。
导电内连线结构112还包括设置在测试区103中的多个导电板121。所述多个导电板121在垂直方向上堆叠。举例来说，所述多个导电板121包括第一导电板121a、第二导电板121b、第三导电板121c、第四导电板121d及第五导电板121e。第二导电板121b上覆在第一导电板121a之上，第三导电板121c上覆在第二导电板121b之上，第四导电板121d上覆在第三导电板121c之上，且第五导电板121e上覆在第四导电板121d之上。所述多个导电板121电耦合在一起。所述多个导通孔118的设置在测试区103中的导通孔将所述多个导电板121电耦合在一起。
第三导电层120c包括第一导电板121a，且第一导电板121a沿着第三侧向平面设置。第四导电层120d包括第二导电板121b，且第二导电板121b沿着第四侧向平面设置。第五导电层120e包括第三导电板121c，且第三导电板121c沿着第五侧向平面设置。第六导电层120f包括第四导电板121d，且第四导电板121d沿着第六侧向平面设置。第七导电层120g包括第五导电板121e，且第五导电板121e沿着第七侧向平面设置。应理解，所述多个导电板121并不限于五个在垂直方向上堆叠的导电板，而是所述多个导电板121可包括任何合适数目的在垂直方向上堆叠的导电板。
也应理解，所述多个导电板121可电耦合到最上部导电层120h的在图1A中由虚线示出的一个或多个导电线。虽然图1A示出最上部导电层120h的导电线设置在所述多个导电板121之上且电耦合到所述多个导电板121，但应理解，在其他实施例中，所述多个导电板121可在垂直方向上堆叠到最上部导电层120h。换句话说，所述多个导电板121包括上覆在第五导电板121e之上的第六导电板(未示出)，且最上部导电层120h包括第六导电板。在又一些实施例中，第六导电板可为测试焊盘(test pad)(例如，被配置成在晶片测试工艺期间上面放置有测试探针的探针焊盘)。
导电内连线结构112包括设置在装置区102中的第一下部导电内连线结构122。第一下部导电内连线结构122包括设置在装置区102中的所述多个导电接触件114、第一组导电线中的设置在装置区102中的导电线以及第二组导电线中的设置在装置区102中的导电线。所述多个导电接触件114在垂直方向上从衬底104延伸到第一组导电线中的导电线。所述多个导电接触件114将半导体装置105电耦合到第一组导电线中的导电线。第一下部导电内连线结构122也包括所述多个导通孔118中的设置在装置区102中且在垂直方向上在第一下部导电内连线结构122的导电线之间延伸的导通孔。
导电内连线结构112包括设置在装置区102中的第一上部导电内连线结构124。第一上部导电内连线结构124设置在第一下部导电内连线结构122之上。第一上部导电内连线结构124电耦合到第一下部导电内连线结构122。第一上部导电内连线结构124包括所述多个导电线116中的设置在装置区102中且设置在第二导电层120b之上的导电线。第一上部导电内连线结构124也包括所述多个导通孔118的设置在装置区102中且在垂直方向上在第一上部导电内连线结构124的导电线之间延伸的导通孔。第一下部导电内连线结构122电耦合到第一上部导电内连线结构124。
导电内连线结构112包括设置在测试区103中的第二下部导电内连线结构126。第二下部导电内连线结构126包括设置在测试区103中的第一组导电线中的导电线及设置在测试区103中的第二组导电线中的导电线。第二下部导电内连线结构126也包括所述多个导通孔118中的设置在测试区103中且在垂直方向上在第二下部导电内连线结构126的导电线之间延伸的导通孔。
导电内连线结构112也包括设置在测试区103中的第二上部导电内连线结构128。第二上部导电内连线结构128设置在第二下部导电内连线结构126之上。第二上部导电内连线结构128电耦合到第二下部导电内连线结构126。第二上部导电内连线结构128电耦合到第一上部导电内连线结构124。因此，在一些实施例中，第一下部导电内连线结构122可电耦合到第二上部导电内连线结构128和/或第二下部导电内连线结构126。在一些实施例中，第二上部导电内连线结构128经由(例如，仅经由)设置在第二导电层120b上方的一个或多个导电线(例如，第三导电层120c的导电线、第四导电层120d的导电线、第五导电层120e的导电线，以此类推)电耦合到第一上部导电内连线结构124。
第二上部导电内连线结构128包括所述多个导电板121。此外，第二上部导电内连线结构128包括所述多个导通孔118的设置在测试区103中且将所述多个导电板121电耦合在一起的导通孔。此外，在一些实施例中，第二上部导电内连线结构128包括所述多个导电线116中的设置在测试区103中且设置在所述多个导电板121之上的任何导电线(例如，最上部导电层120h的设置在测试区103中的所述一个或多个导电线)。
多个后侧衬底穿孔(BTSV)130设置在衬底104及ILD结构110中。所述多个BTSV 130电耦合到第一导电层120a的对应导电线。所述多个BTSV 130从其对应的导电线突出穿过ILD结构110及衬底104。举例来说，所述多个BTSV130中的第一BTSV 130a设置在衬底104及ILD结构110中。第一BTSV 130a电耦合到第一导电线116a(例如，导电岛)。第一导电线116a设置在测试区103中，且为第一导电层120a的导电线中的一者。第一BTSV 130a从第一导电线116a突出穿过ILD结构110及衬底104。
所述多个DTI结构108包括设置在衬底104中且设置在测试区103中的第一环形DTI结构108a。第一环形DTI结构108a在侧向上延伸穿过衬底104且以闭环路径在侧向上环绕第一BTSV 130a。第一BTSV 130a在侧向上设置在第一环形DTI结构108a的第一周界132(例如，外周界)内，如图1B的剖视图100b中所示。第一导电线116a至少部分地在侧向上设置在第一环形DTI结构108a内。
由于第一BTSV 130a设置在第一环形DTI结构108a的第一周界132内，因此第一BTSV 130a可电耦合到第二下部导电内连线结构126的第一导电线116a(例如，第一导电岛)(举例来说，第一BTSV 130a可电耦合到金属层1的导电线/导电岛)。因此，第一BTSV 130a可用于电子测试用途(举例来说，所述多个BTSV 130可用作电耦合到所述多个导电板121的探针焊盘，所述探针焊盘是在制作期间对IC的半导体装置进行测试的测试结构的一部分)。因此，IC的电子测试(例如，晶片测试)可得到改善，这可能会增加产量和/或降低制作IC的成本。
图2示出图1A至图1B所示IC的一些实施例的剖视图200。
如图2的剖视图200中所示，所述多个STI结构106包括设置在衬底104中且设置在测试区103中的第一STI结构106a。所述多个STI结构106可具有成角度的侧壁。在其他实施例中，所述多个STI结构106的侧壁可实质上为直的(例如，垂直的)。在一些实施例中，所述多个STI结构106可为或可包含例如氧化物(例如，二氧化硅(SiO2))、氮化物(例如，氮化硅(SiN))、氮氧化物(例如，氮氧化硅(SiON))、碳化物(例如，碳化硅(SiC))、一些其他介电材料、或前述材料的组合。
第一BTSV 130a从第一导电线116a延伸(例如，在垂直方向上从第一导电线116a延伸)并穿透ILD结构110、衬底104及第一STI结构106a。第一BTSV 130a延伸穿过(例如，在垂直方向上延伸穿过)第一STI结构106a、衬底104及ILD结构110。在一些实施例中，所述多个BTSV 130具有实质上直的侧壁。在其他实施例中，所述多个BTSV 130的侧壁可为成角度的。在一些实施例中，所述多个BTSV 130可为或可包含例如铜(Cu)、氮化钽(TaN)、铝(Al)、金(Au)、银(Ag)、铂(Pt)等。
衬底104包括任何类型的半导体本体(semiconductor body)(例如，单晶硅/CMOS块(CMOS bulk)、锗(Ge)、硅-锗(SiGe)、III-V族半导体、绝缘体上半导体(semiconductor-on-insulator，SOI)等)。在一些实施例中，衬底104可为绝缘体上半导体(SOI)衬底(例如，绝缘体上硅(silicon-on-insulator))。ILD结构110包括一个或多个堆叠的ILD层，所述ILD层可各自包含低介电常数电介质(例如，介电常数小于约3.9的电介质材料)、氧化物(例如，SiO2)、氮化物(例如，SiN)、氮氧化物(例如，SiON)、未经掺杂的硅酸盐玻璃(undopedsilicate glass，USG)、经掺杂的二氧化硅(例如，经碳掺杂的二氧化硅)、硼硅酸盐玻璃(borosilicate glass，BSG)、磷硅酸盐玻璃(phosphoric silicate glass，PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、氟化硅酸盐玻璃(fluorinated silicateglass，FSG)、旋转涂布玻璃(spin-on glass，SOG)等。所述多个导电层120分别设置在堆叠的ILD层中。
在一些实施例中，所述多个DTI结构108包括第一环形DTI结构108a及第二环形DTI结构108b。第二环形DTI结构108b设置在测试区103中，且在侧向上设置在第一环形DTI结构108a的第一周界132内。在一些实施例中，所述多个DTI结构108在垂直方向上延伸穿过所述多个STI结构106。举例来说，第一环形DTI结构108a及第二环形DTI结构108b两者都可在垂直方向上延伸穿过第一STI结构106a。在一些实施例中，所述多个DTI结构108具有实质上直的侧壁。在其他实施例中，所述多个DTI结构108的侧壁可为成角度的。在一些实施例中，所述多个DTI结构108可为或可包含例如氧化物(例如，SiO2)、氮化物(例如，SiN)、氮氧化物(例如，SiON)、碳化物(例如，SiC)、一些其他介电材料、或前述材料的组合。
第一导电线116a在垂直方向上与衬底104间隔开。换句话说，第一导电线116a的下表面在垂直方向上与衬底104的第一表面104a(例如，上表面)间隔开。
图2的剖视图200中也示出，第二下部导电内连线结构126包括第二导电线116b(例如，第二导电岛)。第二导电线116b设置在测试区103中且为第二导电层120b的导电线中的一者。第二导电线116b上覆在第一导电线116a之上且电耦合到第一导电线116a。在一些实施例中，两个或多个导通孔在垂直方向上在第一导电线116a与第二导电线116b之间延伸。在一些实施例中，两个或多个导通孔在垂直方向上在第二导电线116b与第一导电板121a之间延伸。在一些实施例中，两个或多个导通孔在垂直方向上在第一导电板121a与第二导电板121b之间延伸。在一些实施例中，所述多个导电板121可为或可包含例如铜(Cu)、铝(Al)、钨(W)、金(Au)、银(Ag)、铂(Pt)、一些其他导电材料、或前述材料的组合。
在一些实施例中，第二下部导电内连线结构126由一定数目的导电线及导通孔组成。在此种实施例中，所述一定数目的导电线及导通孔可由设置在测试区103内(例如，完全设置在测试区103内)的所述多个导电线116中的导电线及所述多个导通孔118中的导通孔构成。在又一些此种实施例中，所述一定数目的导电线及导通孔可由设置在第一环形DTI结构108a的第一周界132内(例如，完全设置在第一周界132内)的所述多个导电线116中的导电线及所述多个导通孔118中的导通孔构成。
举例来说，第一导电线116a可设置在测试区103和/或第一环形DTI结构108a的第一周界132内(例如，完全设置在测试区103和/或第一环形DTI结构108a的第一周界132内)。因此，第一导电线116a是所述一定数目的导电线中的一者。在一些实施例中，不再将所述一定数目的导电线及导通孔中的其他导电线及其他导通孔在垂直方向上设置在第一导电线116a与衬底104之间。在又一些实施例中，所述一定数目的导电线及导通孔中没有其他导电线且没有其他导通孔被设置成比第一导电线116a更靠近衬底104。
第一BTSV 130a具有宽度202。宽度202可大于约2.5微米(μm)(例如，约2.5μm包括因制作工艺而引起的小偏差)。在一些实施例中，宽度202可为约3.2μm。第一BTSV 130a在侧向上与第一环形DTI结构108a及第二环形DTI结构108b间隔开第一距离204。第一距离204可介于约0.5μm与约1.0μm之间。举例来说，在一些实施例中，第一距离204为约0.56μm。应理解，在一些实施例中，所述多个BTSV 130中的每一者都具有宽度202，且与对应的DTI结构间隔开第一距离204。
第一环形DTI结构108a及第二环形DTI结构108b具有宽度206。宽度206可介于约0.6μm与约1.2μm之间。举例来说，在一些实施例中，宽度206为约1μm。应理解，在一些实施例中，所述多个DTI结构108中的每一者都具有宽度206。
第一导电线116a具有第一侧壁208及与第一侧壁208相对的第二侧壁210。第一导电线116a的第一侧壁208及第二侧壁210在侧向上与第一STI结构106a的外周界间隔开第二距离212。第二距离212可大于约1.5μm。
第一导电板121a具有宽度214。在一些实施例中，宽度214大于第一导电线116a的宽度和/或第二导电线116b的宽度。在又一些实施例中，宽度214大于约3.5μm。举例来说，在一些实施例中，宽度214为约5μm。在一些实施例中，宽度202、第一距离204、宽度206、第二距离212和/或宽度214小于典型IC中的相似尺寸的90％(举例来说，在利用用于电路探针测试的不同类型的结构的BCD 3D IC中，可能会在BCD 3D IC上占据的9倍以上的空间)。
图3A至图3F示出图2所示IC的一些实施例的各种剖视图300a至300f。更具体来说，图3A示出图2所示IC的实施例的沿着图2所示线B-B截取的剖视图300a。图3B示出图2所示IC的实施例的沿着图2所示线C-C截取的剖视图300b。图3C示出图2所示IC的实施例的沿着图2所示线D-D截取的剖视图300c。图3D示出图2所示IC的实施例的沿着图2所示线E-E截取的剖视图300d。图3E示出图2所示IC的实施例的沿着图2所示线F-F截取的剖视图300e。图3F示出图2所示IC的实施例的沿着图2所示线G-G截取的剖视图300f。对于附加的上下文来说，图3A至图3F的各种剖视图300a至300f中的每一者都包括对应于图2中所示剖视图的虚线(标记为“图2”)。
如图3A的剖视图300a中所示，第一环形DTI结构108a具有第一周界132(例如，外周界)及第二周界302(例如，内周界)。第二环形DTI结构108b设置在第一环形DTI结构108a的第一周界132及第二周界302两者内。第二环形DTI结构108b以闭环路径在侧向上延伸穿过衬底104。第二环形DTI结构108b也具有第一周界304(例如，外周界)及第二周界306(例如，内周界)。所述多个BTSV 130中的设置在测试区103中的BTSV在侧向上设置在第一环形DTI结构108a的第一周界132与第二环形DTI结构108b的第二周界306之间。在一些实施例中，所述多个BTSV 130的设置在测试区103中的BTSV在侧向上设置在第一环形DTI结构108a的第二周界302与第二环形DTI结构108b的第一周界304之间。举例来说，第一BTSV 130a在侧向上设置在第一环形DTI结构108a的第二周界302与第二环形DTI结构108b的第一周界304之间。应理解，在一些实施例中，所述多个BTSV 130的设置在测试区103中的BTSV中的每一者具有与第一BTSV 130a实质上相似的特征(例如，结构特征)。举例来说，所述多个BTSV 130的设置在测试区103中的BTSV中的每一者在垂直方向上从第一导电层120a的导电线中的对应一者延伸穿过ILD结构110及衬底104。
图3A的剖视图300a中也示出，第一环形DTI结构108a的隅角(例如，内隅角及外隅角)为修圆的。在一些实施例中，如果第一环形DTI结构108a的隅角是尖锐隅角(sharpcorner)，则第一环形DTI结构108a的尖锐隅角可能会在衬底104中产生高电场区域(electric field area)(例如，尖锐隅角可能会增加可能导致电荷在尖锐隅角附近发生不令人满意的累积的缺陷)，这可能会对IC的测试和/或性能产生负面影响。第二环形DTI结构108b的隅角(例如，内隅角及外隅角)也为修圆的。在一些实施例中，如果第二环形DTI结构108b的隅角是尖锐隅角，则第二环形DTI结构108b的尖锐隅角可能会进一步在衬底104中产生高电场区域，这可能会对IC的测试和/或性能产生负面影响。
如图3B的剖视图300b中所示，第一导电线116a上覆在第一BTSV 130a之上且电耦合到第一BTSV 130a。在一些实施例中，第一BTSV 130a的周界在侧向上设置在第一导电线116a的周界内。对于附加的上下文来说，所述多个BTSV 130、第一环形DTI结构108a及第二环形DTI结构108b在图3B中以虚影示出。第一导电线116a至少部分地在侧向上设置在第一环形DTI结构108a的第一周界132内。在一些实施例中，第一导电线116a至少部分地在侧向上设置在第一环形DTI结构108a的第一周界132与第二环形DTI结构108b的第二周界306之间。在又一些实施例中，第一导电线116a至少部分地在侧向上设置在第一环形DTI结构108a的第二周界302与第二环形DTI结构108b的第一周界304之间。
在一些实施例中，第一导电线116a的周界在侧向上设置在第一环形DTI结构108a的第一周界132与第二环形DTI结构108b的第二周界306之间。在又一些实施例中，第一导电线116a的周界在侧向上设置在第一环形DTI结构108a的第二周界302与第二环形DTI结构108b的第一周界304之间。在一些实施例中，第一导电线116a的周界具有类似于正方形的形状。在又一些实施例中，第一导电线116a可被称为第一导电岛(例如，由于第一导电线的类似于岛的形状)。应理解，第一导电线116a是第一导电层120a的设置在第二下部导电内连线结构126中的导电线集合中的一者(参见图2)。也应理解，第一导电层120a的导电线集合中的导电线中的每一者可具有与第一导电线116a实质上相似的特征(例如，结构特征)。举例来说，导电线集合中的导电线中的每一者上覆在所述多个BTSV 130中对应的BTSV之上且电耦合到所述多个BTSV 130中对应的所述BTSV上。
图3B的剖视图300b中也示出，第二下部导电内连线结构126包括设置在ILD结构110中的多个第一虚设结构308。第一导电层120a包括所述多个第一虚设结构308。所述多个第一虚设结构308沿着第一侧向平面设置。在一些实施例中，所述多个第一虚设结构308可为或可包含例如铜(Cu)、铝(Al)、钨(W)、金(Au)、银(Ag)、铂(Pt)、一些其他导电材料、或前述材料的组合。在又一些实施例中，所述多个第一虚设结构308具有与第一导电线116a相同的化学成分。所述多个第一虚设结构308被配置成在形成ILD结构110期间减少中凹(dish)。
所述多个第一虚设结构308在侧向上设置在第一环形DTI结构108a的第一周界132及第二周界302内。在一些实施例中，所述多个第一虚设结构308在侧向上设置在第二环形DTI结构108b的第一周界304及第二周界306内。所述多个第一虚设结构308设置在包括第一多个行及第一多个列的第一阵列中。
如图3C的剖面图300c中所示，第二导电线116b上覆在第一导电线116a之上且电耦合到第一导电线116a。在一些实施例中，第一BTSV 130a的周界在侧向上设置在第二导电线116b的周界内。对于附加的上下文来说，所述多个BTSV 130、第一环形DTI结构108a及第二环形DTI结构108b在图3C中以虚影示出。
第二导电线116b至少部分地在侧向上设置在第一环形DTI结构108a的第一周界132内。在一些实施例中，第二导电线116b至少部分地在侧向上设置在第一环形DTI结构108a的第一周界132与第二环形DTI结构108b的第二周界306之间。在又一些实施例中，第二导电线116b至少部分地在侧向上设置在第一环形DTI结构108a的第二周界302与第二环形DTI结构108b的第一周界304之间。
在一些实施例中，第二导电线116b的周界在侧向上设置在第一环形DTI结构108a的第一周界132与第二环形DTI结构108b的第二周界306之间。在又一些实施例中，第二导电线116b的周界在侧向上设置在第一环形DTI结构108a的第二周界302与第二环形DTI结构108b的第一周界304之间。在一些实施例中，第二导电线116b的周界具有类似于正方形的形状。在又一些实施例中，第二导电线116b的大小及形状与第一导电线116a的大小及形状实质上相同(例如，实质上相同的大小及形状包括由于制作工艺引起的小偏差)。在又一些实施例中，第二导电线116b可被称为第二导电岛(例如，由于第二导电线的类似于岛的形状)。应理解，第二导电线116b是第二导电层120b的设置在第二下部导电内连线结构126中的导电线集合中的一者。也应理解，第二导电层120b的导电线集合中的导电线中的每一者可具有与第二导电线116b实质上相似的特征(例如，结构特征)。
图3C的剖视图300c中也示出，第二下部导电内连线结构126包括设置在ILD结构110中的多个第二虚设结构310。第二导电层120b包括所述多个第二虚设结构310。所述多个第二虚设结构310沿着第二侧向平面设置。在一些实施例中，所述多个第二虚设结构310可为或可包含例如铜(Cu)、铝(Al)、钨(W)、金(Au)、银(Ag)、铂(Pt)、一些其他导电材料、或前述材料的组合。在又一些实施例中，所述多个第二虚设结构310具有与第二导电线116b相同的化学成分。所述多个第二虚设结构310被配置成在形成ILD结构110期间减少中凹。
所述多个第二虚设结构310在侧向上设置在第一环形DTI结构108a的第一周界132及第二周界302内。在一些实施例中，所述多个第二虚设结构310在侧向上设置在第二环形DTI结构108b的第一周界304及第二周界306内。所述多个第二虚设结构310设置在包括第二多个行及第二多个列的第二阵列中。第二阵列上覆在第一阵列之上。举例来说，第二多个行分别上覆在第一多个行之上；第二多个列分别上覆在第一多个列之上；且所述多个第二虚设结构310分别上覆在所述多个第一虚设结构308之上。
如图3D的剖视图300d中所示，第一导电板121a包括外部环形部分312及多个导电板条314。外部环形部分312以闭环路径在侧向上延伸穿过ILD结构110。外部环形部分312在侧向上环绕所述多个导电板条314。在一些实施例中，外部环形部分312具有斜切的外角。外部环形部分312具有宽度214。外部环形部分312也具有宽度316。宽度316可与宽度214实质上相同。在其他实施例中，宽度316可不同于宽度214(例如，大于或小于宽度214)。第一导电板121a具有长度317(例如，总长度)。在一些实施例中，长度317介于约30μm与约100μm之间。
所述多个导电板条314在第一侧向方向上在侧向上延伸穿过ILD结构110。所述多个导电板条314在第一侧向方向上在侧向上在第一导电板121a的外部环形部分312的相对区之间延伸。所述多个导电板条314在第一侧向方向上在侧向上在第一多个列中的相邻列之间延伸。在一些实施例中，所述多个导电板条314也在第一侧向方向上在侧向上在第二多个列中的相邻列之间延伸。
在一些实施例中，所述多个导电板条314的最外部导电板条在侧向上与外部环形部分312间隔开第三距离318。所述多个导电板条314中的在侧向上设置在所述多个导电板条314的最外部导电板条之间的导电板条在侧向上间隔开第四距离320。在一些实施例中，第四距离320不同于(例如，小于)第三距离318。在其他实施例中，第四距离320可与第三距离318实质上相同。
图3D的剖视图300d中也示出，第一导电线116a至少部分地在侧向上设置在第一导电板121a的外周界内。这样一来，在一些实施例中，第一BTSV 130a至少部分地在侧向上设置在第一导电板121a的外周界内。在一些实施例中，第一导电线116a的周界在侧向上设置在第一导电板121a的外周界内。因此，在一些实施例中，第一BTSV 130a的周界可在侧向上设置在第一导电板121a的外周界内。在又一些实施例中，第一导电线116a的周界可在侧向上设置在外部环形部分312内，如图3D的剖面图300d中所示。因此，在又一些实施例中，第一BTSV 130a的周界可在侧向上设置在外部环形部分312内。
如图3E的剖视图300e中所示，第二导电板121b包括外部环形部分322及多个导电板条324。外部环形部分322以闭环路径在侧向上延伸穿过ILD结构110。外部环形部分322在侧向上环绕所述多个导电板条324。在一些实施例中，外部环形部分322具有斜切的外角。第二导电板121b的外部环形部分322具有与第一导电板121a的外部环形部分312实质上相似的覆盖区(footprint)(例如，布局)。因此，第二导电板121b的外周界与第一导电板121a的外周界具有实质上相同的大小及形状。在此种实施例中，外部环形部分322可具有宽度214及宽度316。
所述多个导电板条324在垂直于第一侧向方向的第二侧向方向上在侧向上延伸穿过ILD结构110。所述多个导电板条324在第二侧向方向上在侧向上在第二导电板121b的外部环形部分322的相对区之间延伸。所述多个导电板条324在第二侧向方向上在侧向上在第一多个行中的相邻行之间延伸。在一些实施例中，所述多个导电板条324也在第二侧向方向上在侧向上在第二多个行中的相邻行之间延伸。在一些实施例中，所述多个导电板条324中的最外部导电板条在侧向上与外部环形部分322间隔开第三距离318。所述多个导电板条324在侧向上设置在所述多个导电板条324中的最外部导电板条之间的导电板条可在侧向上间隔开第四距离320。
图3E的剖视图300e中也示出，第二导电线116b至少部分地在侧向上设置在第二导电板121b的外周界内。这样一来，在一些实施例中，第一BTSV 130a和/或第一导电线116a至少部分地在侧向上设置在第二导电板121b的外周界内。在一些实施例中，第二导电线116b的周界在侧向上设置在第二导电板121b的外周界内。因此，在一些实施例中，第一BTSV130a的周界和/或第一导电线116a的周界可在侧向上设置在第二导电板121b的外周界内。在又一些实施例中，第二导电线116b的周界可在侧向上设置在外部环形部分322内，如图3E的剖视图300e中所示。因此，在又一些实施例中，第一BTSV 130a的周界和/或第一导电线116a的周界可在侧向上设置在外部环形部分322内。
在一些实施例中，第二导电板121b被设置成比所述多个导电板121中的任何其他导电板更靠近第一导电板121a。换句话说，第二导电板121b在垂直方向上比所述多个导电板121中的任何其他导电板更靠近第一导电板121a地与第一导电板121a间隔开。应理解，所述多个导电板121中的导电板中的每一者可具有与第一导电板121a和/或第二导电板121b实质上相似的特征(例如，结构特征)。虽然图3D及图3E仅示出第一导电板121a的布局(例如，覆盖区)及第二导电板121b的布局，但应理解，所述多个导电板121中的其他导电板可具有与第一导电板121a实质上相似的布局和/或与第二导电板121b实质上相似的布局。在一些实施例中，所述多个导电板121中的导电板的布局在第一导电板121a的布局与第二导电板121b的布局之间来回交替。举例来说，第一导电板121a、第三导电板121c、第五导电板等可各自具有相同的布局(例如，图3D中所示的布局)；且第二导电板121b、第四导电板121d、第六导电板等可各自具有相同的布局(例如，图3E中所示的布局)。也应理解，在一些实施例中，第一导电板121a可具有图3E中所示的布局，且第二导电板121b可具有图3D中所示的布局。
如图3F的剖视图300f中所示，所述多个BTSV 130设置在所述多个STI结构106内。举例来说，所述多个BTSV 130中的(例如，下伏在第一导电板121a之下的)一些BTSV 130设置在第一STI结构106a中。所述多个BTSV 130的周界设置在所述多个STI结构106内。举例来说，第一BTSV 130a设置在第一STI结构106a内。在一些实施例中，所述多个BTSV 130的周界在侧向上设置在所述多个BTSV 130的第一周界与第二周界之间。举例来说，第一BTSV130a的周界在侧向上设置在第一STI结构106a的第一周界326(例如，外周界)与第一STI结构106a的第二周界328(例如，内周界)之间。
图3F的剖视图300f中也示出，第一环形DTI结构108a设置在第一STI结构106a中。在一些实施例中，第一环形DTI结构108a在侧向上设置在第一STI结构106a的第一周界326与第二周界328之间。在一些实施例中，第二环形DTI结构108b也设置在第一STI结构106a中。在一些实施例中，第二环形DTI结构108b在侧向上设置在第一STI结构106a的第一周界326与第二周界328之间。由于第一环形DTI结构108a及第二环形DTI结构108b可在侧向上设置在第一STI结构106a的第一周界326与第二周界328之间，因此应理解，IC的在侧向上设置在第一环形DTI结构108a与第二环形DTI结构108b之间的其他结构(例如，第一导电线116a、第二导电线116b等)也可在侧向上设置在第一STI结构106a的第一周界326与第二周界328之间。
图4A至图4C示出图2所示IC的一些实施例的各种布局图400a至400c。更具体来说，图4A示出图2所示IC的实施例的布局图400a。图4B示出图2所示IC的实施例的布局图400b。图4C示出图2所示IC的实施例的布局图400c。应理解，图4A至图4C的各种布局图400a至400c示出彼此不在同一平面内(例如，在垂直方向上彼此间隔开)的特征。举例来说，图4A示出衬底104、所述多个DTI结构108、所述多个BTSV 130及(测试区103的)第一导电层120a的导电线，以更清楚地示出这些特征之间的关系。
如图4A的布局图400a中所示，第一导电层120a(参见图2)包括测试结构指示器401(例如，测试焊盘指示器)。测试结构指示器401指示哪一测试结构(例如，哪些多个导电板121)设置在给定区域中。举例来说，图4A的布局图400a中所示的测试结构指示器401呈现数字“03”的形状。因此，测试指示器401指示所述多个导电板121是IC的“03”测试结构。在一些实施例中，测试结构指示器401在侧向上设置在第一环形DTI结构108a的第一周界132与第二环形DTI结构108b的第二周界306之间。在又一些实施例中，测试结构指示器401在侧向上设置在第一环形DTI结构108a的第二周界302与第二环形DTI结构108b的第一周界304之间。
如图4B的布局图400b中所示，第一导电板121a包括测试结构指示器402。测试结构指示器402上覆在测试结构指示器401之上。测试指示器402具有与测试结构指示器401实质上相似的布局。测试结构指示器402指示设置在给定区域中的测试结构。
图4B的布局图400b也示出所述多个导通孔118的第一组导通孔404。第一组导通孔404设置在第一导电板121a之上且电耦合到第一导电板121a。因此，应理解，类似于图4A的布局图400a，图4B的布局图400b示出彼此不在同一平面内(例如，在垂直方向上彼此间隔开)的结构，以更好地示出此种结构之间的关系。第一组导通孔404的导通孔中的一些导通孔可上覆在第一导电板121a的外部环形部分312之上。第一组导通孔404的导通孔中的一些其他导通孔可上覆在第一导电板121a的所述多个导电板条314之上。第一组导通孔404在垂直方向上从第一导电板121a延伸到第二导电板121b，由此将第一导电板121a电耦合到第二导电板121b。
如图4C的布局图400c中所示，第二导电板121b包括测试结构指示器406。测试结构指示器406上覆在测试结构指示器401及测试结构指示器402之上。测试指示器406具有与测试结构指示器401及测试结构指示器402实质上相似的布局。测试结构指示器406指示设置在给定区域中的测试结构。应理解，所述多个导电板121中的每一者可包括具有与测试结构指示器401和/或测试结构指示器402实质上相似的布局的测试指示器。
图4C的布局图400c也示出所述多个导通孔118的第二组导通孔408。第二组导通孔408设置在第二导电板121b之上且电耦合到第二导电板121b。因此，应理解，类似于图4A的布局图400a及图4B的布局图400b，图4C的布局图400c示出彼此不在同一平面内(例如，在垂直方向上彼此间隔开)的结构，以更好地示出此种结构之间的关系。第二组导通孔408的导通孔中的一些导通孔可上覆在第二导电板121b的外部环形部分322之上。第二组导通孔408的导通孔中的一些其他导通孔可上覆在第二导电板121b的所述多个导电板条324之上。在一些实施例中，第二组导通孔408的导通孔分别上覆在第一组导通孔404的导通孔之上。第二组导通孔408在垂直方向上从第二导电板121b延伸到第三导电板121c，由此将第二导电板121b电耦合到第三导电板121c。应理解，具有与第一组导通孔404实质上相似布局的导通孔的组在垂直方向上在所述多个导电板121的相邻板之间延伸，以将所述多个导电板121电耦合在一起。
图5A至图5C示出图2所示IC的一些实施例的各种剖视图500a至500c。更具体来说，图5A示出图2所示IC的实施例的剖视图500a。图5B示出图5A所示IC的沿着图5A所示线H-H截取的剖视图500b。图5A的剖视图500a是沿着图5B的线I-I截取的。图5C示出图5B所示IC沿着图5B的线J-J截取的剖视图500c。
如图5A至图5C的各种剖视图500a至500c中所示，第二下部导电内连线结构126包括多个衬底连接结构502。所述多个衬底连接结构502包括第一衬底连接结构502a。第一衬底连接结构502a包括所述多个导电线116中的第三导电线116c。第二下部导电内连线结构126包括第三导电线116c。第一导电层120a包括第三导电线116c。第三导电线116c沿着第一侧向平面设置。
第一衬底连接结构502a也包括所述多个导电接触件114中的第一导电接触件114a。第二下部导电内连线结构126包括第一导电接触件114a。第一导电接触件114a在垂直方向上从第三导电线116c延伸到衬底104。第一导电接触件114a在垂直方向上从第三导电线116c延伸到衬底104的设置在第一环形DTI结构108a的第二周界302内的部分。在又一些实施例中，第一导电接触件114a在垂直方向上从第三导电线116c延伸到衬底104的在侧向上设置在第一环形DTI结构108a与第二环形DTI结构108b之间的部分。第一导电接触件114a将第三导电线116c电耦合到衬底104的设置在第一环形DTI结构108a的第二周界302内的部分。在一些实施例中，第一导电接触件114a将第三导电线116c电耦合到衬底104的在侧向上设置在第一环形DTI结构108a与第二环形DTI结构108b之间的部分。
在一些实施例中，第三导电线116c电耦合到电压(例如，0V)。在其他实施例中，第三导电线116c可为浮动的。在此种实施例中，所述多个衬底连接结构502可通过对衬底104与所述多个BTSV 130之间的不期望的电压降(voltage drop)进行限制来改善IC的性能。
第三导电线116c及第一导电接触件114a至少部分地在侧向上设置在第一环形DTI结构108a的第一周界132内。在一些实施例中，第三导电线116c及第一导电接触件114a至少部分地在侧向上设置在第一环形DTI结构108a的第一周界132与第二环形DTI结构108b的第二周界306之间。在又一些实施例中，第三导电线116c及第一导电接触件114a至少部分地在侧向上设置在第一环形DTI结构108a的第二周界302与第二环形DTI结构108b的第一周界304之间。
在一些实施例中，第三导电线116c的周界和/或第一导电接触件114a的周界在侧向上设置在第一环形DTI结构108a的第一周界132与第二环形DTI结构108b的第二周界306之间。在又一些实施例中，第三导电线116c的周界和/或第一导电接触件114a的周界在侧向上设置在第一环形DTI结构108a的第二周界302与第二环形DTI结构108b的第一周界304之间。第一导电接触件114a在侧向上设置在第一STI结构106a中的开口504内。第一STI结构106a的开口504在侧向上由第一STI结构106a的对应部分环绕。应理解，所述多个衬底连接结构502中的每一者可具有与第一衬底连接结构502a实质上相似的特征(例如，结构特征)。还应理解，在一些实施例中，衬底连接结构502中的每一者的导电接触件可在侧向上设置在第一STI结构106a的对应开口内，如图5C的剖视图500c中所示。
图6示出图5A至图5C所示IC的一些其他实施例的剖视图600。
如图6的剖视图600中所示，设置在测试区103中的所述多个BTSV 130可电耦合到第一导电线116a。在此种实施例中，所述多个BTSV 130设置在第一导电线116a的周界内。在其中所述多个BTSV 130电耦合到第一导电线116a的一些实施例中，第一导电线116a具有长度602(例如，总长度)。长度602可介于约30μm与约50μm之间。在一些实施例中，第一导电线116a可具有十字形布局。然而，其他几何形状也是可行的。虽然图6的剖视图600中未示出，但应理解，第一导电板121a仍可包括测试结构指示器402。
图7示出图6所示IC的一些其他实施例的剖视图700。
如图7的剖视图700中所示，在一些实施例中，IC可不包括所述多个衬底连接结构502。在此种实施例中，对于给定的区域来说，相比于包括所述多个衬底连接结构502(例如，参见图6)的IC来说，所述多个BTSV 130中的更多BTSV可电耦合到第一导电线116a。
图8示出图1所示IC的一些实施例的布局图800。
如图8的布局图800中所示，IC包括设置在测试区103中的第一测试结构802及第二测试结构804。第二测试结构804设置在第一测试结构802的一侧上。第一测试结构802在侧向上与第二测试结构804间隔开。第一测试结构802及第二测试结构804以预先确定的方式电耦合到IC的各种半导体装置，且第一测试结构802及第二测试结构804被配置使得电路探针可经由多个探针焊盘连接到IC(例如，实现IC的硬度并用于布线用途)，由此使得能够对IC实行电子测试工艺(例如，自动晶片探针测试)。
第一测试结构802包括所述多个导电板121。第二测试结构804包括与第一测试结构802实质上相似的特征(例如，结构特征)，且具有与第一测试结构802实质上相似的布局。第一测试结构802的测试指示器不同于第二测试结构804的测试指示器(例如，“02”与“03”)，使得在电子测试工艺期间(例如，通过电子显微镜)可容易地识别特定的测试结构。虽然图8的布局图800示出两个测试结构，但应理解，IC可包括设置在测试区103中的任意数目的测试结构。
图8的布局图800中也示出，半导体装置105为设置在装置区102中的多个半导体装置中的一者。在一些实施例中，半导体装置105包括本体接触区805(例如，环形本体接触区)、漏极区806(例如，环形漏极区)、栅极堆叠件808(例如，环形栅极堆叠件)及源极区810。在又一些实施例中，半导体装置105的外周界由本体接触区805的外周界来界定。在其他实施例中，本体接触区805与漏极区806可颠倒(例如，交换位置)，且半导体装置105的外周界由漏极区806的外周界来界定。
在一些实施例中，所述多个半导体装置中的其他半导体装置包括与半导体装置105实质上相似的特征(例如，结构特征)。虽然图8的布局图800示出包括两个半导体装置的所述多个半导体装置，但应理解，所述多个半导体装置可在装置区102中包括任意数目的半导体装置。
测试区103在侧向上与半导体装置105间隔开。测试区103设置在半导体装置105的周界外侧。第一测试结构802在侧向上与半导体装置105间隔开。第一测试结构802设置在半导体装置105的周界外侧。在一些实施例中，半导体装置105被设置成比装置区102的所述多个半导体装置中的任何其他半导体装置更靠近第一测试结构802。在又一些实施例中，半导体装置105被设置成比IC的任何其他半导体装置更靠近第一测试结构802。
图9示出图2所示IC的一些其他实施例的剖视图900。
如图9的剖视图900中所示，第一介电结构902设置在衬底104的第二侧(例如，后侧)上。第一介电结构902可为或可包含例如高介电常数介电材料(例如，介电常数大于约3.9的介电材料，例如氧化铪(HfO)、氧化钽(TaO)、氧化硅铪(HfSiO)等)、一些其他介电材料、或前述材料的组合。第一介电结构902可具有约
Figure BDA0003835181660000181
与约
Figure BDA0003835181660000182
之间的厚度。
在一些实施例中，第二介电结构904设置在第一介电结构902的与衬底104相对的一侧上。第二介电结构904可为或可包含例如未经掺杂的硅酸盐玻璃(USG)、氧化物(例如，SiO2)、氮化物(例如，SiN)、氮氧化物(例如，SiON)、一些其他介电材料、或前述材料的组合。第二介电结构904可具有介于约
Figure BDA0003835181660000183
Figure BDA0003835181660000184
与约
Figure BDA0003835181660000185
之间的厚度。
介电衬垫结构906至少部分地衬在第一BTSV 130a的侧壁上。在一些实施例中，介电衬垫结构906也衬在第二介电结构904的表面上。介电衬垫结构906在垂直方向上穿过第二介电结构904、第一介电结构902及衬底104延伸到第一STI结构106a。在一些实施例中，介电衬垫结构906穿透第一STI结构106a，使得介电衬垫结构906在垂直方向上部分地延伸穿过第一STI结构106a。
介电衬垫结构906可为或可包含例如氧化物(例如，SiO2)、氮化物(例如，SiN)、氮氧化物(例如，SiON)、一些其他介电材料、或前述材料的组合。介电衬垫结构906可具有介于约
Figure BDA0003835181660000186
与约
Figure BDA0003835181660000187
之间的厚度。在一些实施例中，介电衬垫结构906是多层结构(例如，双层结构)。在此种实施例中，介电衬垫结构906可包括衬在第二介电结构904、第一介电结构902、衬底104及第一STI结构106a上的氧化物层(例如，SiO2)；以及衬在氧化物层上的氮化物层(例如，SiN)。在又一些此种实施例中，氧化物层可具有介于约
Figure BDA0003835181660000191
与约
Figure BDA0003835181660000192
之间的厚度；且氮化物层可具有介于约
Figure BDA0003835181660000193
与约
Figure BDA0003835181660000194
之间的厚度。
图9的剖视图900中也示出，第一BTSV 130a的侧壁可为弧形的。举例来说，第一BTSV 130a的侧壁可首先向外成弧形，然后向内成弧形，且然后再次向外成弧形。在此种实施例中，第一BTSV 130a的轮廓具有类似于沙漏的形状(例如，上部部分大于下部部分的沙漏形状)，如图9的剖视图900中所示。在一些实施例中，第一BTSV 130a的表面(例如，下表面)实质上与介电衬垫结构906的表面(例如，下表面)共面。
图10示出图1所示IC的一些其他实施例的剖视图1000。
如图10的剖视图1000中所示，IC包括半导体装置105及半导体装置1001。半导体装置105及半导体装置1001设置在IC的装置区102中。在一些实施例中，半导体装置105是高电压装置(例如，100V BCD装置)。在又一些实施例中，半导体装置1001是低电压装置(例如，逻辑MOSFET)。应理解，IC可包括其他类型的半导体装置(例如中电压装置)。
图10的剖视图1000中也示出，钝化结构1002设置在衬底104的第二侧上。钝化结构1002可为或可包含例如未经掺杂的硅酸盐玻璃(USG)、氧化物(例如，SiO2)、氮化物(例如，SiN)、氮氧化物(例如，SiON)、一些其他介电材料、或前述材料的组合。虽然图10的剖视图1000中未示出，但应理解，第一介电结构902、第二介电结构904及介电衬垫结构906(参见图9)可各自在垂直方向上设置在钝化结构1002与衬底104的第二表面104b之间。
钝化结构1002可具有介于约
Figure BDA0003835181660000195
与约
Figure BDA0003835181660000196
之间的厚度。在一些实施例中，钝化结构1002是多层结构(例如，双层结构)。在此种实施例中，钝化结构1002可包括第一介电层(例如，SiN)及第二介电层(例如，USG)。在此种实施例中，第一介电层可在垂直方向上将第二介电层与衬底104分离。在又一些此种实施例中，第一介电层可具有介于约
Figure BDA0003835181660000197
与约
Figure BDA0003835181660000198
之间的厚度；且第二介电层可具有介于约
Figure BDA0003835181660000199
与约
Figure BDA00038351816600001910
之间的厚度。
多个导通孔1004设置在钝化结构1002中。所述多个导通孔1004在垂直方向上延伸穿过钝化结构1002。所述多个导通孔1004在垂直方向上延伸穿过钝化结构1002以与所述多个BTSV 130接触。所述多个导通孔1004分别电耦合到所述多个BTSV 130。举例来说，所述多个导通孔1004中的第一导通孔1004a电耦合到第一BTSV 130a。在一些实施例中，第一BTSV130a穿透第一导电线116a，如图10的剖视图1000中所示。
在一些实施例中，所述多个导通孔1004具有成角度的侧壁。在其他实施例中，所述多个导通孔1004具有实质上直的(例如，实质上垂直的)侧壁。所述多个导通孔1004可为或可包含例如铝系合金(例如，铝-铜(AlCu))、铜(Cu)、铝(Al)、钨(W)、金(Au)、银(Ag)、铂(Pt)、一些其他金属、或前述金属的组合。
多个输入/输出(input/output，I/O)结构1006(例如，接合焊盘、微凸块、受控塌陷芯片连接(Controlled Collapsed Chip Connection，C4)凸块、接触焊盘等)设置在钝化结构1002的与衬底104相对的一侧上。在一些实施例中，所述多个I/O结构1006可具有实质上平坦的表面(例如，实质上平坦的下表面)及从实质上平坦的表面朝衬底104延伸的成角度表面，如图10的剖视图1000中所示。
所述多个I/O结构1006分别电耦合到所述多个导通孔1004。举例来说，第一I/O结构1006a电耦合到第一导通孔1004a。这样一来，所述多个BTSV 130及所述多个导通孔1004将所述多个I/O结构1006电耦合到导电内连线结构112。举例来说，第一导通孔1004a及第一BTSV 130a将第一I/O结构1006a电耦合到第一导电线116a。所述多个I/O结构1006可为或可包含例如铝系合金(例如，铝-铜(AlCu))、铜(Cu)、铝(Al)、钨(W)、金(Au)、银(Ag)、铂(Pt)、一些其他金属、或前述金属的组合。
在一些实施例中，栅格结构1008(例如，金属栅格结构)设置在钝化结构1002的与衬底104相对的一侧上。栅格结构1008设置在半导体装置105的下方。栅格结构1008可用于接地用途和/或用于降低表面电场(reduced surface field，RESURF)用途。栅格结构1008可为或可包含例如铝系合金(例如，铝-铜(AlCu))、铜(Cu)、铝(Al)、钨(W)、金(Au)、银(Ag)、铂(Pt)、一些其他金属、或前述金属的组合。在一些实施例中，栅格结构1008是手指形状的栅格结构。
图11示出图10所示IC的区域1010的一些其他实施例的剖视图1100。
如图11的剖视图1100中所示，钝化结构1002可包括第一钝化层1102、第二钝化层1104、第三钝化层1106、第四钝化层1108及第五钝化层1110。第一钝化层1102、第二钝化层1104、第三钝化层1106、第四钝化层1108和/或第五钝化层1110可为或可包含例如未经掺杂的硅酸盐玻璃(USG)、氧化物(例如，SiO2)、氮化物(例如，SiN)、氮氧化物(例如，SiON)、一些其他介电材料、或前述材料的组合。在一些实施例中，第一钝化层1102可具有与第五钝化层1110相同的化学成分。在又一些实施例中，第二钝化层1104、第三钝化层1106及第四钝化层1108可具有相同的化学成分。在一些实施例中，第一介电结构902、第二介电结构904及介电衬垫结构906在垂直方向上设置在钝化结构1002与衬底104之间。
第一钝化层1102在垂直方向上设置在第二钝化层1104与介电衬垫结构906之间。第二钝化层1104在垂直方向上设置在第一钝化层1102与第三钝化层1106之间。第三钝化层1106在垂直方向上设置在第四钝化层1108与第二钝化层1104之间。第三钝化层1106在垂直方向上设置在第五钝化层1110与第二钝化层1104之间。第四钝化层1108在垂直方向上设置在第三钝化层1106与第五钝化层1110的至少一部分之间。在一些实施例中，第四钝化层1108也在垂直方向上设置在第一I/O结构1006a与第五钝化层1110的不同部分之间。在一些实施例中，第一I/O结构1006a在垂直方向上设置在第四钝化层1108与第二钝化层1104之间。在一些实施例中，第一I/O结构1006a在垂直方向上设置在第五钝化层1110与第二钝化层1104之间。
在一些实施例中，所述多个I/O结构1006设置在第三钝化层1106中。在又一些实施例中，所述多个导通孔1004可设置在第一钝化层1102及第二钝化层1104中。在一些实施例中，所述多个导通孔1004中的一个或多个导通孔将第一I/O结构1006a电耦合到所述多个BTSV 130中对应的一组BTSV。在再一些实施例中，第一I/O结构1006a可包括一个或多个凹槽1112。第四钝化层1108可设置在(例如，填充)所述一个或多个凹槽1112中。所述一个或多个凹槽1112可与电耦合到第一I/O结构1006a的所述一个或多个导通孔实质上对准。虽然图11中未示出，但应理解，第一钝化层1102、第二钝化层1104、第三钝化层1106、第四钝化层1108、第五钝化层1110和/或所述一个或多个凹槽1112也以实质上相似的方式设置在IC的装置区102(图11中未示出)中。
图12至图21示出用于形成IC的方法的一些实施例的一系列剖视图1200至2100，所述IC包括电耦合到多个导电层中的第一导电层的导电线的BTSV。尽管参照方法阐述了图12至图21，但应理解，图12至图21中所示的结构不限于所述方法，而是可独立地与所述方法分离。为了易于例示，图13至图21仅示出图12中所示的工件1202的测试区103(例如，工件1202的测试区103的放大图)。因此，虽然图13至图21的剖视图1300至2100中示出的动作仅被示出为发生在测试区103中，但应理解，此种动作也在工件1202的其余部分(例如，装置区102)中实施。也应理解，图13至图21中所示的结构相对于图12中所示的结构被翻转(例如，旋转180度)，以更好地示出在所述方法的动作期间此种结构的典型取向。
如图12的剖视图1200中所示，提供了工件1202。工件1202包括装置区102及测试区103。工件1202包括衬底104。半导体装置105设置在衬底104上。在一些实施例中，半导体装置1001设置在衬底104上。多个STI结构106设置在衬底104中。多个DTI结构108设置在衬底104中。ILD结构110设置在衬底104的第一侧(例如，前侧)之上。导电内连线结构112设置在ILD结构110中。导电内连线结构112包括多个导电接触件114、多个导电线116及多个导通孔118。所述多个导电线116设置在多个导电层120中。导电内连线结构112包括设置在装置区102中的第一下部导电内连线结构122、设置在装置区102中的第一上部导电内连线结构124、设置在测试区103中的第二下部导电内连线结构126、以及设置在测试区103中的第二上部导电内连线结构128。第二上部导电内连线结构128包括所述多个导电板121。半导体装置105、半导体装置1001、所述多个STI结构106、所述多个DTI结构108、ILD结构110及导电内连线结构112可通过已知的双极-CMOS-DMOS(BCD)工艺形成。
如图13的剖视图1300中所示，减小衬底104的厚度。在一些实施例中，衬底104的厚度会减小，直到所述多个DTI结构108从衬底104的后侧暴露出(例如，由衬底104的第二表面104b暴露出)为止。在一些实施例中，厚度减小到介于约5μm与约10μm之间。
在一些实施例中，减小衬底104的厚度包括将载体衬底1302接合到工件1202的上表面1202a。在一些实施例中，工件1202的上表面由ILD结构110的上表面及最上部导电层120h的导电线的上表面来界定。在一些实施例中，将工件1202及载体衬底1302取向(例如，旋转180度)，使得衬底104的第二表面104b面朝上，如图13的剖视图1300中所示。此后，对衬底104实行薄化工艺(thinning process)(例如，将衬底104薄化至衬底104的第二表面104b)以移除衬底104的一部分。薄化工艺可为或可包括例如化学机械抛光(chemicalmechanical polishing，CMP)工艺、机械研磨工艺、刻蚀工艺、一些其他薄化工艺、或前述工艺的组合。随后，移除载体衬底1302。
如图14的剖视图1400中所示，在衬底104的与ILD结构110相对的一侧上形成第一介电结构902。在一些实施例中，在衬底104的第二表面104b上形成第一介电结构902。在一些实施例中，在所述多个DTI结构108上形成第一介电结构902。可通过例如化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、原子层沉积(atomic layer deposition，ALD)、旋转涂布工艺、一些其他沉积工艺、或前述工艺的组合来形成第一介电结构902。
图14的剖视图1400中也示出，在第一介电结构902的与衬底104相对的一侧上形成第二介电结构904。在一些实施例中，在第一介电结构902上形成第二介电结构904。可通过例如CVD、PVD、ALD、旋转涂布工艺、一些其他沉积工艺、或前述工艺的组合来形成第二介电结构904。
如图15的剖视图1500中所示，在衬底104中形成多个初始沟槽1502。所述多个初始沟槽1502穿透第二介电结构904、第一介电结构902、衬底104及所述多个STI结构106。举例来说，所述多个初始沟槽1502中的第一初始沟槽1502a穿透第二介电结构904、第一介电结构902、衬底104及所述多个STI结构106。第一初始沟槽1502a形成在第一环形DTI结构108a内(例如，形成在第一周界132内)。在一些实施例中，第一初始沟槽1502a在侧向上形成在第一环形DTI结构108a与第二环形DTI结构108b之间。
第一初始沟槽1502a在垂直方向上穿过第二介电结构904、第一介电结构902及衬底104延伸到第一STI结构106a。在一些实施例中，第一初始沟槽1502a在垂直方向上部分地延伸穿过第一STI结构106a。第一初始沟槽1502a的表面(例如，在图15中所示的取向中的下表面)可由第一STI结构106a的表面来界定，如图15的剖视图1500中所示。在一些实施例中，第一初始沟槽1502a具有实质上直的(例如，实质上垂直的)侧壁。在其他实施例中，第一初始沟槽1502a的侧壁可为成角度的。应理解，所述多个初始沟槽1502中的每一者可具有与第一初始沟槽1502a实质上相似的特征(例如，结构特征)。
在一些实施例中，用于形成所述多个初始沟槽1502的工艺包括在第二介电结构904上形成经图案化掩模层1504(例如，正/负光刻胶、硬掩模等)。可通过以下步骤来形成经图案化掩模层1504：在第二介电结构904上形成掩模层材料(例如，通过旋转涂布工艺)，将掩模层材料暴露于图案(例如，通过刻蚀工艺，例如光刻、极紫外光刻(extremeultraviolet lithography)等)，并将掩模层材料显影以形成经图案化掩模层1504。此后，在放置有经图案化掩模层1504的情况下，对第二介电结构904、第一介电结构902、衬底104及所述多个STI结构106实行第一刻蚀工艺，由此根据经图案化掩模层1504形成所述多个初始沟槽1502。第一刻蚀工艺移除第二介电结构904的未遮罩部分、第一介电结构902的未遮罩部分、衬底104的未遮罩部分及所述多个STI结构106的未遮罩部分，由此形成所述多个初始沟槽1502。在一些实施例中，第一刻蚀工艺在所述多个STI结构106上停止。在又一些实施例中，第一刻蚀工艺可为例如湿刻蚀工艺(wet etching process)、干刻蚀工艺(dryetching process)、反应离子刻蚀(reactive ion etching，RIE)工艺、一些其他刻蚀工艺、或前述工艺的组合。随后将经图案化掩模层1504(例如，通过等离子体灰化工艺)剥离。
如图16的剖视图1600中所示，将介电衬垫结构906形成为衬在所述多个初始沟槽1502上。介电衬垫结构906衬在所述多个初始沟槽1502的表面(例如，侧壁及下表面(参照图16中所示的取向的“下”))上。举例来说，介电衬垫结构906衬在第一初始沟槽1502a的侧壁及第一STI结构106a的表面上，介电衬垫结构906界定第一初始沟槽1502a的表面。介电衬垫结构906也衬在第二介电结构904的上表面(参照图16中所示的取向的“上表面”)上。
可通过例如CVD、PVD、ALD、一些其他沉积工艺、或前述工艺的组合来形成介电衬垫结构906。在一些实施例中，用于形成介电衬垫结构906的工艺包括：形成衬在第二介电结构904、第一介电结构902、衬底104及所述多个STI结构106上的氧化物层(例如，SiO2)(未示出)；且然后形成衬在氧化物层上的氮化物层(例如，SiN)(未示出)。在此种实施例中，氧化物层与氮化物层界定介电衬垫结构906。在又一些此种实施例中，可将氧化物层形成为介于约
Figure BDA0003835181660000231
与约
Figure BDA0003835181660000232
之间的厚度；且可将氮化物层形成为介于约
Figure BDA0003835181660000233
与约
Figure BDA0003835181660000234
之间的厚度。
如图17的剖视图1700中所示，使所述多个初始沟槽1502延伸，由此形成多个BTSV沟槽1702。所述多个BTSV沟槽1702穿透第二介电结构904、第一介电结构902、衬底104、所述多个STI结构106及ILD结构110。所述多个BTSV沟槽1702暴露出第一导电层120a的对应导电线。在一些实施例中，所述多个BTSV沟槽1702也穿透第一导电层120a的对应导电线。举例来说，第一BTSV沟槽1702a暴露出第一导电线116a。第一BTSV沟槽1702a穿透第二介电结构904、第一介电结构902、衬底104、第一STI结构106a、ILD结构110及第一导电线116a，如图17的剖视图1700中所示。
第一BTSV沟槽1702a穿过第二介电结构904、第一介电结构902、衬底104、第一STI结构106a及ILD结构110延伸到第一导线116a(例如，在垂直方向上穿过第二介电结构904、第一介电结构902、衬底104、第一STI结构106a及ILD结构110延伸到第一导线116a)。在一些实施例中，第一BTSV沟槽1702a部分地延伸穿过(例如，在垂直方向上部分地延伸穿过)第一导电线116a。第一BTSV沟槽1702a的表面(例如，图17中所示取向的下表面)可由第一导电线116a的表面(例如，图17中所示取向的上表面)来界定，如图17的剖视图1700中所示。在一些实施例中，第一BTSV沟槽1702a的轮廓具有类似于沙漏的形状。应理解，所述多个BTSV沟槽1702中的每一者可具有与第一BTSV沟槽1702a实质上相似的特征(例如，结构特征)。
在一些实施例中，用于使所述多个初始沟槽1502延伸以形成所述多个BTSV沟槽1702的工艺包括对图16中所示的结构实行第二刻蚀工艺以穿透第二介电结构904、所述多个STI结构106及ILD结构110。在一些实施例中，第二刻蚀工艺也穿透第一导电层120a的对应导电线。在第一刻蚀工艺之后实行第二刻蚀工艺。第二刻蚀工艺是移除介电衬垫结构906的水平部分比移除介电衬垫结构906的垂直部分多的高度各向异性刻蚀工艺(例如，高度垂直刻蚀)。举例来说，如图17的剖视图1700中所示，第二刻蚀工艺移除设置在所述多个STI结构106上的水平部分。第二刻蚀工艺也减小介电衬垫结构906的设置在第二介电结构904的上表面之上(参照图17中所示的取向的“之上”及“上表面”)的部分的厚度。第二刻蚀工艺进一步移除所述多个STI结构106的部分、ILD结构110的部分及第一导电层120a的导电线的下伏在所述多个初始沟槽1502之下(参照图17中所示的取向的“下伏在…之下”)的部分，由此形成所述多个BTSV沟槽1702。在一些实施例中，第二刻蚀工艺可为例如湿刻蚀工艺、干刻蚀工艺、RIE工艺、一些其他刻蚀工艺、或前述工艺的组合。
如图18的剖视图1800中所示，分别在所述多个BTSV沟槽1702(参见图17)中形成多个BTSV 130。所述多个BTSV 130被形成为电耦合到第一导电层120a中的所述多个BTSV 130的对应导电线。举例来说，第一BTSV 130a形成在第一BTSV沟槽1702a中。第一BTSV 130a被形成为电耦合到第一导电线116a。
在一些实施例中，用于形成所述多个BTSV 130的工艺包括利用金属材料(未示出)(例如，铜(Cu)、氮化钽(TaN)、铝(Al)、金(Au)、银(Ag)、铂(Pt)等)填充所述多个BTSV沟槽1702。在一些实施例中，填充所述多个BTSV沟槽1702包括将金属材料沉积在所述多个BTSV沟槽1702中以及介电衬垫结构906之上(参照图18中所示的取向的“之上”)。在一些实施例中，可通过例如CVD、PVD、ALD、溅射、电化学电镀(electrochemical plating)、化学镀(electroless plating)、一些其他沉积工艺、或前述工艺的组合来沉积金属材料。此后，移除金属材料的上部部分(参照图18中所示的取向的“上部部分”)，由此在所述多个BTSV沟槽1702中留下金属材料的其余部分作为所述多个BTSV 130。可通过例如CMP工艺、刻蚀工艺、一些其他合适的工艺、或前述工艺的组合来移除金属材料的上部部分。在一些实施例中，对金属材料及介电衬垫结构906实行平坦化工艺(例如，CMP)以使所述多个BTSV 130的表面(例如，相对于图18中所示的取向的上表面)平坦化以及使介电衬垫结构906的表面(例如，相对于图18中所示的取向的上表面)平坦化。
在一些实施例中，用于形成所述多个BTSV 130的工艺包括对图17中所示的结构进行烘焙(例如，加热一段时间)。此后，将衬垫层(未示出)形成为衬在所述多个BTSV沟槽1702上。在一些实施例中，衬垫层可为例如氮化钽(TaN)、一些其他合适的衬垫材料、或前述材料的组合。在其他实施例中，会省略衬垫层。然后可在所述多个BTSV沟槽1702中形成晶种层(例如，铜晶种层)。此后，实行电镀工艺(例如，铜电镀工艺(copper plating process))以在所述多个BTSV沟槽1702中沉积金属材料。
如图19的剖视图1900中所示，在介电衬垫结构906及所述多个BTSV 130的一侧(与衬底104相对)形成钝化结构1002。在一些实施例中，钝化结构1002形成在介电衬垫结构906及所述多个BTSV 130上。可通过例如CVD、PVD、ALD、旋转涂布工艺、一些其他沉积工艺、或前述工艺的组合来形成钝化结构1002。在一些实施例中，形成钝化结构1002包括在介电衬垫结构906及所述多个BTSV 130上沉积第一介电层(例如，SiN)，且然后在第一介电层上沉积第二介电层(例如，USG)。
如图20的剖视图2000中所示，在钝化结构1002中形成多个导通孔1004。所述多个导通孔1004被形成为电耦合到所述多个BTSV 130。举例来说，所述多个导通孔1004中的第一导通孔1004a形成在钝化结构1002中且电耦合到第一BTSV 130a。
在一些实施例中，用于形成所述多个导通孔1004的工艺包括在钝化结构1002上形成经图案化掩模层(例如，正/负光刻胶、硬掩模等)。此后，在放置有经图案化掩模层的情况下，对钝化结构1002实行刻蚀工艺(例如，湿刻蚀工艺、干刻蚀工艺、RIE工艺等)，由此根据经图案化掩模层在钝化结构1002中形成多个开口(未示出)。随后，将经图案化掩模层(例如，通过等离子体灰化工艺)剥离。
然后在钝化结构1002上及开口中沉积金属材料。金属材料可为或可包含例如铝系合金(例如，铝-铜(AlCu))、铜(Cu)、铝(Al)、钨(W)、金(Au)、银(Ag)、铂(Pt)、一些其他金属、或前述金属的组合。可通过例如CVD、PVD、ALD、溅射、电化学电镀、化学镀、一些其他沉积工艺、或前述工艺的组合来沉积金属材料。此后，对金属材料实行平坦化工艺(例如，CMP)以移除金属材料的一部分，由此在所述多个开口中留下金属材料的其余部分作为所述多个导通孔1004。
如图21的剖视图2100中所示，在钝化结构1002及所述多个导通孔1004的(与衬底104相对的)一侧上形成多个I/O结构1006。所述多个I/O结构1006被形成为电耦合到所述多个导通孔1004。举例来说，在钝化结构1002及第一导通孔1004a上形成第一I/O结构1006a。第一I/O结构1006a被形成为电耦合到第一导通孔1004a。
在一些实施例中，用于形成所述多个I/O结构1006的工艺包括在钝化结构1002上沉积金属材料。金属材料可为或可包含例如铝系合金(例如，铝-铜(AlCu))、铜(Cu)、铝(Al)、钨(W)、金(Au)、银(Ag)、铂(Pt)、一些其他金属、或前述金属的组合。可通过例如CVD、PVD、ALD、溅射、电化学电镀、化学镀、一些其他沉积工艺、或前述工艺的组合来沉积金属材料。此后，在金属材料上形成经图案化掩模层(例如，正/负光刻胶、硬掩模等)。此后，在放置有经图案化掩模层的情况下，对金属材料实行刻蚀工艺(例如，湿刻蚀工艺、干刻蚀工艺、RIE工艺等)，由此根据掩模层形成所述多个I/O结构1006。随后，将经图案化掩模层(例如，通过等离子体灰化工艺)剥离。应理解，可通过其他合适的工艺(例如，镶嵌工艺)来形成所述多个I/O结构1006。应理解，栅格结构1008(参见图10)可以与所述多个I/O结构1006实质上相似的方式形成。
图22示出用于形成IC的方法的一些实施例的流程图2200，所述IC包括电耦合到多个导电层中的第一导电层的导电线的BTSV。虽然在本文中将图22的流程图2200示出并描述为一系列动作或事件，但应理解，此种动作或事件的次序不应被解释为限制性的。举例来说，一些动作可以不同的次序发生和/或与除本文中所示出和/或描述的动作或事件以外的其他动作或事件同时发生。此外，可能并非所有示出的动作都需要用于实施本文中所描述的一个或多个方面或实施例，且本文中所描述的动作中的一者或多者可在一个或多个单独的动作和/或阶段中进行。
在动作2202处，接收工件。工件包括位于衬底中的深沟槽隔离(DTI)结构及位于衬底的第一侧上的层间介电(ILD)结构。导电特征设置在ILD结构中且在侧向上位于DTI结构的周界内。图12示出对应于动作2202的一些实施例的剖视图1200。
在操作2204处，减少衬底的厚度。图13示出对应于动作2204的一些实施例的剖视图1300。
在动作2206处，在衬底的与衬底的第一侧相对的第二侧上形成第一介电结构。
在动作2208处，将初始沟槽形成为穿透第一介电结构及衬底，其中初始沟槽在侧向上形成在DTI结构的周界内。图15示出对应于动作2208的一些实施例的剖视图1500。
在动作2210处，沿着初始沟槽的表面形成第二介电结构。图16示出对应于动作2210的一些实施例的剖视图1600。
在动作2212处，使初始沟槽延伸，由此形成暴露出导电特征的后侧衬底穿孔(BTSV)沟槽。图17示出对应于动作2212的一些实施例的剖视图1700。
在动作2214处，在BTSV沟槽中形成BTSV，且将BTSV形成为电耦合到导电特征。图18示出对应于动作2214的一些实施例的剖视图1800。
在动作2216处，在第二介电结构上及BTSV上形成钝化结构。图19示出对应于动作2216的一些实施例的剖视图1900。
在动作2218处，在钝化结构上形成输入/输出(I/O)结构，且将输入/输出(I/O)结构形成为电耦合到BTSV。图20至图21示出对应于动作2218的一些实施例的一系列剖视图2000至2100。
在一些实施例中，本实用新型实施例提供一种集成芯片(IC)。所述IC包括设置在半导体衬底中的第一环形深沟槽隔离(DTI)结构。介电结构设置在半导体衬底之上。导电内连线结构设置在介电结构中。导电内连线结构包括下部导电内连线结构。导电内连线结构包括上部导电内连线结构，所述上部导电内连线结构设置在下部导电内连线结构之上且电耦合到下部导电内连线结构。上部导电内连线结构包括多个导电板。所述多个导电板在垂直方向上堆叠且电耦合在一起。后侧衬底穿孔(BTSV)设置在半导体衬底及介电结构中，其中BTSV从下部导电内连线结构的第一导电特征延伸穿过介电结构及半导体衬底两者，其中下部导电内连线结构的第一导电特征至少部分地在侧向上设置在第一环形DTI结构的周界内，且其中BTSV设置在第一环形DTI结构的周界内。
在一些实施例中，下部导电内连线结构的第一导电特征的最下部表面在垂直方向上与半导体衬底间隔开。
在一些实施例中，所述多个导电板中的至少一者包括测试焊盘指示器结构。
在一些实施例中，所述多个导电板分别具有外周界；且外周界中的每一者具有实质上相似的大小及形状。
在一些实施例中，所述多个导电板中的每一者包括多个板条；所述多个导电板中的第一导电板的所述多个板条在第一方向上在侧向上延伸；所述多个导电板中的第二导电板的所述多个板条在垂直于第一方向的第二方向上在侧向上延伸；且第二导电板被设置成比所述多个导电板中的任何其他的导电板更靠近第一导电板。
在一些实施例中，下部导电内连线结构包括多个虚设结构，所述多个虚设结构设置在第一环形DTI结构的周界内；且所述多个虚设结构设置在包括多个行及多个列的阵列内。
在一些实施例中，所述多个导电板中的第一导电板包括在第一方向上在侧向上延伸的第一多个导电板条；且第一多个导电板条在所述多个行中的相邻行之间在第一方向上在侧向上延伸。
在一些实施例中，所述多个导电板中的第二导电板包括在垂直于第一方向的第二方向上在侧向上延伸的第二多个导电板条；且第二多个导电板条在所述多个列中的相邻列之间在第二方向上在侧向上延伸。
在一些实施例中，第二环形DTI结构设置在半导体衬底中，其中第二环形DTI结构设置在第一环形DTI结构的周界内；且其中BTSV在侧向上设置在第一环形DTI结构的周界与第二环形DTI结构的周界之间。
在一些实施例中，浅沟槽隔离(STI)结构设置在半导体衬底中，其中第一环形DTI结构与所述第二环形DTI结构两者穿透STI结构，且其中BTSV在垂直方向上延伸穿过STI结构。
在一些实施例中，下部导电内连线结构包括不同于第一导电特征的第二导电特征；第一导电特征与第二导电特征两者沿着在侧向上与半导体衬底的上表面平行地延伸的平面设置；下部导电内连线结构的第三导电特征在垂直方向上从半导体衬底延伸到第二导电特征；第三导电特征设置在第一环形DTI结构的周界内；且第三导电特征将第二导电特征电耦合到半导体衬底的在侧向上由第一环形DTI结构环绕的区。
在一些实施例中，第二环形DTI结构设置在半导体衬底中，其中第二环形DTI结构设置在第一环形DTI结构的周界内；其中BTSV在侧向上设置在第一环形DTI结构的周界与第二环形DTI结构的周界之间；其中第三导电特征在侧向上设置在第一环形DTI结构的周界与第二环形DTI结构的周界之间，且其中半导体衬底的区也在侧向上设置在第一环形DTI结构的周界与第二环形DTI结构的周界之间。
在一些实施例中，输入/输出(I/O)结构设置在半导体衬底的第一侧上，其中导电内连线结构设置在半导体衬底的与半导体衬底的第一侧相对的第二侧上，且其中BTSV将I/O结构电耦合到下部导电内连线结构的第一导电特征。
在一些实施例中，本实用新型实施例提供一种集成芯片(IC)。所述IC包括设置在半导体衬底的一侧上的介电结构。导电内连线结构设置在介电结构中。导电内连线结构设置在IC的装置区与IC的测试区两者中。半导体装置设置在半导体衬底上及IC的装置区中。IC的测试区设置在半导体装置的周界的外侧。导电内连线结构包括设置在IC的测试区中的第一下部导电内连线结构及第一上部导电内连线结构两者。第一上部导电内连线结构设置在第一下部导电内连线结构之上且电耦合到第一下部导电内连线结构。第一上部导电内连线结构包括多个导电板。所述多个导电板在垂直方向上堆叠且电耦合在一起。多个后侧衬底穿孔(BTSV)设置在半导体衬底及介电结构中，其中所述多个BTSV分别与第一下部导电内连线结构的多个导电特征接触，其中所述多个BTSV中的每一者从所述多个导电特征中的对应一者延伸穿过介电结构及半导体衬底两者，且其中所述多个BTSV中的每一者设置在IC的测试区内。
在一些实施例中，所述多个导电特征中的导电特征中的每一者在垂直方向上与半导体衬底的上表面间隔开；所述多个导电特征中的导电特征中的每一者沿着平面设置；且平面在侧向上与半导体衬底的上表面平行地延伸。
在一些实施例中，导电内连线结构包括均设置在IC的装置区中的第二下部导电内连线结构及第二上部导电内连线结构；第二下部导电内连线结构包括沿着平面设置的导电配线；第二下部导电内连线结构包括在垂直方向上从半导体衬底延伸到导电配线的一个或多个导电接触件；且所述一个或多个导电接触件将半导体装置电耦合到导电配线。
在一些实施例中，半导体装置被设置成比IC的任何其他的半导体装置更靠近IC的测试区。
在一些实施例中，所述多个导电板包括设置在第一下部导电内连线结构之上的第一导电板；且所述多个BTSV中的每一者至少部分地在侧向上设置在第一导电板的外周界内。
在一些实施例中，本实用新型实施例提供一种用于形成集成芯片(IC)的方法。所述方法包括接收工件。所述工件包括：层间介电(ILD)结构，设置在半导体衬底的第一侧上；导电内连线结构，设置在ILD结构中，其中导电内连线结构包括多个金属层，其中所述多个金属层中的第一金属层被设置成比所述多个金属层中的其他的金属层中的每一者更靠近半导体衬底，其中第一金属层包括导电特征，其中导电内连线结构还包括电耦合在一起的导电板堆叠，其中导电板堆叠电耦合到导电特征，且其中第一金属层在垂直方向上将导电板堆叠与半导体衬底分离；浅沟槽隔离(STI)结构，设置在半导体衬底中；以及环形深沟槽隔离(DTI)结构，设置在半导体衬底中，其中环形DTI结构穿透STI结构，其中导电板堆叠至少部分地在侧向上设置在环形DTI结构的周界内，且其中导电特征至少部分地在侧向上设置在环形DTI结构的周界内。在半导体衬底的与半导体衬底的第一侧相对的第二侧上形成第一介电结构。形成穿透第一介电结构及半导体衬底的初始沟槽，其中初始沟槽在侧向上形成在环形DTI结构的周界内，且其中STI结构的表面界定初始沟槽的表面。沿着初始沟槽的侧壁且沿着初始沟槽的表面形成第二介电结构。使初始沟槽延伸到导电特征，由此形成暴露出导电特征的后侧衬底穿孔(BTSV)沟槽，其中使初始沟槽延伸包括穿透第二介电结构、STI结构及ILD结构。在BTSV沟槽中形成BTSV，其中BTSV电耦合到导电特征。
在一些实施例中，在形成BTSV之后，在第一介电结构的一侧上形成钝化结构，其中第一介电结构在垂直方向上设置在钝化结构与半导体衬底之间；在钝化结构中形成暴露出BTSV的开口；在开口中形成导通孔且将导通孔电耦合到BTSV；以及在导通孔上形成输入/输出(I/O)结构，其中I/O结构电耦合到导通孔，且其中导通孔及钝化结构两者在垂直方向上设置在I/O结构与BTSV之间。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本实用新型实施例的各个方面。所属领域中的技术人员应理解，其可容易地使用本实用新型实施例作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本实用新型实施例的精神及范围，而且他们可在不背离本实用新型实施例的精神及范围的条件下对其作出各种改变、替代及变更。

Claims (10)

1.一种集成芯片，其特征在于，包括：
第一环形深沟槽隔离结构，设置在半导体衬底中；
介电结构，设置在所述半导体衬底之上；
导电内连线结构，设置在所述介电结构中，其中：
所述导电内连线结构包括下部导电内连线结构；
所述导电内连线结构包括上部导电内连线结构，所述上部导电内连线结构设置在所述下部导电内连线结构之上且电耦合到所述下部导电内连线结构；
所述上部导电内连线结构包括多个导电板；且
所述多个导电板在垂直方向上堆叠且电耦合在一起；以及
后侧衬底穿孔，设置在所述半导体衬底及所述介电结构中，其中所述后侧衬底穿孔从所述下部导电内连线结构的第一导电特征延伸穿过所述介电结构及所述半导体衬底两者，其中所述下部导电内连线结构的所述第一导电特征至少部分地在侧向上设置在所述第一环形深沟槽隔离结构的周界内，且其中所述后侧衬底穿孔设置在所述第一环形深沟槽隔离结构的所述周界内。
2.根据权利要求1所述的集成芯片，其特征在于，所述下部导电内连线结构的所述第一导电特征的最下部表面在垂直方向上与所述半导体衬底间隔开。
3.根据权利要求1所述的集成芯片，其特征在于，浅沟槽隔离结构设置在所述半导体衬底中，其中所述第一环形深沟槽隔离结构穿透所述浅沟槽隔离结构，且其中所述后侧衬底穿孔在垂直方向上延伸穿过所述浅沟槽隔离结构。
4.根据权利要求1所述的集成芯片，其特征在于：
所述多个导电板中的每一者包括多个板条；
所述多个导电板中的第一导电板的所述多个板条在第一方向上在侧向上延伸；
所述多个导电板中的第二导电板的所述多个板条在垂直于所述第一方向的第二方向上在侧向上延伸；且
所述第二导电板被设置成比所述多个导电板中的任何其他的导电板更靠近所述第一导电板。
5.根据权利要求1所述的集成芯片，其特征在于：
所述下部导电内连线结构包括多个虚设结构，所述多个虚设结构设置在所述第一环形深沟槽隔离结构的所述周界内；且
所述多个虚设结构设置在包括多个行及多个列的阵列内。
6.根据权利要求1所述的集成芯片，其特征在于，还包括：
第二环形深沟槽隔离结构，设置在所述半导体衬底中，其中：
所述第二环形深沟槽隔离结构设置在所述第一环形深沟槽隔离结构的所述周界内；且
所述后侧衬底穿孔在侧向上设置在所述第一环形深沟槽隔离结构的所述周界与所述第二环形深沟槽隔离结构的周界之间。
7.一种集成芯片，其特征在于，包括：
介电结构，设置在半导体衬底的一侧上；
导电内连线结构，设置在所述介电结构中，其中：
所述导电内连线结构设置在所述集成芯片的装置区与所述集成芯片的测试区两者中；
半导体装置设置在所述半导体衬底上及所述集成芯片的所述装置区中；
所述集成芯片的所述测试区设置在所述半导体装置的周界的外侧；
所述导电内连线结构包括均设置在所述集成芯片的所述测试区中的第一下部导电内连线结构及第一上部导电内连线结构；
所述第一上部导电内连线结构设置在所述第一下部导电内连线结构之上且电耦合到所述第一下部导电内连线结构；
所述第一上部导电内连线结构包括多个导电板；且
所述多个导电板在垂直方向上堆叠且电耦合在一起；以及
多个后侧衬底穿孔，设置在所述半导体衬底及所述介电结构中，其中所述多个后侧衬底穿孔分别与所述第一下部导电内连线结构的多个导电特征接触，其中所述多个后侧衬底穿孔中的每一者从所述多个导电特征中的对应一者延伸穿过所述介电结构及所述半导体衬底两者，且其中所述多个后侧衬底穿孔中的每一者设置在所述集成芯片的所述测试区内。
8.根据权利要求7所述的集成芯片，其特征在于：
所述多个导电特征中的所述导电特征中的每一者在垂直方向上与所述半导体衬底的上表面间隔开；
所述多个导电特征中的所述导电特征中的每一者沿着平面设置；且
所述平面在侧向上与所述半导体衬底的上表面平行地延伸。
9.根据权利要求7所述的集成芯片，其特征在于，所述半导体装置被设置成比所述集成芯片的任何其他的半导体装置更靠近所述集成芯片的所述测试区。
10.根据权利要求7所述的集成芯片，其特征在于：
所述多个导电板包括设置在所述第一下部导电内连线结构之上的第一导电板；且
所述多个后侧衬底穿孔中的每一者至少部分地在侧向上设置在所述第一导电板的外周界内。
CN202222366937.3U 2021-11-30 2022-09-06 集成芯片 Active CN218351457U (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163284178P 2021-11-30 2021-11-30
US63/284,178 2021-11-30
US17/738,290 2022-05-06
US17/738,290 US20230170249A1 (en) 2021-11-30 2022-05-06 Testing structure for an integrated chip having a high-voltage device

Publications (1)

Publication Number Publication Date
CN218351457U true CN218351457U (zh) 2023-01-20

Family

ID=84893010

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202222366937.3U Active CN218351457U (zh) 2021-11-30 2022-09-06 集成芯片

Country Status (3)

Country Link
US (1) US20230170249A1 (zh)
CN (1) CN218351457U (zh)
TW (1) TWI845976B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10804411B2 (en) * 2017-11-29 2020-10-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method of forming the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9972603B2 (en) * 2015-12-29 2018-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. Seal-ring structure for stacking integrated circuits
US11075242B2 (en) * 2017-11-27 2021-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices for image sensing
CN109216268B (zh) * 2018-09-21 2021-04-16 德淮半导体有限公司 制造半导体装置的方法

Also Published As

Publication number Publication date
US20230170249A1 (en) 2023-06-01
TW202324598A (zh) 2023-06-16
TWI845976B (zh) 2024-06-21

Similar Documents

Publication Publication Date Title
US11107767B2 (en) Structure for standard logic performance improvement having a back-side through-substrate-via
US11069736B2 (en) Via support structure under pad areas for BSI bondability improvement
US10790265B2 (en) Semiconductor device structure with back-side layer to reduce leakage
US8581250B2 (en) Method and apparatus of fabricating a pad structure for a semiconductor device
US11756862B2 (en) Oversized via as through-substrate-via (TSV) stop layer
US20200335473A1 (en) Semiconductor Wafer, Bonding Structure And Wafer Bonding Method
CN106653848B (zh) 半导体器件结构的结构和形成方法
US12033919B2 (en) Backside or frontside through substrate via (TSV) landing on metal
CN115528007A (zh) 三维元件结构及其形成方法
CN218351457U (zh) 集成芯片
US20230275012A1 (en) Dielectric anchors for anchoring a conductive pillar
US20230245987A1 (en) Slotted bond pad in stacked wafer structure
US11355464B2 (en) Semiconductor device structure with bottle-shaped through silicon via and method for forming the same
US11876063B2 (en) Semiconductor package structure and method for preparing the same
US20230387131A1 (en) Low-cost semiconductor-on-insulator (soi) structure
US20230352433A1 (en) Semiconductor device structure with composite bottle-shaped through silicon via and method for prepriang the same
US20240128378A1 (en) Semiconductor device and method of fabricating the same
US20240047282A1 (en) Semiconductor device with polygonal profiles from the top view and method for forming the same
CN221447166U (zh) 半导体装置
US20240355710A1 (en) Backside or frontside through substrate via (tsv) landing on metal
CN112447643A (zh) 集成电路及其形成方法、半导体封装的形成方法

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant