CN105047682A - 后端金属层中的集成电阻式存储器 - Google Patents

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Abstract

本发明涉及后端金属层中的集成电阻式存储器，提供存储器器件，其具有集成在其后端层内的电阻式切换存储器。举例来说，在多种实施例中，该电阻式切换存储器可以是嵌入式存储器，例如高速缓存、随机存取存储器等。电阻式存储器可以制造在多种后端金属化结构之间，该后端金属化结构包括后端铜金属层并且部份地利用一个或多个镶嵌工艺。在一些实施例中，电阻式存储器可以部份地使用镶嵌工艺以及部份地使用负蚀刻处理而制造，其利用四个或更少的光阻掩模。因此，本发明提供相对低成本且高性能的嵌入式存储器，其兼容于集成电路铸造制造工艺的多样性。

Description

后端金属层中的集成电阻式存储器
本申请主张第61/987,415号美国临时专利申请案的权益，其名称为铜后端金属层中集成电阻式存储器的制造方法和结构(METHODANDSTRUCTUREOFINTEGATINGRESISTIVEMEMORYINCOPPERBACKENDMETALLAYERS)并提交于2014年5月1日，于此将其各自分别完整内容并入本文且于各方面做为参考。
技术领域
一般来说，本发明涉及电子存储器，例如，本发明描述在存储器器件的铜后端金属层之间具有可缩放电阻式存储器结构的存储器器件。
背景技术
在集成电路技术领域内的最近革新是双端存储器。双端存储器对比于，例如，栅控制存储器，其中该栅控制存储器的两个端子之间的导电性是由称为栅极端子的第三端子所介导。双端存储器器件在功能上以及结构上都可不同于三端器件。例如，一些双端器件可以建构在一对导电接点之间，而不是具有邻近于一组导电端子的第三端子。不同于通过施加到所述第三端子的刺激而被操作，双端存储器器件可以藉由施加刺激到该对导电接点的一者或两者而控制。本申请的发明人更进一步了解到双端存储器技术的多样性，例如相变存储器、磁阻存储器、等等。
电阻式存储器是个预计会有良好物理特性的双端存储器。虽然大部分的电阻式存储器技术正处于发展阶段，电阻式存储器器件以及其制造的各种技术概念已经被发明人所演示，并且处于一个或多个证明或反驳相关理论的验证阶段。即便如此，电阻式存储器技术相较于竞争技术仍可在半导体电子产业保持实质的优势。
由于电阻式存储器技术的模型已经进行过试验并已得到结果，从该结果可推测到其中电阻式存储器取代传统存储器的存储器器件。例如，发明人已经进行了涉及存储器阵列的软件模型的研究，其中该存储器阵列包括电阻式存储器以代替互补金属氧化物半导体(CMOS)的NAND或NOR存储器。软件预测表明双端存储器阵列可以提供用于电子设备的显着益处，其包括减少的功耗、更高的存储器密度、先进的技术节点、或改良的性能等等。
鉴于上述情况，发明人致力于发现双端子存储器可以提供电子器件实际益处的应用。
发明内容
以下呈现本发明的简要概述以提供本发明一些面向的基本理解。此概述不是本发明的详尽概况。其既不旨在标识说明书的关键或重要元素，也不在于描绘本说明书中，或在权利要求的任何范围中的任何特定实施例的范围。其目的在于以简化形式呈现本说明书的一些概念，作为呈现本公开更详细描述的前言。
在一个或多个实施例中，本申请提供了一种具有电阻式切换存储器集成在存储器件的后端层内的存储器器件。在多种实施例中，该电阻式切换存储器可以是嵌入式存储器，例如高速缓存、随机存取存储器等。在其他实施例中，电阻性存储器可利用至少一个镶嵌工艺而在存储器器件的后端金属铜层之间来制造。在一些实施例中，电阻式存储器可以部份地使用镶嵌工艺以及部份地使用负蚀刻处理(例如，光阻掩模和蚀刻工艺)而制造。例如，在一些实施例中，制造电阻式存储器使用不超过四个光阻掩模。在至少一个实施例中，制造电阻式存储器可以使用不超过两个光阻掩模。
在其他的实施例中，本申请提供了一种具有电阻式存储器阵列的存储器器件，该电阻式存储器阵列嵌入在存储器器件的后端铜金属化结构中。此外，可以在不改变或不实质上改变铜金属化结构的层间电介质厚度的情况下提供电阻式存储器阵列。因此，电阻式存储器可以被嵌入在存储器器件内，同时保持电气模型与存储器器件的前端组件相关联。
在一个或多个其它实施例中，电阻式存储器可以嵌入至存储器器件的后端铜金属层之间。
此外，电阻式存储器可以多层方式来制造，该多层包括具有第一横向尺寸(例如，宽度、直径等)的第一层子集。此外，电阻式存储器可以包括具有第二横向尺寸的第二层子集，该第二横向尺寸大于涵盖或实质上涵盖该第一层子集的第一横向尺寸。在至少一个实施例中，可至少部份使用镶嵌工艺形成第一层子集，如此可沿第一层子集的侧壁减轻泄漏路径。此外，可以用负蚀刻工艺形成第二层子集来降低制造嵌入电阻式存储器的成本。
在其他实施例中，本申请提供一种存储器器件。该存储器器件可包括衬底，其包括至少部份形成在所述衬底内的一个或多个电子器件；介电层，其位于该衬底上方；以及通孔结构，其于该介电层内加衬有扩散减缓层并且填充有铜金属，其中，所述通孔结构通过移除该介电层的一部分而形成。此外，存储器器件可以包括阻挡层，其形成在该介电层和该通孔结构上方，并且所述阻挡层减轻铜材料扩散进入或穿过所述阻挡层；以及第二通孔结构，其形成在该阻挡层内并且暴露出该通孔结构中的铜金属的顶表面。在一个或多个实施例中，存储器器件还可以包括导电插塞，其经由镶嵌工艺形成在该第二通孔结构内并与该铜金属的顶表面电接触。在另一个实施例中，存储器器件可包括存储器单元堆栈，其沉积在该阻挡层上方以及在该第二通孔结构内的导电插塞上方，其中，所述存储器单元堆栈被图案化及蚀刻以形成在该通孔结构上方的分立双端子存储器器件，并使该导电插塞作为该分立双端子存储器器件的底部端子。
在本申请的其他实施例中，提供了一种用于形成电阻式存储器单元的方法。该方法可以包括提供半导体衬底，该半导体衬底具有复数个互补金属氧化物半导体器件形成其上，并且具有复数个暴露的铜导体接触区域；以及形成阻挡层在该半导体衬底和该铜导体接触区域上方。该方法可以进一步包括形成复数个底部电极在该阻挡层内，该底部电极与该铜导体接触区域的至少一个子集的相应的每一个电接触；以及设置一组电阻式存储器单元层在该阻挡层上方，其可另外包括：设置电阻式切换材料在所述复数个底部电极上方并与其电接触，以及设置主动金属材料在所述电阻式切换材料上方并与其电接触。除了上述之外，该方法可以包括设置蚀刻停止层，该蚀刻停止层包含在该主动金属材料的部分上方的分立蚀刻停止区段；以及蚀刻位于该分立蚀刻停止区段之间的该组电阻式存储单元层，以形成复数个电阻式存储器结构。此外，该方法可以包括将第一电介质层沉积在该复数个电阻式存储器结构上方及之间，并蚀刻该第一介电层，以暴露该复数个电阻式存储器结构的蚀刻停止层。此外，该方法可以包括将第二介电层沉积在该第一介电层的至少一部分上方以及在该复数个电阻式存储器结构的蚀刻停止层上方，以及在该第二介电层的分立掩模部分上方形成并图案化掩模层。接着，该方法可以包括响应于所述掩模层，蚀刻该第二介电层的至少一部分，以形成复数个接触通孔，其分别暴露出所述复数个电阻式存储器结构的分立蚀刻停止区段的至少一部分；以及在该复数个接触通孔内将铜金属层形成在所述复数个电阻式存储器结构的分立蚀刻停止区段的部分上方并与其个别电接触。。
在一个或多个本发明的其它实施例中，提供种形成包含嵌入电阻式存储器的器件的方法。该方法可以包括提供衬底，该衬底具有复数个CMOS器件形成其上，并形成第一铜金属层在该衬底上方，该第一铜金属层包括复数个铜接触垫。此外，该方法可以包括形成复数个电阻式存储器器件在该衬底的表面区域部分上方并在该表面区域部份内与该复数个铜接触垫的相对应子集的相应的一个接触，其中，形成该复数个电阻式存储器器件是藉由使用两个、三个或四个光阻掩模层，并且进一步其中，该复数个电阻式存储器器件包括一组第一存储器接触区域的相应的一个。此外，该方法可以包括形成第二铜金属层在该复数个电阻式存储器器件上方并与该组第一存储器接触区域电接触。
在至少一个附加的实施例中，本申请提供了一种包含电阻式存储器单元的器件。该器件可包括半导体衬底，该半导体衬底具有复数个CMOS器件形成其上，并且具有复数个暴露的铜导体接触区域。此外，该器件可以包括复数个底部电极，该底部电极在该阻挡层内并与该铜导体接触区域的至少一个子集的相应的每一个电接触。此外，该器件可以包括第一电介质层，其设置在该阻挡层上方；以及电阻式存储器堆栈，其设置在该第一介电层内，并设置在该复数个底部电极上方并与其电接触。该电阻式存储器单元堆栈可以包括电阻式切换材料，其设置在所述复数个底部电极上方并与其电接触；以及主动金属材料，其设置在所述电阻式切换材料上方并与其电接触。除了上述之外，该器件可包括蚀刻停止层，其设置在该第一介电层内，并设置在该主动金属材料上方并与其电接触；以及第二介电层，其设置在该第一介电层上方，其中，该第二介电层包含暴露该蚀刻停止层的至少一部分的接触垫通孔。更进一步地，该器件可包括铜金属，其设置在该接触垫通孔内，并设置在该蚀刻停止层的部份上方并与其电接触。
下列的描述和附图阐述本说明书的某些示例面向。然而，这些方面仅表示本说明书中的原理可被采用的各种方式中的一部分。由以下的详细说明配合参考附图，本发明的其他优点和新颖特征将变得清楚明白。
附图说明
本发明的各个面向或特征是参考附图而加以描述，其中相似参考符号在全文中将被用来意指相似元件。在本说明书中，许多特定细节被阐述以便提供本发明的完全理解。然而，应该明白的是，题述发明的某些面向可以不用这些具体细节或利用其它方法、组件、材料等情况下而实施。在其他实例中，公知的结构和器件是以方块图的形式显示，以帮助描述题述发明。
图1描绘根据本发明的实施例的具有嵌入铜后端层的电阻式存储器的示例器件的示意图；
图2A和图2B描绘根据本发明的其他实施例的用来形成通孔在后端铜导体上方的示例工艺的示意图；
图3A和图3B描绘根据本发明的其他实施例的用来以镶嵌工艺形成双端存储器的导电电极的示例处理的示意图；
图4A和图4B描绘根据本发明的实施例的用来制造分立存储器结构在导电电极上方的示例处理的示意图；
图5描绘根据本发明的其他实施例的用于分立存储器结构上方的后端处理的示例介电层的示意图；
图6A和图6B描绘示例化学机械研磨(CMP)工艺和形成额外的介电层的示意图；
图7描绘在远离嵌入式存储器的器件区域中形成垂直通孔的范例负蚀刻工艺的示意图；
图8说明根据本发明的一个或多个实施例中，在邻近垂直通孔处形成接触通孔的示例负蚀刻工艺的示意图；
图9说明根据本发明的一个或多个实施例中，在通孔区域上方进行范例扩散减缓内衬沉积的示意图；
图10描绘根据本发明的其他实施例的用来形成金属层在嵌入电阻式存储器上方的示例铜填充工艺的示意图；
图11和12说明根据本发明的一个或多个实施例，用于制造嵌入式存储器的示例方法的流程图；
图13描绘在本发明的其他实施例中，用来制造具有嵌入式存储器的存储器器件的范例方法的流程图；
图14说明在本发明的实施例中，用来在存储器器件的后端铜金属层之间制造存储器的示例方法的流程图；
图15描绘根据本发明的实施例，用于存储器的示例操作及控制环境的方块图；
图16说明可以结合多种实施例来实现的示例计算环境的方块图。
具体实施方式
本公开的实施例系用于提供包括一个或多个制造于电子芯片的后端制程(back-end-of-line,BEoL)金属层之间的双端存储器的数组的存储器器件。在一些实施例中，该等BEoL金属层可包括铜金属层。后端制程制造通常系指集成电路制程的二次加工，于该集成电路制程中，形成于集成电路基板之中或之上的电子组件(例如晶体管、电容、电阻等)系被连接至用于集成电路的布线概略(wiringschematic)的布线层。该布线层系可用于互连该等电子组件的子集、连接组件至接触点、用于芯片外链接的接合点或类似者。该布线层可包括水平线、垂直互联、接触垫等等以利于组件的互连。
铜后端金属化可施加显着的限制在用于集成电路生产的线工艺(lineprocess)的后端。这些限制是由于多种原因，包括铜本身的物理特性、与之兼容的材料、和相对低的软化温度(softeningtemperature)。铜往往具有相对高的扩散性(如原子的迁移率)且也可与一般的半导体材料行化学反应。举例而言，铜可有害地影响常用于半导体闸极绝缘体、介电层等等氧化物半导体材料。因此，在一些公开的实施例中，铜金属系可以扩散减缓材料(diffusionmitigationmateiral)衬住，以缓和或避免铜原子扩散至器件各处。同样地，因为铜往往是可化学反应的，一些可与铝或银化学兼容的材料未必可与铜兼容。此外，铜具有相对低的热积存(thermalbudget)，其赋予了在铜形成后的制造工艺温度的最高限额(temperatureceiling)。
就集成电路的制造而言，多个铜金属化的独特的挑战之一是缺乏负蚀刻工艺(subtractiveetchingtechniques)。在相对纯的状态的铜金属无法如其他金属如铝、银、钛等等蚀刻的那么干净。因此线工艺的后端往往系利用凹槽、填充、和镶嵌工艺(如平面化、化学机械研磨(CMP)等等)来与铜金属化方案配合。虽然镶嵌工艺增加了其自身的复杂性，其通常可较使用多光阻掩模的负蚀刻来的便宜，而后者可能是相当昂贵的。因此，发明者系致力于开发使用最少光阻掩模的后端制程集成电路制造工艺，以减低制造成本。此外，发明者亦致力于开发与铜后端金属化兼容的工艺，为了与使用铜于后端的现有的集成电路代工的兼容性，和利用铜卓越的电特性及低成本的特性。
在习知技术中，半导体存储器已被制为具有外连接以利于与其他组件(如逻辑组件、处理器、模拟或数字电路等等)的集成的存储器芯片。随着集成芯片制造工艺的进步，合并存储器-逻辑设备系被开发而具有存储器电路和逻辑电路集成在单一的芯片die)或集成芯片上。芯片上互连层系被利用以电接连该逻辑电路的子集至其他的逻辑电路的子集和存储器电路，其与用于存储器逻辑设备的一般电性概略布局(electricalschematiclayout)一致。在半导体晶体管、电容、电阻、和类似的组件的背景(context)中，建构自这些组件的逻辑电路和存储器电路通常系制造于后端制程工艺于半导体基板的不同区域上，且该等金属线、互连、接触垫等等系依据后端制程制造。
本公开的发明者已意识到一些存储器工艺系适合于后端结构的制造。示例包括以薄膜的单体堆(monolithicstack)或半导体层形成双端存储器器件。举例而言，适于后端集成的双端存储器器件可包括电阻式存储器(如电阻式切换存储器和电阻式随机存取存储器等等)、相变化存储器、导桥式存储器(conductive-bridgingmemory)，和其类似者。后端集成存储器可利于缩小用于存储器-逻辑芯片的芯片(die)尺寸。举例而言，比较一下具有40％的表面积配置有前端存储器电路和40％的表面积配置有前端逻辑电路的半导体芯片(剩下的20％是保留给垂直通孔、接触垫等等)。借由制造该在后端层之中的存储器电路，该存储器电路可被置于(或部分置于)该在该半导体基板上的逻辑电路上，可能地最多减少了40％的芯片尺寸。这样的观念需要存储器其是与后端层兼容的，包括了材料兼容性、工艺集成兼容性兼容性(如何种的存储器，或其层可暴露出来，即何种可被蚀刻、停止等等)、和热兼容性。此外，该存储器必须匹配性能规格(如读/写时间、符合标的电压规格等等)、保持足够的感测差额(如经由缓和泄漏路径电流)且使用最小的成本。
本公开的各种实施例提供具有制造于器件的后端层之中的存储器的集成电路器件。此外，在一些实施例中，该存储器可与铜后端金属化兼容，且在后端层之间保持概略距离(schematicdistance)，其保持经由后端电器模块提供的层间电容值。再者，该存储器系可建构以缓和泄漏路径电流，而经由使用不多于四个光阻掩模来最小化后端制造工艺的额外的成本。在至少一些实施例中，该存储器系可使用不多于二个光阻掩模(如存储器的每个二维层)而被建构。因此，本公开可提供低成本、高效能的集成于集成电路的后端金属层的双端存储器，而该集成电路系维持现有的芯片尺寸，保持后端电气模型、以及与现有的集成电路代工制造方案一致的，即使针对相对敏感的金属化方案。
现在参考图示，图1描绘出根据本公开的一个或多个实施例的示例集成电路(IC)器件100的方块图。IC器件100可包括半导体基板102，其包括一个或多个形成于其中(或其上)的CMOS器件104。应理解的是，在一些实施例中，CMOS器件104可包括pCMOS器件或nCMOS器件。在一些实施例中，CMOS器件104可包括逻辑电路，其包括电阻、电容、电感、时钟源(clocksource(s))、电源、或其他合适的组件其可被制造于基板102之上或之中，或这些组件合适的组合。在基板102之上是一个或多个后端层，其提供导电接触以电连接CMOS器件104的子集，或电连接IC器件100的组件至外部(如芯片外)的电接触(未示出)。
该后端层包括介电层和金属层。在如图1所示的一些实施例中，第一介电层，即第一介电106，是位于基板之上。在一些实施例中，第一介电106可选择低介电系数(low-k)，或相对低介电系数的材料。导体108(如延伸入或延伸出页面的导线)形成接触垫以及垂直通孔112(亦见于如于下文之图7至10)于第一介电106之中。IC器件100的导体108是以铜116填充，然而应理解的是，其他合适的金属化方案也可被使用而与本公开的一个或更多的实施例一致(在某些情况下，如其将由本领域中具通常知识者所理解，或经由本文所理解的所示的实施例的变化)。因为铜具有相对高的原子扩散性，且可劣化闸极氧化物材料、低介电系数材料，扩散减缓内衬114系设置在铜116和第一介电106之间。扩散减缓内衬114可选自合适的材料以缓和或避免铜金属从导体108迁移至第一介电106，或通过第一介电106而至用于CMOS器件104的闸极氧化物，其为一例。扩散减缓内衬114可包括钛、氮化钛、氮化钽、钨、或其他合适的适于缓和或避免铜原子的扩散导电材料、或其适当的组合。
在第一介电106和导体108之上的是阻挡层118。在一些实施例中，阻挡层118可和导体108的铜116物理上的接触。在一些实施例中，一个或多个层系可置于铜116和阻挡层118之间(如在一些实施例中，扩散减缓内衬114可设置在铜116和阻挡层118之间)。阻挡层118可被选为用以缓和或避免从导体108向上至导体108上的IC器件100的额外的后端层的铜原子的扩散。除了上述者，阻挡层118可包括一组形成在阻挡层118中的导电插塞120。在一些实施例中，导电插塞120系可形成于IC器件100的子集中。举例而言，该组导电插塞120可位于IC器件100的有效面积的子集(或多个子集)中，其中该有效面积代表CMOS器件104(可被)制造于上的基板102的可使用表面面积。因此，作为一个示例，该组导电插塞120可位在IC器件100的有效面积的(该等)第一子集，和垂直导电互连(如垂直通孔112)或其他可形成于有效面积的剩余部份的结构。如图1所示，导电插塞120系形成在阻挡层118之内和基板102的右侧上，以及导体108的第二阶的垂直通孔112是形成在基板102的左侧上，并至或穿过阻挡层118。
在一些实施例中，导电插塞120系至少一部份是可以镶嵌工艺形成。举例而言，凹槽或通孔可形成于阻挡层118中导电材料。用于导电插塞120的导电材料可被设置在阻挡层118上并填充该凹槽或通孔。阻挡层118和导电插塞120可被平坦化(如透过CMP工艺)以提供阻挡层118和导电插塞120平滑的上表面。在本公开的一些实施例中，在阻挡层118中的该凹槽或通孔可以负蚀刻工艺形成。在至少一个实施例中，该负蚀刻工艺可以单一的光阻掩模实行。
在阻挡层118和导电插塞120之上为第二介电层，即第二介电122。存储器层堆栈124可形成在导电插塞120上，存储器层堆栈124有一底部电阻式切换层126是与导电插塞120电接触。此外，存储器层堆栈124的一个或多个层可具有横向尺寸(如沿着图1的x轴方向，其示于该页的左下方)，如宽度、直径等等，其是大于在底部电阻式切换层126和导电插塞120的顶表面的接口的导电插塞120的水平尺寸。因此，存储器堆栈124(或至少底部电阻式切换层126)可覆盖该导电插塞120的顶表面。
在一个或多个实施例中，存储器堆栈124可包括底部电阻式切换层126、顶部电极层、和额外的导体，如顶部导电插塞130。在进一步的实施例中，存储器堆栈124可被沉积为薄膜并负蚀刻以形成分立的双端存储器结构。在一个实施例中，存储器堆栈124可以单一的光阻掩模蚀刻(除了一使用于如上所讨论的导电插塞的凹槽或通孔的第一光阻掩模)。因此，在至少一些已公开的实施例中，导电插塞120和存储器堆栈124可提供两个光阻掩模给位于IC器件100的导电层之间的双端存储器器件。
如图1所描绘的，双端存储器器件是经由存储器堆栈124和导电插塞120所形成。举例而言，导电插塞120可为底部电极，底部切换层126可为非挥发性存储器保留层(如储存信息的一个或多个的数字位)、顶部电极层128可作为用于双端存储器器件的第二电极、以及顶部导电插塞130可具有可选的厚度以电连接顶部电极层128与第二介电122上的第二层导体132A。应理解的是，后端金属化概略一般对金属层之间的层间距离有严谨的控制。举例而言，在导体108和导体的第二层132、132A之间的距离会影响干预介电层(interveningdielectriclayer)的电容。即使是在后端金属层之间的预定距离的微小改变，也可能对后端电容造成不利影响，其伤害甚至使IC器件100的电气模型失效。因此，经由形成存储器堆栈124于导体108和导体的第二层132、132A之间的预定距离之内，该距离和介电电容可以被保留。在一些实施例中，存储器堆栈124可排除顶部导电插塞130；举例而言，底部切换层126和顶部电极层128可被形成于一合并的厚度以电连接导电插塞120和导体的第二层132、132A的导体132A。在其他实施例中，存储器堆栈124可包括具有合适的厚度的顶部导电插塞130以连接存储器堆栈124至导体132A。
在第二介电和存储器堆栈124之上，是第三介电层，即第三介电134。该导体的第二层132、132A包括分别具有接触垫110和垂直通孔112的导体132的集合，和经调整的分别具有接触垫110的导体132A的集合。导体132的集合系形成于IC器件100的一部份之上，于其中垂直通孔112提供电连接至CMOS器件104和其他器件，如芯片外接触点等等。经调整的导体132A的集合包括连接至存储器堆栈124之接触垫110。该经调整的导体132A的集合可因此利于形成自存储器堆栈124和导电插塞120的分离的双端存储器器件的操作控制。
在一些实施例中，IC器件100可包括于第三介电134和导体的第二层132、132A之上的额外的介电层和导电层。在一些实施例中，一个或多个介电层可包括各自的存储器堆栈124和导电插塞120，其产生于IC器件100中的分离的双端存储器器件的多个二维数组，而提供了更高密度的存储器。在其他的实施例中，该额外的介电层可排除该存储器单元的数组，且系被用于互连CMOS器件104，或其他用于IC器件100的合适的目的。
更一般地参照本公开的内容，本公开的各种实施例提供存储器器件，其可包括非挥发性双端存储器的数组。适当的双端存储器的示例可包括电阻式存储器、相变化存储器、导桥式存储器、和磁阻式存储器等等。在一个或多个其他的实施例中，已揭露的存储器器件可包括挥发性存储器，或挥发性存储器与非挥发性存储器的组合(如挥发性选择器件与非挥发性存储器串连)
电阻式存储器，也称为电阻式切换存储器单元(resistive-switchingmemorycell)或电阻式切换存储器，如本文所使用，可包括电路组件，其具有导电接触以及在导电接触之间的切换区域。该双端存储器器件的切换区域，于电阻式切换存储器的背景中，展现了多个稳定或半稳定的电阻状态，各个电阻状态具有不同的电阻。此外，该多个状态中相应的一个系可被形成或激活以响应适当的电信号，其将被施加于两个导电接触上。该适当的电信号可为电压值、电流值、电压或电流极性，或类似者，或为其组合。电阻式切换存储器器件的示例，虽然并未穷举，可包括电阻式随机存取存储器、相变化存储器、和磁阻式存储器。
电阻式存储器的一个实施例为电阻或导电丝状存储器单元(conductivefilamentarymemorycell)。借由示例，丝基存储器单元(filamentary-basedmemorycell)可包括导电层(如金属)、p型掺杂硅乘载层(如p型或n型多晶硅、p型或n型多晶硅锗等等)、电阻式切换层(RSL)、和可被离子化的主动金属层。在合适的条件下，该主动金属层可提供形成离子至该电阻式切换层的丝。当该条件被移除时，如电压被移除时，该离子变成中性的金属粒子，且被困于该电阻式切换层的结晶的缺陷之内。在各种实施例中，该受困的中性金属粒子帮助形成导电丝(如响应于离子刺激物，像是读取电压或其他适于再离子化该中性金属粒子的刺激物)于该电阻式切换层。
在本公开的各种实施例中，p型或n型硅乘载层可包括p型或n型多晶硅、p型或n型硅锗、或其类似者。电阻式切换层(其在本领域亦可称为电阻式切换媒介(resistiveswitchingmedia,RSM))可包括如非晶硅层、和具有本征特性的半导体层、硅亚氧化物(如SiOX，其中x具有0.1和2之间的值)等等。一个适合用于电阻式切换层的材料的示例可包括SiXGeYOZ(其中X、Y、Z各为合适的正数)、硅氧化物(如SiON，其中N为合适的正数)、非晶硅(a-Si)、非晶硅锗(a-SiGe)、TaOB(其中B为合适的正数)、HfOC(其中C为合适的正数)、TiOD(其中D为合适的正数)、Al2OE(其中E为合适的正数)、NbOF(其中F为合适的正数)等等，或其适当的组合。
用于丝基存储器单元的主动金属层可包括：银(Ag)、金(Au)、镍(Ni)、铜(Cu)、铝(Al)、铬(Cr)、铁(Fe)、锰(Mn)、钒(V)、钴(Co)、铂(Pt)、铪(Hf)、钯(Pd)、或其适当的合金。于本公开的一些态样中，其他合适的导电材料、化合物、或其组合、或类似之材料也可使用于主动金属层。一些细节其属于相似于前方示例之本公开之实施例者可发现在后述之美国专利申请，其授权给本申请之代理人而用于专利：美国专利申请编号11/875,541，申请日为2007年10月19日和美国专利申请编号12/575,921，申请日为2009年10月8日，为了所有的目的，其各者其申请的全部内容通过引用的方式自并入本文中。
图2A和2B描绘出根据一个或多个公开的实施例的于示例的生产的各个阶段下的IC器件200A、200B的方块图。IC器件200A描绘出第一介电，即第一介电202A，其包括导电接触204A的第一层。在一些实施例中，导电接触204A可以加衬有铜扩散减缓衬，并以铜金属填充，且第一介电202A可为合适的电气绝缘材料，如氧化物或其他适当的介电。在第一介电202A和导电接触204A之上为阻挡层206A。阻挡层206A可包括电气导体，其缓和或避免铜原子在阻挡层206A之中或穿越该阻挡层206A的扩散。阻挡层206A的示例可包括钛、氮化钛、氮化钽、钨、氮化硅、碳化硅、氮化碳化硅、或其他合适的导电的铜扩散减缓层、或前者之适当的组合。在阻挡层206A之上，设置有光组屏蔽208A，其具有用于双端存储器器件的数组的底部电极的光阻间隙210A，其位于标的位置。
于图2B中，其系描绘出在负蚀刻停止层202B，且移除光阻掩模208A(如平坦化、CMP、或其类似者)后的IC器件200B。该负蚀刻形成通孔结构204B，或凹槽的集合于阻挡层206A中。在各种实施例中，通孔结构204B可被蚀刻穿过阻挡层206A已暴露铜金属202B于各个导电接触204的顶表面上。
参照图3A和3B，根据进一步的实施例，其描绘有的于制造的示例的各个阶段的IC器件300A、300B。IC器件300A包括导电填充302A，其是设置在阻挡层306A上和形成于阻挡层306A之内的通孔结构(如上文的图2B的通孔结构204B)，以形成填充的通孔结构304A。导电填充302A可为经掺杂的半导体材料。如硅、多晶硅、经掺杂硅锗、钛、氮化钛、氮化钽、钨、铂、铜、或其类似者、或合适的金属或金属合金等等。除此之外，应理解的是该导电填充302A可延伸于填充通孔结构内至具有接触310A的导电边界308A。因此，接触310A是各自地与填充通孔结构304A之各一电接触。
于图3A，导电填充302A是自阻挡层304B和填充通孔结构304A之顶表面移除。移除是可透过平坦化、CMP、或类似者。在导电填充302A自阻挡层304B和填充通孔结构304A之顶表面移除之后，填充通孔结构304A形成底部电极结构302B。因为包括有导电填充302A的填充通孔结构304A系与接触310A电接触，所以形成于阻挡层306A之内的底部电极结构302B是同样地与接触310A和底部电极结构302B的底部电极-铜边界304B行电接触。应该理解的是，在至少一些实施例中，中间层(intermediatelayer)可设置在接触310A的铜金属和底部电极结构302B之间，以使若底部电极-铜边界304B未直接地物理接触时，将会有电接触。
图4A和4B描绘出根据一个或更多的实施例的说明进一步的示例制造步骤的IC器件400A、400B的方块图。IC器件400A包括阻挡层406A，其具有和IC器件400A的各个金属接触相接触的底部电极404A的集合。此外，电阻式存储器堆栈402A是设置在阻挡层406A和底部电极404A之上。在各种实施例中，电阻式存储器堆栈402A可包括电阻式切换层408A。电阻式切换层408A可包括未经掺杂的非晶硅(amorphoussilicon)、非结晶硅(non-crystallinesilicon)、非化学计量硅氧化物(non-stoichiometricsiliconoxide)(如SiOx，其中0<x<2)、或其类似者、或前述者之适当的组合。在至少一个实施例中，电阻式存储器堆栈402A可包括阻障材料层412A。阻障材料层412A可为钛、氮化钛、氮化钽、钨、或其类似者、或其他适合的扩散减缓层。此外，电阻式存储器堆栈402A可包括主动金属材料410A的层。主动金属材料410A可包括金属颗粒的来源，如银、铜、铝、金、钛、铂、钯金属、或合金、可蚀刻之铜合金、或类似者、或前述者之适当的组合。在至少一个实施例中，主动金属材料410A和阻障材料层412A可以对换其各自的位置。
在一个或多个实施例中，电阻式存储器堆栈402A可额外地包括型成选择器件的一个或更多的选择层，该选择器件系与由电阻式存储器堆栈402A形成的双端存储器器件串联。在一个实施例中，该选择层可形成于底部电极404A和电阻式切换层408A之间。在另一个实施例中，该选择层可包括挥发性切换层，其系被配置而具有响应于活化刺激物(activationstimulus)的第一状态和在缺少活化刺激物时的第二状态(如低电阻等等)。该挥发性切换层可为丝状器件，其包括电阻材料，该电阻材料具有相对少的缺陷部位(如颗粒捕捉位置)其可避免离子扩散至该挥发性切换层的各处。响应于活化刺激物，离子可迁移进形成导电丝于其中的挥发性切换层。在没有活化刺激物时，且至少一部分是因相对少的缺陷部位。该导电丝可以变形(如离子可变成中性原子或扩散通过挥发性切换层、或类似者)。在各种实施例中，该挥发性切换层可包括铜、铝、钛、钨、银、镍、固态电解质、硅的低价氧化物(如SiOx，0<x<2)、氧化铝、三氧化铪、氧化锌、或其类似者、或其适当的组合。在其他实施例中，该挥发性切换层可为为非化学计量材料，如非化学计量金属氧化物(non-stoichiometricmetal-oxide)或金属氮化物(metal-nitride)。这些实施例的示例可包括TiOx、AlOx、WOx、TixNyOz、或其类似者、或其合适的组合，其中x、y、z为合适的非化学计量值。在至少一个实施例中，该挥发性切换层可在制造时以金属掺杂，以达到目标的电阻或传导特征。
除了前述内容外，该选择层可额外地包括一个或多个选择电极。第一选择电极可至于该挥发性切换层之一侧上(如顶表面)，以及第二选择电极可置于该挥发性切换层之第二侧上(如底表面)。在一些实施例中，主动金属层410A可作为第一或第二选择电极使用。在其他实施例中，IC器件400A的铜导体(如上文的图1之第二层导体132A)可作为第一或第二选择电极使用。在其他实施例中，该第一选择电极或第二选择电极是设置而分离自(如除了)主动金属层410A或铜导体。在一个或多个实施例中，该选择器件可为CrossbarFASTTM器件。在进一步的实施例中，该选择器件可包括再该挥发性切换层和该第一选择电极或第二选择电极之间的一个或更多的离子导体层。举例而言，在一个实施例中，第一离子导体层可设置在第一选择电极和挥发性切换层之间，以及第二离子导体层可设置在第二选择电极和挥发性切换层之间。离子导体层可包括固态电解质(如Ag-Ge-S、Cu-Fe-S、Ag-Ge-Te、Cu-Ge-Te等等)、金属-氧化物合金(如AgSiO2等等)、或其类似者。
IC器件400A可额外地包括置于电阻式存储器堆栈402A之上的光阻掩模414A。光阻掩模414A可以覆盖部份的电阻式存储器堆栈402A以经由负蚀刻形成分离的双端存储器器件。在该选择层提供给IC器件400A之处，额外的屏蔽和蚀刻工艺可以被使用在合适处，以形成选择器件。
参照图4B，IC器件400演示在光阻掩模414A的周围负蚀刻后而形成的分离的双端电阻式存储器结构402B。分离的双端电阻式存储器结构402B可包括电阻式存储器堆栈402A的各自的蚀刻层和各自的底部电极404B。应注意在一些实施例中，分离的双端电阻式存储器器件402B的一部份可具有第一水平尺寸，其宽于分离的双端电阻式存储器器件402B的第二部份的第二水平尺寸。举例而言，电阻式存储器堆栈402A的经蚀刻之部分可具有为第一距离的水平尺寸(如宽度、直径等等)，即第一距离410B，和底部电极404B可具有为第二距离的水平尺寸，即第二距离412B。在各种实施例中，第一距离410B的值可大于第二距离412B的值。然而，在另外的实施例中，第二距离412B的值可以等于或大于第一距离410B。
图5描绘出示例之IC器件500之方块图，该IC器件500具有形成于导电铜接触之上的分离的存储器结构。第二介电层，即第二介电502是设置在阻挡层506之上以及在分离的电阻式存储器结构504的集合之上。再各种实施例中，第二介电502可为相对低介电系数之介电。
图6A和6B示意相关于在IC器件600A、600B的后端层中的双端点存储器制造的示例IC器件600A、600B的方块图。IC器件600A可以包括在阻挡层608A上的第二介电602A以及一组分立电阻式存储器结构606A。第二介电602A可以被平坦化(例如利用CMP)于分立电阻式存储器结构606A的顶部表面。在一些实施例中，第二电介质602A与分立电阻式存储器结构606A的平坦化可以移除残留在分立电阻式存储器结构606A上的光阻掩模(光阻掩模414A)。在进一步的实施例中，分立电阻式存储器结构606的顶部表面随着第二介电602A的平坦化而可以成为蚀刻停止层604A。因此，第二介电604A的顶部表面与该分立电阻式存储器结构606A组的顶部表面齐平。
IC器件600B包括第三介电层，即第三介电602B。第三介电602B可以形成在第二介电602A及分立电阻式存储器结构606A的平坦化表面上。在一或多个实施例中第三电介质602B可以是低k电介质。
根据本公开的一或多个另外实施例，图7示意相关于后端存储器结构的制造的方块图。IC器件700示意包括存储器结构(例如在第二层介电，即第二介电708的右侧)的IC器件700的区域以及排除存储器结构(例如在第二介电708的左侧)的第二区域。IC器件700包括第一介电层，第一介电716，其具有第一组导电接触714。阻挡层710在第一介电716和第一组导电接触714上，且第二介电层，即第二介电708，在阻挡层710上。第三介电层，即第三介电706，具有光阻掩模702形成于其上，其透过可以被蚀刻出的垂直通孔704而具有在光阻掩模702内的间隙。垂直通孔704可以向下延伸通过第三介电706，通过第二介电708及阻挡层710至IC器件700的第二区域中接触714的一个(在第二介电708不具有存储器结构的左侧)。在至少一些实施例中，垂直通孔704可露出接触714的导电表面(例如，铜表面)。
图8描绘根据本公开的进一步实施例的IC器件800的方块图。IC器件800包括一组通孔结构，其包括第一组通孔结构，即第一通孔结构804、以及第二组通孔结构，即第二通孔结构814。通孔结构804和第二通孔结构814部份地藉由减法蚀刻光抗蚀剂掩模802的周围所形成。减法蚀刻从IC器件800的第三介电层，即第三介电810移除材料，形成具有第一通孔结构804及第二通孔结构814的接触通孔808。第一通孔结构804包括接触通孔808相邻且连续于垂直通孔806。在各种不同的实施例中，第一通孔结构804的接触通孔808和垂直通孔806可以由减法蚀刻工艺单独形成(例如，见图7，用于制造垂直通孔806的前文)。在至少一个实施例中，接触通孔806和垂直通孔808可以具有单一光阻掩模802和连续减法刻蚀工艺所形成。第一通孔结构804的接触通孔808可以延伸通过第三介电810至下方介电层的表面，即第二介电812，在一些实施例中露出第二介电812，且在替代实施例中不会露出第二介电812。垂直通孔806延伸穿过第三介电810及第二介电812以及阻挡层以露出下方导电接触。第二通孔结构814的接触通孔808形成穿过第三介电810且露出存储器器件的个别顶部表面，其形成于第二通孔结构814下方。
图9示出根据题述公开的其他实施例的IC器件900的方块图。IC器件900可以包括在IC器件900的上介电层，即第三介电900内形成包括第一通孔结构904及第二通孔结构906的通孔结构上的扩散缓冲衬垫902。在一些实施例中，扩散减缓衬垫902可以形成在使用于第一通孔结构904或第二通孔结构906的光阻掩模908之上。在其他实施方案中，光阻掩模908可以在提供扩散减缓层902之前移除。在各种实施例中，扩散减缓层902可以包括钛、氮化钛、氮化钽、钨等等、或其合适的组合。关于第一通孔结构904，扩散减缓衬垫908可以沿着第一通孔结构904的垂直通孔部(例如，见前文的图8的垂直通孔806)延伸进入第二介电912、第二介电912下方的阻挡层914，以及至阻挡层914下方的露出导电接触(例如，铜等等)。在第二通孔结构906内，扩散减缓衬垫902接触于藉由第二通孔结构906所形成的第三介电910的表面，且接触形成于第二介电912内的存储器结构的顶部表面。
图10示出根据本发明的更进一步的实施例的IC器件1000的方块图。IC器件1000包括在IC器件1000的上介电层，即第三介电1008内的第一通孔结构1004的第一组及地二通孔结构1006的第二组内形成的铜金属填充1002。在第一通孔结构1004和第二通孔结构1006内的铜金属填充1002被包含在衬垫1016，其经选择以减轻或防止铜粒子的扩散通过衬垫1016。因此，透过减少或避免第一通孔结构1004及第二通孔结构1006个别的铜金属外侧的迁移，衬垫1016可保护IC器件1000内的材料不曝露出于铜粒子。在第一通孔结构1004内的铜金属填充1002可以穿过第三介电1008、第二介电层，即第二介电1010、及阻挡层1012，延伸至第一通孔结构1004的垂直通孔部内，并且提供电性连接至较低的IC器件1000的导电接触。在第二通孔结构1006内的铜金属填充1002有助于为形成于第二介电1010和阻挡层1012内的电阻式存储器单元1014的电阻式存储单元1014的电接触。如所描绘的，电阻式存储器单元1014的第一(例如，顶部)终端可以与第二通孔结构1006的一个电接触，且形成于阻挡层1012内的电阻式存储器单元1014的第二(例如，底部)终端可以与具有低导电接触的电性接触。藉由控制在第二通孔结构1006及下方导电接触的电性信号，通过在电阻式存储器单元1014的第一端子和第二端子提供适当的电刺激，电阻式存储器单元1014可被操作作为用于合适存储器操作(例如，读取、编成、擦除等)的双端点存储器器件。
在各种实施例中，IC器件1000可以包括形成于第三介电1008及第一介电1004及第二介电1006上的一或多个附加介电/金属接触层。此种介电/金属层，如本文所述，可以形成类似于阻挡层1012、第二介电1010、第三介电1008以及通孔结构1004、1006的构成。在一些实施例中，一或多个附加的介电/金属层1018的子集可包括附加的电阻式存储器单元1014，以类似于本文其他地方所述的方法，形成于第三介电1008上方。因此，IC器件1000可以包括在单一后端层上的二维存储器单元1014的阵列、或，多个后端层上的多个阵列(如果适合的话)。
前述图式已经描述对于在存储器器件的数个组件，包括CMOS器件，导电性互连，存储器单元等，或部件或存储器单元的层之间的相互作用。应当理解的，在题述申请的一些合适的可供选择的面向中，该图式可以包括那些组件、器件、层等，特别是其中的特定组件/器件/层，或附加的组件/设备/层。子组件也可以被实现作连接到其他子组件而不是包含在主组件内。例如，单一的半导体膜的功能性，如果合适的话，可以由单独的膜所提供。此外，应当注意，一或多个公开的方法可以被组合成提供合并功能的单一工艺。所公开的器件/层的组件也可以与一或多个在本文中未具体描述但由本领域的技术人员已知的其他组件交互作用。
鉴于上文所述的示例图，根据参照图6-13的流程图所公开的主题将会更佳的理解以实现工艺方法。虽然为了解释简化的目的，图6-13的方法示出和描述为一系列方块，但应理解并了解，所主张的标的物不受方块的次序限制，因为方块可能发生在不同的顺序或同时与其它方块从所描绘和描述。此外，并非所有示意的方块都必须要实现本文所描述的方法。此外，应该进一步理解，一些或贯串本说明书中所公开的全部方法能够被存储在制造品上，以便运输和传送这些方法至电子设备。所述的术语制造品，如同习知，意在涵盖可从任何计算机可读器件、器件结合载体，或存储媒介访问的计算机程序。
根据本公开的一或多个另外的实施例，图11和12示意用于制造集成电路的后端层内的存储器。在步骤1102，方法1100可以包括提供具有多个在其上形成的CMOS器件和多个铜导体接触的半导体基板。在1104，方法1100可以包括形成阻挡层于衬底和铜导体接触区域上方。阻挡层可以选择自钛、氮化钛、氮化钽、钨、或类似物、或合适的组合。在步骤1106，方法1100可包括在阻挡层内形成底部电极并接触于接触区域。在各种实施例中，形成该底部电极可进一步包括在阻挡层内形成通孔或凹槽(例如，使用减法色蚀刻和光阻掩模)，用导电材料填充通孔或凹槽，且平面化阻挡层及经填充的通孔/凹槽的顶部表面。在步骤1108，方法1100可以包括设置电阻式存储器薄膜的堆栈于阻挡层上方。设置电阻式存储器薄膜的堆栈可以更包括：在步骤1110，沉积电阻式切换层于阻挡层和底部电极上方，以及在步骤1112中，沉积主动金属层在电阻式切换层上方，和在步骤1114，沉积包括分立蚀刻停止区段的蚀刻停止层于所述主动金属材料层的部分上。在一些实施例中，提供具有电阻式存储器薄膜的堆栈的第二阻挡层，如果合适的话，沈积于在一或多个电阻式切换层、主动金属层或蚀刻停止层的下方、上方、或之间。
在步骤1116，方法1100可以包括蚀刻一组在分立蚀刻停止区段之间的电阻式存储器单元层。在步骤1118，方法1100可以包括沉积第一介电层于蚀刻电阻式存储器结构的上方以及之间。在步骤1120，方法1100可包括蚀刻所述第一介电层，以暴露所述蚀刻停止层。从步骤1120，方法1100继续进行到图12的步骤1122。在步骤1122，方法1100可以包括沉积第二介电层于第一介电层和蚀刻停止层之上。在步骤1124，方法1100可以包括形成且图案化第二介电层的分立掩模部分上方的掩模层。在步骤1126，方法1100可以包括响应于所述掩模层，蚀刻该第二介电层的至少一部分，以形成复数个接触通孔，其分别暴露出所述复数个电阻式存储器结构的分立蚀刻停止区段的至少一部分。在步骤1128，方法1100可以包括在该复数个接触通孔内将铜金属层形成在所述复数个电阻式存储器结构的分立蚀刻停止区段的部分上方并与其个别电接触。
图13示出根据本公开的另外的实施例用于形成集成电路的后端铜布线层之间的存储器的示例性方法1300的流程图。在步骤1302，方法1300可以包括提供具有多个形成在其上的CMOS器件，以及具有多个暴露的铜导体接触区域的的衬底。在步骤1304，方法1300可以包括形成阻挡层在半导体衬底和铜导体接触区域上。另外地，在步骤1306，方法1300可包括形成多个电阻式存储器器件于衬底的表面区域的部分上并接触于在标面区域的部份内的多个铜接触垫的对应子集的各个，其中，使用两个、三个或第四光阻掩模层形成所述多个电阻式存储器器件且其中所述多个电阻式存储器器件包括第一存储器接触区域的子集的各个。此外，在步骤1308，方法1300可以包括形成第二铜金属层于多个电阻式存储器器件上方且电接触于第一存储器接触区域的组。
在一或多个另外的实施例中，形成方法1300的多个电阻式存储器器件进一步包括形成铜扩散减缓层在第一铜金属层上。另外地，方法1300可包括形成一组底部电极于利用蚀刻填充和抛光工艺(例如，CMP等)的铜扩散减缓层的分立空隙内，其中，形成分立空隙在铜扩散减缓层内利用两个、三个或四个光阻掩模层的第一光阻掩模层形成各自具有第一横向尺寸的分立空隙。此外，方法1300可以包括形成电阻式存储器薄膜的堆栈在平面化的扩散减缓层和底部电极的组上方，且沈积蚀刻停止层于电阻式存储器薄膜的堆栈的分立子集上方，其中所述分立子集分别具有大于第一横向尺寸的第二横向尺寸以及覆盖底部电极组的各个。除了上述，方法1300可以包括形成两个、三个或四个光阻掩模层的第二光阻掩模层于电阻式存储器薄膜的堆栈的分立子集上方，以及从电阻式存储器薄膜的堆层的分立子集蚀刻所述多个电阻式存储器器件。
根据替代或附加的实施例，形成方法1300的多个电阻式存储器器件可包括使用第一新掩模层形成第二多个存储器区域，其中所述第二多个存储器接触区域接触于多个铜接触垫，且设置电阻式切换材料层于所述第二多个存储器接触区域上方并与其接触。此外，方法1300可以包括配置主动金属材料层于所述电阻式切换材料层上方，配置蚀刻停止材料层于所述主动金属材料层上方，且使用第二新掩模层以形成多个电阻式存储器器件以形成包括电阻式切换材料层、主动金属材料层、以及蚀刻停止材料层的电阻式存储器堆栈。
在一或多个方法1300的其他实施例中，所述多个电阻式存储器器件形成有正好两个光阻掩模层。在另一个实施例中，第二多个存储器接触区域包括导电多晶含硅材料。在进一步的实施例中，利用多个电阻式存储器器件的电阻式开材料可以选自包含未掺杂的无定形硅、非结晶硅、非化学计量的氧化硅(例如，SiOx,0<x<2)硅锗，掺杂的硅锗、等等的群组。在又一实施例中，使用多个电阻式存储器器件的主动金属材料可包括银、铝、金、铜、可蚀刻的铜合金、铂、钯、钛等、或前述的适当组合。
现在参考图14，根据题述公开的替代或另外实施例，描绘了用于制造存储器器件的示例性方法的流程图。在步骤1402，方法1400可以包括提供具有多个CMOS器件形成于其上的的衬垫。在步骤1404，方法1400可以包括形成第一铜金属层于衬底上且包括多个铜接触垫。在步骤1406，方法1400可包括形成铜扩散减缓层在第一铜金属层上方，且，在步骤1408，方法1400可以包括形成一组底部电极于具有第一掩膜且具有第一横向尺寸(例如，宽度半径等)的铜扩散减缓层的分立空隙内。在步骤1410，方法1400可以包括平坦化所述扩散减缓层和该组底部电极的顶部表面。在步骤1412，方法1400可包括形成电阻式存储器薄膜于平坦化扩散减缓层和底部电极上，所述电阻式存储器薄膜的堆栈具有大于第一横向尺寸的第二横向尺寸。在步骤1414，方法1400可以包括沉积蚀刻停止层的堆栈于电阻式存储器膜。在步骤1416，方法1400可以包括形成第二掩模在电阻式存储器薄膜的堆层的分立子集上方。在步骤1418，方法1400可以包括从所述电阻式存储器薄膜的分立子集蚀刻电阻式存储器器件。在步骤1420，方法1400可以包括形成第二铜金属层电性接触且位于所述电阻式存储器器件上方。
在各种不同的题述公开的实施例中，公开的存储器或存储器架构可以作为具有CPU或微计算机的独立或集成嵌入式存储器器件。一些实施例可以被实现成，举例来说，作为计算机存储器的部分(例如，随机存取存储器、高速缓存存储器、唯读存储器、储存存储器等)。其它可实施的实施例，例如，作为可携存储器器件。合适的可携存储器器件的示例可包括诸如可移除存储器、安全数字(SD)卡、通用序列总线(USB)储存器棒、紧凑闪存(CF)卡等，或前述的合适组合。
为了提供所公开主题的各个面向的上下文、图15、以及后述的讨论中，旨在对于其中所公开的主题可以被实现或处理的各种面向的环境提供简要、合适的说明。当本主题已经在用于制造这样的存储器或架构的电子存储器或架构和工艺的方法的一般上下文中描述了以上，本领域的技术人员将认识到，本公开内容还可以与其它架构或工艺的方法组合来实现。此外，本领域的技术人员将理解，所公开程序可被实现于处理系统或计算机处理器(不论是单独计算机或结合主计算机(例如，图16及后文中的计算机1602)，其可包括单一处理器或多个处理器计算机系统、小型计算器件、大型计算机、以至于个人计算机、手持式计算器件(例如，PDA、智能电话、手表)，以微处理器为基础或可编程消费或工业电子产品等。所说明的方面也可以被实现于分散式计算环境，其中任务是通过通信网络连接的远程处理器件来执行。然而，题述发明的某些，即并非全部方面可以被实施在单机电子设备，诸如存储卡、闪存存储器模块、可移除存储器等。在分散式计算环境中，程序模块可以同时位于本地和远程存储器储存模块或器件中。
图15示意根据题述公开的可选或附加方面的储存器单元阵列1502的示例性操作和控制环境1500的方块图。在题述公开的至少一个面向中，存储器单元阵列1502可包括多种存储器单元技术。在至少一个实施例中，存储器单元技术的存储器单元可包括双端点存储器(例如，阻变存储器、易失性电阻选择设备等)，设置在紧凑二维或三维结构。在另一个实施方案中，存储器单元阵列1502或相关组件(例如，存储器寄存器，未示出)可以储存如本文所述关于执行存储器填充操作的操作或构造，。
行控制器1506可相邻于存储单元阵列1502所形成。而且，行控制器1506可以电性耦合于存储器单元阵列1502的位线。行控制器1506可以控制各个位线、施加适当的编程、擦除或读出电压至选定的位线。
此外，操作和控制环境1500可以包括列控制器1504。列控制器1504可相邻于列控制器1506所形成，且电性连接于存储器单元阵列1502的字线。列控制器1504可以利用合适的选择电压选择储存器单元的特定列。此外，列控制器1504可以藉由施加合适的电压于所选择的字线以利于编程、擦除或读取操作。
时钟源1508能够提供各自的时钟脉冲，以便对于列控制器1504和行控制器1506的读、写及编成操作校时。时钟源1508可以进一步便于字线或位线的选择，以响应于由操作和控制环境1500所接收的外部或内部命令。输入/输出缓冲1512可以用I/O缓冲器或其它I/O通讯接口的方式连接至诸如计算机或其他处理器件(未描绘，但进一步地见于例如图16的计算机1602)的外部主器件。输入/输出缓冲器1512可以被配置为接收写入数据、接收擦除指令、输出读出的数据、及接收位址数据和命令数据，以及作为各自的指令的位址数据。藉由位址寄存器1510，位址数据可以被转移至列控制器1504及行控制器1506。此外，输入数据可经由信号输入线传递到存储器单元阵列1502，且可经由信号输出线从存储器单元阵列1502接收输出数据。输入数据可从主器件接收，且输出数据可以经由I/O缓冲器传送到主器件。
从主器件接收的命令可以被提供到命令接口1514。命令接口1514可以被配置为接收来自主器件的外部控制信号，并且确定输入到输入/输出缓冲器1512的数据是否为写入数据、命令或位址。输入的命令可以被传送到状态机1516。
状态机1516可以被配置为管理存储器单元阵列1502的编程和重新编程。状态机1516经由输入/输出缓冲器1512和命令接口1514从主设备接收命令，并管理读取、写入、擦除、数据输入、数据输出，以及和存储器单元阵列1502相关的类似功能。在一些面向中，状态机1516可以发送和接收关于各种命令的成功接收或执行的确认和负面确认。
为了实现读取、写入、擦除、输入、输出等功能，状态机1516可以控制时钟源1508。时钟源1508的控制可以造成输出脉冲配置为促进列控制器1504和行控制器1506实施特定功能。输出脉冲可以藉由(例如)行控制器1506而被传送到选定的位线、或藉由(例如)列控制器1504而被传送到选定的字线。
结合图16，下面描述的系统和工艺可以在硬件中实现，例如单个集成电路(IC)芯片、多个IC、专用集成电路(ASIC)等。另外，出现在各工艺中的部分或全部工艺方块的顺序不应该被认为是限制性的。而应当理解的是，一些工艺方块可以用各种顺序来执行，并不是所有可能顺序都可在此明确说明。
参考图16，用于实现所要求保护的主题的多种面向的适当操作环境1600包括计算机1602。该计算机1602包括处理单元1604、系统存储器1606、编解码器1635、以及系统总线1608。系统总线1608耦合系统元件到处理单元1604，该系统元件包括但不限于系统存储器1606。该处理单元1604可以是任意各种可使用的处理器。双微处理器和其他多处理器结构也可以被利用作为处理单元1604。
系统总线1608可以是任何数种类型的总线结构，其中包括存储器总线或存储器控制器、周边总线或外部总线，和/或使用任何各种适合总线结构的本地总线包括但不限于：工业标准架构(ISA)、微通道结构(MSA)、扩展型ISA(EISA)、智能驱动器电子(IDE)、VESA本地总线(VLB)、周边组件互连(PCI)、卡总线、通用串行总线(USB)、高级图形端口(AGP)、个人计算机存储卡国际联盟总线(PCMCIA)、火线(IEEE1394)、以及小型计算机系统接口(SCSI)。
在多个实施例中，系统存储器1606包括易失性存储器1610和非易失性存储器1614，其可以使用一或多个所公开的存储器结构。基本输入/输出系统(BIOS)被存储在非易失性存储器1612中，BIOS包含基本例程以在计算机1602内的元件之间传输信息(例如，在启动期间)。此外，根据本发明，编解码器1635可以包括编码器或解码器的至少其中一个，其中，编码器或解码器的至少其中一个可以由硬件、软件、或硬件和软件的组合而组成。虽然，编解码器1635被描绘为独立的组件，编解码器1635可被包含在非易失性存储器1612。通过说明的方式而未限制，非易失性存储器1612可以包括唯读存储器(ROM)、可编程ROM(PROM)、电气可编程ROM(EPROM)、电气可擦除可编程ROM(EEPROM)、或闪存存储器。在至少一些公开的实施例中，非易失性存储器1612可以使用一或多个所公开的存储器结构。此外，非易失性存储器1612可以是计算机存储器(例如，物理性集成计算机1602或其主板)、或可移除存储器。所公开的实施例的合适的可移除存储器的实例可包括安全数字(SD)卡、紧凑闪存(CF)卡、通用串行总线(USB)记忆棒等而实现。
易失性存储器1610包括随机存取存储器(RAM)，其充当外部高速缓冲存储器，并且还可以采用在各实施例中的一或多个公开的存储器架构。通过说明而非限制的方式，RAM可以许多形式使用，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据速率SDRAM(DDRSDRAM)、和增强型SDRAM(ESDRAM)等等。
计算机1602还可以包括可移除/不可移除、易失性/易失性计算机存储媒介。图16示出，例如，碟盘存储1614。碟盘储存1614包括但不限于器件如：磁性碟盘驱动器、固态碟盘(SSD)、软碟盘驱动器、磁带驱动器、Jaz驱动器、Zip驱动器、LS-100驱动器、闪存卡、或存储棒。此外，碟盘储存1614可包括储存媒介，其单独或组合于其他储存媒介，其包括但不限于光盘驱动器例如：紧凑碟盘ROM器件(CD-ROM)、CD可记录驱动器(CD-R驱动器)、CD可重写驱动器(CD-RW驱动器)或数字多功能碟盘ROM驱动器(DVD-ROM)。为便于碟盘储存1614连接至系统总线1608，一般使用诸如接口1616的可移除或不可移除接口。可以理解，碟盘储存1614可以储存关于用户的信息。这样的信息可以被储存在或提供到服务器或用户器件上运行的应用程序。在一实施方案中，用户可被通知(例如，通过输出设备1636的方式)存储到磁盘存储1614和/或发送到服务器或应用程序的信息的类型。用户可以提供的机会，选择加入或退出具有这样的信息收集和/或分享于服务器或应用程序(例如，从输入设备1628输入的方式)。
但是应当理解的是，图16所描述的软件，其作为用户和在合适的操作环境1600中描述的基本计算机资源之间的中介。这样的软件包括操作系统1618。操作系统1618，其可以储存在碟盘储存1614上，其作用是控制和分配计算机1602的资源。应用程序1620藉由操作系统1618利用资源的管理，其透过例如启动/关闭处理表等的程序模块1624、程序数据1626，其储存于系统存储器1606中或碟盘储存1614上。但应该理解的是，要求保护的主题可以用各种操作系统或操作系统的组合来实现。
用户通过输入器件1628输入命令或信息输入到计算机1602。输入器件1628包括，但不限于指向器件例如：鼠标、轨迹球、感应笔、触摸垫、键盘、话筒、操纵杆、游戏手把、卫星天线、扫描器、TV调节卡、数码相机、数码摄像机、网络摄像头等等。这些和其他输入器件经由接口端口1630通过系统总线1608连接到处理单元164。接口端口1630包括例如：串行端口、并行端口、游戏端口，以及通用串行总线(USB)。输出器件1636使用一些相同类型的端口作为输入器件1628。因此，举例而言，USB端口可以用来提供输入到计算机1602，并从计算机1602向输出器件1636输出信息。提供输出适配器1634以说明存在一些输出器件，如显示器、扬声器、和打印机以及其他需要特别的适配器的输出器件。输出适配器1634可以包括，透过列举方式但不限制，视频和声音卡，其提供输出器件1636和系统总线1608之间的连接手段。应当指出的是，其他设备和/或设备的系统皆提供例如远程计算机1638的输入和输出能力。
计算机1602可以在网络环境中操作使用逻辑连接至一或多个远程计算机，如远程计算机1638。远程计算机1638可以是个人计算机、服务器、路由器、网络PC、工作站、基于微处理器的电器，对等器件、智能电话、平板电脑、或其他网络节点，并且通常包括许多元件的描述相对于计算机1602。出于简洁的目的，仅图示具有远程计算机1638的存储器储存器件1640。远程计算机1638通过网络接口1642逻辑连接到计算机1602，然后经由通信连接1644相连。网络接口1642包括有线和/或无线通信网络，例如局域网络(LAN)和广域网络(WAN)和蜂窝网络。LAN技术包括光纤分散式数据接口(FDDI)、铜分散式数据接口(CDDI)、以太网、令牌环等。WAN技术包括，但不限于，点对点链接、电路切换交换网络，例如整合服务数字网络(ISDN)及其变体、分组交换网络、以及数字用户线(DSL)。
通信连接1644指的是用来将网络接口1642连接到系统总线1608的硬件/软件。虽然通信连接1644被图示以清楚说明内部计算机1602，其也可以是外部的计算机1602。用于连接到网络接口1642时必要的硬件/软件包括，仅作为示例用途，内部和外部技术，诸如：包括常规电话级数据机的数据机、电缆数据机和DSL数据机、ISDN适配器、以及有线和无线以太网卡、集线器、和路由器。
本公开的所说明的方面也可以被实施在分散式计算环境，其中某些任务是通过通信网络链接的远程处理器件而执行。在分散式计算环境中，程序模块或储存的信息、指令等可以位于本地或远程存储器储存器件中。
此外，可以理解，此处描述的各种部件可以包括电性电路，其可以包括元件和合适的值的电路元件，以实现本发明的各实施例。此外，可以理解的是许多各种组件可在一个或多个集成电路芯片上实现。例如，在一个实施例中，一组的组件可以在单个的IC芯片来实现。在其他实施例中，一或多个各别组件被制造或在单独的IC芯片实现。
如本文中所使用的，术语“组件”、“系统”、“结构”等意在指向计算机或电子相关的实体、或硬件、硬件和软件的组合、软件(例如，执行中的)、或固件。例如，组件可以是一或多个晶体管、存储单元、晶体管或存储器单元的配置、闸极阵列、可编程闸极阵列、专用集成电路、控制器、处理器、在处理器、物件上运行的编程，可执行、访问或接口于半导体存储器的程序或应用程序、计算机等，或其合适的组合。该组件可以包括可擦除编程(例如程序指令至少部份储存于可擦除存储器)或硬编程(例如，程序指令在制造时烧入不可擦除存储器)。
通过说明的方式，从存储器和处理器同时执行的程序可以是组件。如另一个示例，结构可包括电子硬件(例如，并行或串行晶体管)、处理指令和处理器的配置，其以适合于电子硬件配置的方式而实现的处理指令。另外，结构可包括单个组件(例如：晶体管、栅极阵列...)或组件的配置(例如：晶体管的串行或并行配置、连接于程序电路、电源引线、电性接地、输入信号线和输出信号线等的栅极阵列)。系统可以包括一个或多个部件，以及一或多个结构。示例性系统可以包括切换方块结构，其包括跨过输入/输出线且通过栅晶体管，以及电源、信号产生器、通信总线、控制器、I/O接口、位址寄存器等等。但是应当理解，某些重叠定义是可预期的，以及结构或系统可以是独立的元件、或另一个结构、系统的元件等。
除了上述之外，所公开的标的可以被实现为方法、设备、或使用通常制造的制造制品、对于产生硬体的编程或工程技术、固件、软件、或其任何适当组合，以控制电子器件以实现公开的标的。其中，这里所使用的术语“设备”和“制品”意在包含电子器件、半导体设备、计算机、或可从任何计算机可读设备、载体、或媒体访问的计算机程序。计算机可读媒介可以包括硬件媒体或软件媒体。此外，该媒体可以包括非临时性媒体或传输媒体。在一个实例中，非临时性媒介可以包括计算机可读的硬件媒介。计算机可读硬件介质的具体实施例可包括但不限于：磁存储设备(例如：硬盘、软盘、磁条...)、光盘(例如：压缩光盘(CD)、数字多功能盘(DVD)...)、智能卡、以及闪存设备(例如：卡、棒、键驱动器...)。计算机可读传输媒介可包括载波等。当然，本领域的技术人员将了解到在不偏离本发明标的的范围或精神下做出许多修改。
以上所描述的包括本发明的示例。当然，为了描述本发明，不可能描述元件或方法的每个可想到的组合，但本领域的通常技术人员可了解到，许多本发明的进一步组合和排列是可能的。因此，所公开的主题旨在涵盖落入所公开的精神和范围内的所有此类更改、修改和变化。此外，对于术语“包括”的范围，“包括”、“包含”或“具有”及其变体不论是被用于在详细说明或权利要求书中，此术语旨在是包容性的方式，其类似于术语“包括”的用法，如同其在权利要求中用作为连接词时所被解读的。
此外，单词“示例性”在本文中用于表示用作示例、实例或说明。本文中描述为“示例性”的任何面向或设计并不一定要被解释为较佳于或胜过其他面向或设计。反而是，词语示例性的使用旨在以具体方式呈现概念。如本申请中所使用的，术语“或”旨在表示包容性的“或”而不是排他性的“或”。即，除非另有指定，或从上下文可以清楚，“X使用A或B”旨在表示任何自然包容性的排列。也就是说，如果X使用A；X使用B；或X同时采用A和B，则“X采用A或B”能满足任何上述例子。此外，冠词“一”和“一个”用在本申请和所附权利要求书一般应被解释为表示“一或多个”，除非另有指定或从上下文中明确得知其针对于单数形式。
此外，详细说明中的一些部分已被呈现在电子存储器内的资料位元的演算法或程序操作中。这些程序说明或表示，是指这些本领域中具有通常知识者所使用的机制以有效地传达他们的工作实质给其他本领域中的知识同样熟练者。此处的工艺，一般而言，是被设想为行为的自相一致的顺序导致期望结果。该行为是那些需要物理量的物理操纵。典型地，尽管不是必要，这些量采用能够被存储、传输、组合、比较、和/或以其他方式操纵的电和/或磁信号的形式。
已经证明，主要出于公共使用的原因，这些信号意指位元、值、元素、符号、字符、术语、数字等。然而，应当记住，所有这些和类似的术语都将与恰当的物理量相关联并且仅仅是应用于这些量的方便的标签。除非另有具体说明或从前面的讨论中明显的，应该理解，整体本公开的主题中，利用诸如程序、计算、复制、模仿、确定或传送等的讨论，指的是处理系统的动作和过程，和/或类似的消费者或工业电子设备或机器，该电路、寄存器或电子器件存储器内操纵或转换数据或信号表示为物理(电或电子的)量，为在机器或计算机系统存储器或寄存器或其它这类信息存储、传输和/或显示设备内的其它数据或信号类似地表示为物理量。
在关于由上述组件、结构、电路、工艺程序等所执行的各种功能，所述用于描述这些元件的术语(包括提及的“手段”)都旨在对应于(除非特别指出)任何执行所述元件(例如，功能等效)的指定功能的元件，即使在结构上不等效于所公开的结构，其进行在此处说明的实施例示例面向中的功能。另外，虽然特定特征可能已经被相对于数个实例中之仅仅一个所公开，这些特征可以与其他实例的一或多个其它特征组合，这对于任何给定或特定的应用来说可能是期望的和有利的。也应当认识到，实施例包括系统以及具有用于执行的动作和/或所述各种处理的事件的计算机可执行指令的计算机可读介质。

Claims (21)

1.一种存储器器件，包括：
衬底，其包括至少部份形成在所述衬底内的一个或多个电子器件；
介电层，其位于该衬底上方；
通孔结构，其于该介电层内加衬有扩散减缓层并且填充有铜金属，其中，所述通孔结构通过移除该介电层的一部分而形成；
阻挡层，其形成在该介电层和该通孔结构上方，其中，所述阻挡层减轻铜材料扩散进入或穿过所述阻挡层；
第二通孔结构，其形成在该阻挡层内并且暴露出该通孔结构中的铜金属的顶表面；
导电插塞，其经由镶嵌工艺形成在该第二通孔结构内并与该铜金属的顶表面电接触；以及
存储器单元堆栈，其沉积在该阻挡层上方以及在该第二通孔结构内的导电插塞上方，其中，所述存储器单元堆栈被图案化及蚀刻以形成在该通孔结构上方的分立双端子存储器器件，并使该导电插塞作为该分立双端子存储器器件的底部端子。
2.如权利要求1所述的存储器器件，其中，所述分立双端子存储器器件形成在后端(back-end-of-line)制造工艺的金属层之间。
3.如权利要求2所述的存储器器件，其中所述金属层是铜，且该后端制造工艺是铜兼容(copper-compatible)制造工艺。
4.如权利要求1所述的存储器器件，其中，所述分立双端子存储器器件是嵌入式存储器器件的嵌入式存储器阵列的一部分。
5.如权利要求1所述的存储器器件，其中，所述分立双端子存储器器件的形成是藉由将不超过四个光阻掩模层加入到后端金属化结构。
6.根据权利要求5的方法，其中所述分立双端子存储器器件的形成是藉由将不超过两个光阻掩模层加入到该后端金属化结构。
7.如权利要求1所述的存储器器件，其中，该存储器单元堆栈还包括：
电阻式切换层，其与该导电插塞电接触；
顶电极层，位于该电阻式切换层上方；以及
第二导电插塞，位于该顶电极层上方，其中，所述第二导电插塞具有厚度，该厚度被选择为提供该顶电极层与该分立双端存储器器件上方的该存储器器件的后端金属层之间的电传导性。
8.如权利要求1所述的存储器器件，还包括：
附加通孔结构，其在该介电层内相邻该通孔结构，该附加通孔结构加衬有该扩散减缓层并且填充有该铜金属；
第二介电层，位于该分立双端子存储器器件上方以及该阻挡层覆盖该附加通孔结构的区域上方；
垂直通孔，其在该第二介电层内形成穿孔，该穿孔通过该阻挡层以暴露该附加通孔结构的铜金属顶表面；
接触通孔阵列，其从所述第二介电层的子集所形成，该接触通孔阵列包括位于该存储器单元堆栈上方并暴露出其顶表面的第一接触通孔以及相邻并接触该垂直通孔的上半部份的第二接触通孔，其中该第二接触通孔和该垂直通孔的组合构成在该第二介电层内所形成的第三通孔结构。
9.如权利要求8所述的存储器器件，其中该第一接触通孔和该第二接触通孔加衬有该扩散减缓层并填充有铜金属，该扩散减缓层和该第一接触的铜金属与该存储器单元堆栈的顶表面电接触。
10.如权利要求8所述的存储器器件，其中，藉由在该通孔结构和该第一接触通孔之间形成该分立双端存储器器件，该通孔结构和该接触通孔阵列之间预定的设计距离是本质上不变的。
11.一种用于形成电阻式存储器单元的方法，其包括：
提供半导体衬底，该半导体衬底具有复数个互补金属氧化物半导体(CMOS)器件形成其上，并且具有复数个暴露的铜导体接触区域；
形成阻挡层在该半导体衬底和该铜导体接触区域上方；
形成复数个底部电极在该阻挡层内，该底部电极与该铜导体接触区域的至少一个子集的相应的每一个电接触；
设置一组电阻式存储器单元层在该阻挡层上方，包括：
设置电阻式切换材料在所述复数个底部电极上方并与其电接触，以及
设置主动金属材料在所述电阻式切换材料上方并与其电接触；
设置蚀刻停止层，该蚀刻停止层包含在该主动金属材料的部分上方的分立蚀刻停止区段；
蚀刻位于该分立蚀刻停止区段之间的该组电阻式存储单元层，以形成复数个电阻式存储器结构；
将第一电介质层沉积在该复数个电阻式存储器结构上方及之间；
蚀刻该第一介电层，以暴露该复数个电阻式存储器结构的蚀刻停止层；
将第二介电层沉积在该第一介电层的至少一部分上方以及在该复数个电阻式存储器结构的蚀刻停止层上方；
在该第二介电层的分立掩模部分上方形成并图案化掩模层；
响应于所述掩模层，蚀刻该第二介电层的至少一部分，以形成复数个接触通孔，其分别暴露出所述复数个电阻式存储器结构的分立蚀刻停止区段的至少一部分；以及
在该复数个接触通孔内将铜金属层形成在所述复数个电阻式存储器结构的分立蚀刻停止区段的部分上方并与其个别电接触。
12.如权利要求11所述的方法，其中，该电阻式切换材料是从由未掺杂非晶硅、非结晶硅、以及非化学计量氧化硅所构成的群组中选出。
13.如权利要求11所述的方法，其中，该主动金属材料是从由银金属或合金、适于蚀刻的铜金属或合金、铝金属或合金、以及金金属或合金所构成的群组中选出。
14.如权利要求11所述的方法，其中，该沉积该电阻式切换材料还包括在该电阻式切换材料和该主动金属材料之间沉积阻挡材料，其中，该阻挡材料是从由钛、氮化钛、氮化钽、及钨所构成的群组中选出。
15.如权利要求11所述的方法，其中，该设置该电阻式切换材料还包括沉积各个选择器件在该复数个底部电极上方并与其电接触，其中，所述选择器件是从由铜、铝、钛、钨、银、镍、固体电解质、硅亚氧化物、三氧化二铝、二氧化铪、及氧化锌所构成的层而形成。
16.如权利要求11所述的方法，进一步包括：
在该第二介电层附加的分立掩模部分上方形成并图案化第二掩模层，所述附加的分立掩模部分相邻并与该接触通孔中的一个接触；以及
响应于所述第二掩模层，蚀刻该第一介电层及该第二介电层的至少一部分，以在该第一介电层和该阻挡层中形成垂直通孔，以暴露出该半导体衬底中铜导体接触区域的一个的至少一部分；其中，形成该铜金属层在该复数个接触通孔内还包括以接触该铜导体接触区域的一个的部分的铜金属填充该垂直通孔。
17.如权利要求11所述的方法，还包括将阻挡层形成在插入在该铜金属层以及该第二介电层和分立蚀刻停止区段之间的该复数个接触通孔。
18.如权利要求11所述的方法，其中，形成该复数个底部电极在该阻挡层内还包括：
形成一组通孔凹槽在该半导体衬底的阻挡层内；
以导电材料填充该阻通孔凹槽，该导电材料是与从由掺杂多晶硅、掺杂多晶硅锗、硅、氮化钛、氮化钽、铂、及铜所构成的群组中选出；
平坦化该阻挡层和经填充的通孔凹槽，以露出该阻挡层和该导电材料的顶表面。
19.一种形成包含嵌入电阻式存储器的器件的方法，其包括：
提供衬底，该衬底具有复数个CMOS器件形成其上；
形成第一铜金属层在该衬底上方，该第一铜金属层包括复数个铜接触垫；
形成复数个电阻式存储器器件在该衬底的表面区域部分上方并在该表面区域部份内与该复数个铜接触垫的相对应子集的相应的一个接触，其中，形成该复数个电阻式存储器器件是藉由使用两个、三个或四个光阻掩模层，并且进一步其中，该复数个电阻式存储器器件包括一组第一存储器接触区域的相应的一个；以及
形成第二铜金属层在该复数个电阻式存储器器件上方并与该组第一存储器接触区域电接触。
20.如权利要求19所述的方法，其中，形成该复数个电阻式存储器器件还包括：
形成铜扩散减缓层在该第一铜金属层上方；
利用蚀刻、填充、和研磨工艺将一组底部电极形成在该铜扩散减缓层的分立空隙内，其中，形成该分立空隙在该铜扩散减缓层内是利用两个、三个或四个的光阻掩模层的第一光阻掩模层，其形成分别具有第一横向尺寸的该分立空隙；
形成电阻式存储器膜堆栈在经平坦化的该扩散减缓层及该组底部电极上方；
沉积蚀刻停止层在该电阻式存储器膜堆栈的分立子集上方，其中，该分立子集分别具有第二横向尺寸，其大于该第一横向尺寸并涵盖该组底部电极的相应的一个；
形成该两个、三个、或四个光阻掩模层的第二光阻掩模层在该电阻式存储器膜堆栈的分立子集上方；以及
从该电阻式存储器膜堆栈的分立子集蚀刻该复数个电阻式存储器器件。
21.如权利要求20所述的方法，其中，该铜扩散减缓层是从由氮化硅、碳化硅、氮碳化硅所组成的群组中选出。
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