CN108172251B - 半导体存储器装置和操作半导体存储器装置的方法 - Google Patents

半导体存储器装置和操作半导体存储器装置的方法 Download PDF

Info

Publication number
CN108172251B
CN108172251B CN201710872643.9A CN201710872643A CN108172251B CN 108172251 B CN108172251 B CN 108172251B CN 201710872643 A CN201710872643 A CN 201710872643A CN 108172251 B CN108172251 B CN 108172251B
Authority
CN
China
Prior art keywords
sub
control signal
semiconductor memory
array
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710872643.9A
Other languages
English (en)
Other versions
CN108172251A (zh
Inventor
朴旼相
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN108172251A publication Critical patent/CN108172251A/zh
Application granted granted Critical
Publication of CN108172251B publication Critical patent/CN108172251B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G11C7/1027—Static column decode serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled bit line addresses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Abstract

公开了半导体存储器装置和操作半导体存储器装置的方法，所述半导体存储器装置包括存储体阵列、行解码器、列解码器、时序控制电路以及中继器。存储体阵列分布在基底的核心区域中，每个存储体阵列包括子阵列块并包括连接到多条字线和多条位线的多个存储器单元。每个行解码器设置为在第一方向上与每个存储体阵列相邻。每个列解码器设置为在第二方向上与每个存储体阵列相邻。设置在基底的外围区域中的时序控制电路响应于操作控制信号来产生用于控制字线的第一控制信号和用于控制位线的第二控制信号。每个中继器设置为与每个列解码器相邻，每个中继器将第一控制信号和第二控制信号沿第二方向传送到子阵列块。

Description

半导体存储器装置和操作半导体存储器装置的方法
本申请要求于2016年12月7日在韩国知识产权局提交的第10-2016-0165463号韩国专利申请的优先权的权益，该韩国专利申请的全部内容通过引用包含于此。
技术领域
发明构思的示例性实施例涉及存储器装置，更具体地，涉及半导体存储器装置，操作该半导体存储器装置的方法以及操作包括该半导体存储器装置的存储器系统的方法。
背景技术
半导体存储器装置包括存储器单元阵列，存储器单元阵列包括多个存储器单元。用于对多个存储器单元中的一些存储器单元进行选择的行解码器和列解码器设置为与存储器单元阵列相邻。由于行解码器控制连接到存储器单元的字线和位线，所以被行解码器占据的区域的宽度增大，连接到字线和位线的布线的长度也增加。
发明内容
发明构思的一些示例性实施例可以提供一种能够增强性能的半导体存储器装置。
一些示例性实施例可以提供一种操作能够增强性能的半导体存储器装置的方法。
一些示例性实施例可以提供一种包括能够增强性能的半导体存储器装置的存储器系统。
根据发明构思的示例性实施例，一种半导体存储器装置包括存储器单元阵列、多个行解码器、多个列解码器、时序控制电路和多个中继器，所述存储器单元阵列具有分布在基底的核心区域中的多个存储体阵列，其中，每个存储体阵列包括多个子阵列块并包括连接到多条字线和多条位线的多个存储器单元；每个行解码器设置为在基底的第一方向上与存储体阵列中的对应的一个相邻；每个列解码器设置为在基底的基本上与第一方向垂直的第二方向上与存储体阵列中的对应的一个相邻；时序控制电路设置在基底的外围区域中，并被配置为响应于接收到的基于从存储器控制器传输的命令和地址的操作控制信号来产生用于控制字线的第一控制信号和用于控制位线的第二控制信号；每个中继器被设置为邻近于列解码器中的对应的一个，每个中继器被配置为沿第二方向将第一控制信号和第二控制信号从时序控制电路传送到子阵列块。
根据发明构思的示例性实施例，操作半导体存储器装置的方法包括以下步骤：响应于接收的基于命令和地址的操作控制信号来产生控制字线的第一控制信号和控制位线的第二控制信号；响应于接收地址来产生第一块选择信号和第二块选择信号以选择子阵列块中的至少一个；将第一控制信号和第二控制信号沿二方向传送到与子阵列块对应的多个开关电路；将第一块选择信号和第二块选择信号沿第一方向传送到所述多个开关电路；并且对响应于第一块选择信号和第二块选择信号选择的已选择的子阵列块执行基于第一控制信号和第二控制信号的存储器操作，其中，半导体存储器装置包括包含分布在基底的核心区域中的多个存储体阵列的存储器单元阵列，所述多个存储体阵列中的每个包括在第一方向和基本上与第一方向垂直的第二方向上设置的多个子阵列块并且包括连接到多条字线和多条位线的多个存储器单元。
根据发明构思的示例性实施例，存储器系统包括半导体存储器装置和用于控制半导体存储器装置的存储器控制器。半导体存储器装置包括多个存储体阵列、多个行解码器、多个列解码器、时序控制电路和多个中继器。多个存储体阵列分布在基底的核心区域中，存储体阵列中的每个包括多个子阵列块并包括连接到多条字线和多条位线的多个存储器单元。行解码器中的每个设置为在基底的第一方向上与存储体阵列中的每个相邻。列解码器中的每个设置为在基底的基本上与第一方向垂直的第二方向上与存储体阵列中的每个相邻。时序控制电路设置在基底的外围区域中。时序控制电路响应于基于来自存储器控制器的命令和地址的操作控制信号来产生控制字线的第一控制信号和控制位线的第二控制信号。中继器中的每个设置为与列解码器中的每个相邻，中继器中的每个将第一控制信号和第二控制信号沿第二方向传送到子阵列块。
根据发明构思的实施例，半导体存储器装置包括：存储器单元阵列、多个行解码器、多个列解码器、时序控制电路、存储体控制电路以及多个中继器，其中，所述存储器单元阵列具有分布在基底的核心区域中的多个存储体阵列，存储体阵列中的每个包括多个子阵列块并包括连接到多条字线和多条位线的多个存储器单元；多个行解码器中的每个设置为在基底的第一方向上与存储体阵列中的对应的一个相邻；多个列解码器中的每个设置为在基底的基本上与第一方向垂直的第二方向上与存储体阵列中的对应的一个相邻；时序控制电路被配置为响应于从外部控制器接收的接收到的操作控制信号来产生控制字线的第一控制信号和控制位线的第二控制信号；存储体控制电路从时序控制电路接收第一控制信号和第二控制信号并响应于接收向多个行解码器的第一行解码器输出的行地址和向多个列解码器的第一列解码器输出的列地址来产生解码信号；多个中继器中的每个设置为邻近于列解码器中的对应的一个，中继器中的每个被配置为将从存储体控制电路接收的第一控制信号和第二控制信号沿第二方向传送到子阵列块。第一行解码器沿第一方向提供与选择子阵列块相关的第一块选择信号和第二块选择信号。
因此，半导体存储器装置沿第二方向提供时序控制信号以控制子阵列块的操作，沿第一方向提供与子阵列块的选择相关的块选择信号，在邻近于子阵列块的连接区中的开关电路通过将时序控制信号与块选择信号组合来控制对应的子阵列块。因此，通过减少行解码器的宽度，可以减小核心偏移并且可以增加有效的管芯面积。
附图说明
通过下面结合附图进行的详细描述，将更清楚地理解说明性的、非限制性的示例性实施例。
图1是示出根据示例性实施例的电子系统的框图。
图2是示出根据示例性实施例的图1中的存储器系统的示例的框图。
图3是示出根据示例性实施例的图2中的半导体存储器装置的框图。
图4示出了在图3的半导体存储器装置中的第一存储体阵列的示例。
图5示出了根据发明构思的示例性实施例的图3的半导体存储器装置的布置。
图6是示出根据发明构思的示例性实施例的图3的半导体存储器装置中的时序控制电路的示例的框图。
图7是图3的半导体存储器装置中的一个存储体阵列的架构的示例性图示。
图8示出了图7中的第一存储体阵列中的子阵列块和连接区的布置。
图9示出了根据发明构思的示例性实施例的图7中的第一存储体阵列的一部分。
图10是示出根据发明构思的示例性实施例的图9中的开关电路中的一个的电路图。
图11是示出根据发明构思的示例性实施例的图9中的位线感测放大器的电路图。
图12是示出图11中的位线感测放大器的操作的时序图。
图13示出了图9的第一存储体阵列的一部分。
图14是示出根据示例性实施例的图13中的子字线驱动器的示例的电路图。
图15是示出图14中的字线的操作的时序图。
图16A和图16B分别示出了在图3的半导体存储器装置的测试模式中的第一存储体阵列。
图17示出了根据示例性实施例的图3的半导体存储器装置中的第一存储体阵列和电压发生电路。
图18A是示出根据发明构思的示例性实施例的操作半导体存储器装置的方法的流程图。
图18B是示出根据发明构思的开关电路的操作的流程图。
图19是根据发明构思的示例性实施例的半导体存储器装置的结构图。
图20是示出根据发明构思的示例性实施例的包括半导体存储器装置的移动系统的框图。
具体实施方式
在下文中，将参照附图更充分地描述发明构思的各种示例性实施例，其中，附图中示出了一些示例性实施例。
图1是示出根据发明构思的示例性实施例的电子系统的框图。
现参照图1，电子系统10可以包括主机20和存储器系统30。例如，存储器系统30可以包括：存储器控制器100和多个半导体存储器装置200a～200k(k为大于1的自然数)。例如，存储器系统可被布置在单个半导体内。还可以是布置在各自芯片中的多组存储器装置。
主机20可以通过诸如高速外围组件互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行附属SCSI(SAS)的各种接口协议与存储器系统30通信。此外，主机20还可以通过诸如通用串行总线(USB)、多媒体卡(MMC)、增强小型磁盘接口(ESDI)或者电子集成驱动器(IDE)的接口协议与存储器系统30通信。
存储器控制器100可以控制存储器系统30的整体操作。存储器控制器100可以控制主机20与多个半导体存储器装置200a～200k之间的整体数据交换。例如，存储器控制器100可以响应于来自主机20的请求将数据写入多个半导体存储器装置200a～200k中或者从多个半导体存储器装置200a～200k读取数据。此外，在存储器装置中的一个处于错误状况(error condition)的事件中，存储器控制器100可以将错误状况报告给主机20。
此外，存储器控制器100可以将用于控制多个半导体存储器装置200a～200k的操作命令发布给多个半导体存储器装置200a～200k。
在发明构思的一些实施例中，例如，多个半导体存储器装置200a～200k中的每个可以是包括多个动态存储器单元的动态随机存取存储器(DRAM)。在其它实施例中，例如，多个半导体存储器装置200a～200k中的每个可以是包括电阻型存储器单元(诸如，磁阻随机存取存储器(MRAM)、电阻随机存取存储器(RRAM)、相变随机存取存储器(PRAM)或者铁电随机存取存储器(FRAM)等，仅举出一些非限制性的可能的示例)的存储器装置。
图2是示出根据发明构思的示例性实施例的图1中的存储器系统的示例的框图。
在图2中，虽然示出仅一个半导体存储器装置200a与存储器控制器100通信，但是为了便于说明而提供这样的描述。然而，在此讨论的涉及半导体存储器装置200a的细节可以等同地适用于其它半导体存储器装置(诸如，图1中示出的半导体存储器装置200b～220k)。
参照图2，存储器系统30可以包括存储器控制器100并至少包括半导体存储器装置200a。例如，存储器控制器100和半导体存储器装置200a中的每个可以形成为单独的半导体芯片或者形成为单独的芯片组(例如，半导体存储器装置200a可以包括在单个半导体封装件中的半导体芯片的堆叠件)。存储器控制器100可以通过将命令CMD和地址ADDR发送到半导体存储器装置200a来控制半导体存储器装置200a。存储器控制器100可以将数据DQ发送到半导体存储器装置200a或者从半导体存储器装置200a接收响应于来自存储器控制器100的命令而发送的数据DQ。此外，存储器控制器100可以向半导体存储器装置200a提供外部电压VEXT。
图3是示出根据发明构思的示例性实施例的诸如图2中示出的半导体存储器装置200a的框图。
参照图3，半导体存储器装置200a可以包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、行地址多路复用器240、列地址锁存器250、行解码器260、列解码器270、存储器单元阵列300、感测放大器单元285、输入/输出(I/O)门电路290、数据输入/输出(I/O)缓冲器295、刷新计数器245、纠错电路297、时序控制电路400和电压发生电路450。本领域普通技术人员应理解并认识到：图3中示出的半导体存储器装置200a可以具有比示出的更少或更多的组件。当用电阻型存储器装置来实施半导体存储器装置200a时，从半导体存储器装置200a中省略刷新计数器245。
继续参照图3，存储器单元阵列300在此示例中包括第一存储体阵列310至第八存储体阵列380。行解码器260包括分别连接到第一存储体阵列310至第八存储体阵列380的第一存储体行解码器260a至第八存储体行解码器260h，列解码器270在此示例中包括分别连接到第一存储体阵列310至第八存储体阵列380的第一存储体列解码器270a至第八存储体列解码器270h，感测放大器单元285在此示例中包括分别连接到第一存储体阵列310至第八存储体阵列380的第一存储体感测放大器285a至第八存储体感测放大器285h。第一存储体阵列310至第八存储体阵列380、第一存储体行解码器260a至第八存储体行解码器260h、第一存储体列解码器270a至第八存储体列解码器270h以及第一存储体感测放大器285a至第八存储体感测放大器285h可以共同地形成第一存储体至第八存储体。虽然在图3中将半导体存储器装置200a示出为具有八个存储体，但是本领域普通技术人员应理解：半导体存储器装置200a可以包括任何数量的存储体(例如，多于八个存储体或少于八个存储体)。
地址寄存器220从存储器控制器100接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR以识别具体的存储器单元阵列中的具体的存储器单元。地址寄存器220可以将接收到的存储体地址BANK_ADDR提供到存储体控制逻辑230，可以将接收到的行地址ROW_ADDR提供到行地址多路复用器240并且可以将接收到的列地址COL_ADDR提供到列地址锁存器250。
例如，存储体控制逻辑230可以响应于可以输出到存储体行解码器260的存储体地址BANK_ADDR来产生存储体控制信号。可以响应于存储体控制信号来激活第一存储体行解码器260a至第八存储体行解码器260h中与存储体地址BANK_ADDR对应的一个，还可以响应于存储体控制信号来激活第一存储体列解码器270a至第八存储体列解码器270h中与存储体控制信号对应的一个。
继续参照图3，行地址多路复用器(RA MUX)240可以从地址寄存器220接收行地址ROW_ADDR，并且可以从刷新计数器245接收刷新行地址REF_ADDR。行地址多路复用器240可以选择性地将行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA来输出。从行地址多路复用器240输出的行地址RA可以施加到第一存储体行解码器260a至第八存储体行解码器260h。
第一存储体行解码器260a至第八存储体行解码器260h中被激活的一个可以对从行地址多路复用器240输出的行地址RA进行解码，并且可以激活与行地址RA对应的字线。例如，激活的存储体行解码器可以向与行地址RA对应的字线施加字线驱动电压。
列地址锁存器250可以从地址寄存器220接收列地址COL_ADDR，并且可以临时存储接收到的列地址COL_ADDR。在发明构思的一些实施例中，在突发(burst)模式下，列地址锁存器250可以产生从接收到的列地址COL_ADDR的地址位增长的列地址。列地址锁存器250可以将临时存储或产生的列地址施加到第一存储体列解码器270a至第八存储体列解码器270h。
第一存储体列解码器270a至第八存储体列解码器270h中被激活的一个可以对从列地址锁存器250输出的列地址COL_ADDR进行解码，并且可以控制输入/输出门(I/Ogating)电路290以输出与已解码的列地址COL_ADDR对应的数据。
I/O门电路290包括对输入/输出数据进行门控的电路结构。例如，I/O门电路290可以包括用于存储从第一存储体阵列310至第八存储体阵列380输出的数据的读取数据锁存器以及用于将数据写入到第一存储体阵列310至第八存储体阵列380的写入驱动器。
将要从第一存储体阵列310至第八存储体阵列380中的一个存储体阵列中读取的数据DQ可以被与数据将被读取的所述一个存储体阵列连接的感测放大器(285a-285h)感测，并且可以被存储在读取数据锁存器中。存储在I/O门电路290的读取数据锁存器中的数据DQ可以是被纠错电路297解码的纠错码(ECC)数据，并且可以通过数据I/O缓冲器295提供到存储器控制器100。可以把将要写入到第一存储体阵列310至第八存储体阵列380的一个存储体阵列中的数据DQ从存储器控制器100提供到数据I/O缓冲器295(例如，图1和图2)。提供到数据I/O缓冲器295的数据DQ在纠错电路297中被ECC编码，并且写入驱动器可以将数据DQ写入第一存储体阵列310至第八存储体阵列380中的一个存储体阵列中。
在发明构思的示例性实施例中，可以从半导体存储器装置200a中省略纠错电路297。
继续参照图3，电压发生电路450接收外部电压VEXT并产生具有不同电平的内部电压VINT、升压电压VPP和负电压VBB2，并向存储器单元阵列300提供内部电压VINT、升压电压VPP和负电压VBB2。
控制逻辑电路210可以控制半导体存储器装置200a的操作。例如，控制逻辑电路210可以产生用于半导体存储器装置200a的控制信号以执行写入操作或读取操作。如图3所示，控制逻辑电路210可以包括对从存储器控制器100接收的命令CMD进行解码的命令解码器211和设置半导体存储器装置200a的操作模式的模式寄存器212。
例如，命令解码器211可以通过对写入使能信号(/WE)、行地址选通信号(/RAS)、列地址选通信号(/CAS)和芯片选择信号(/CS)等进行解码来产生与命令CMD对应的操作控制信号ACT、PCH、WR和RD。控制逻辑电路210可以向时序控制电路400提供操作控制信号ACT、PCH、WR和RD。操作控制信号ACT、PCH、WR和RD可以包括有效信号ACT、预充电信号PCH、写入信号WR和读取信号RD。
时序控制电路400(图3所示)可以响应于操作控制信号ACT、PCH、WR和RD来产生用于控制字线WL的电压电平的第一控制信号CTL1以及用于控制位线的电压电平的第二控制信号CTL2，并且可以向存储器单元阵列300提供第一控制信号CTL1和第二控制信号CTL2。
时序控制电路400可以沿存储器单元阵列300的第二方向向存储器单元阵列300提供第一控制信号CTL1和第二控制信号CTL2。
图4示出了在诸如图3中示出的半导体存储器装置中的第一存储体阵列的结构的示例。
参照图4，第一存储体阵列310包括沿第一方向延伸的多条字线WL1～WLm(m为大于2的自然数)、沿与第一方向基本正交的第二方向延伸的多条位线BL1～BLn(n为大于2的自然数)以及设置为与字线WL1～WLm和位线BL1～BLn之间的交叉点相邻的多个存储器单元MC。从图4中的示例可以看到，MC被示为晶体管，其中，存储体阵列的字线WLm可以连接到栅极，位线BL1可以连接到MC的源极。
图5示出了根据发明构思的示例性实施例的图3的半导体存储器装置的布置。
现参照图5，半导体存储器装置200a包括第一存储体阵列310至第八存储体阵列380、第一存储体行解码器260a至第八存储体行解码器260h、第一存储体列解码器270a至第八存储体列解码器270h、时序控制电路400以及电压发生电路450。根据发明构思，第一存储体阵列至第八存储体阵列可以分布在基底的核心区域中。
第一存储体阵列310和第三存储体阵列330布置在基底(未示出)的第一区域301中，第二存储体阵列320和第四存储体阵列340布置在基底的第二区域302中，第五存储体阵列350和第七存储体阵列370布置在基底的第三区域303中，第六存储体阵列360和第八存储体阵列380布置在基底的第四区域304中。本领域普通技术人员应该理解并认识到：图5示出的布置是为了示出性的目的而提供的，并且发明构思不限于示出的结构。
第一存储体行解码器260a和第一存储体列解码器270a被设置为与第一存储体阵列310相邻，第二存储体行解码器260b和第二存储体列解码器270b被设置为与第二存储体阵列320相邻，第三存储体行解码器260c和第三存储体列解码器270c被设置为与第三存储体阵列330相邻，第八存储体行解码器260h和第八存储体列解码器270h被设置为与第八存储体阵列380相邻。第一区域301至第四区域304可以对应于基底的核心区域。此外，如示出的行解码器的布置可以提供具有减小的解码器宽度的结构。
时序控制电路400和电压发生电路450可以设置在基底的中心区域(例如，基底的外围区域PERI)中。控制逻辑电路210、地址寄存器220、列地址锁存器250和数据I/O缓冲器295可以设置在基底的外围区域PERI中。例如，时序控制电路400可以产生控制字线的第一控制信号和控制位线的第二控制信号，图5示出的组件的布置可以以基本上同步的方式(例如，减少偏移(skew))来提供控制信号的分配(distribution)。
图6是示出根据发明构思的示例性实施例的图3的半导体存储器装置中的时序控制电路的示例的框图。
参照图6，时序控制电路400可以包括字线控制信号发生器410和位线控制信号发生器420。
字线控制信号发生器410可以基于与命令CMD和已解码的行地址DRA对应的操作控制信号ACT、WR和RD来产生包括第一字线控制信号PXi和第二字线控制信号PXiB的第一控制信号CTL1以控制字线。此外，字线控制信号发生器410沿第二方向向开关电路提供第一字线控制信号PXi和第二字线控制信号PXiB。如图6所示，位线控制信号发生器420响应于操作控制信号ACT和PCH以及已解码的列地址DCA来产生包括信号LANG、LAPG和CSL的第二控制信号CTL2，以控制已选择的存储器单元的位线对的电压电平，并沿第二方向向开关电路提供第二控制信号LANG、LAPG和CSL。
图7是图3的半导体存储器装置中的一个存储体阵列的架构的示例性图示。
在图7中，示出了第一存储体阵列310以及与第一存储体阵列310相关的第一存储体列解码器270a、第一存储体行解码器260a、中继器280和存储体控制电路283。中继器280设置为与第一存储体列解码器270a相邻。
参照图7，在第一存储体阵列310中，I个子阵列块SCB可以设置在第一方向D1上，J个子阵列块SCB可以设置在与第一方向D1基本垂直的第二方向D2上。多条位线、多条字线和多个存储器单元可以设置在每个子阵列块SCB中。此外，例如，多个存储器单元可以设置在诸如图4中示出的位线与字线之间的交叉点处。I+1个子字线驱动器区SWB可以沿第一方向D1设置在子阵列块SCB之间。子字线驱动器可以设置在子字线驱动器区SWB中。例如，J+1个位线感测放大器区BLSAB可以沿第二方向D2设置在子阵列块SCB之间。用于对存储在存储器单元中的数据进行感测的位线感测放大器可以被设置在位线位线感测放大器区BLSAB中。
多个连接区CONJ(例如，图7中示出为“CONJ”)可被设置为与子字线驱动器区SWB和位线感测放大器区BLSAB相邻。开关电路设置在每个连接区CONJ中。
继续参照图7，存储体控制电路283接收行地址ROW_ADDR、列地址COL_ADDR、第一控制信号CTL1和第二控制信号CTL2，响应于向第一存储体行解码器260a提供的行地址ROW_ADDR和向第一存储体列解码器270a提供列地址COL_ADDR来产生解码信号DS，并将该解码信号DS提供给第一存储体行解码器260a中示出的块编码电路261。存储体控制电路283向中继器280提供从时序控制电路400接收的第一控制信号CTL1和第二控制信号CTL2。
块编码电路261包括在第一存储体行解码器260a中并且被布置在第二方向D2上，使得每个块编码电路261对应于一行子阵列块SCB。每一个块编码电路261可以在第一方向D1上对应于子阵列块SCB的相应行。块编码电路261中的每个将第一块选择信号BS和第二块选择信号BSB沿第一方向D1传送到连接区CONJ中的开关电路，以选择子阵列块SCB中的至少一个。虽然图7示出了一一对应的关系，例如，一个块编码电路对应子阵列块SCB中的每行，但是本领域普通技术人员理解并认识到，发明构思不限于示出的和描述的布置。
中继器280从存储体控制电路283接收第一控制信号CTL1和第二控制信号CTL2，并将第一控制信号CTL1和第二控制信号CTL2沿第二方向D2传送到连接区CONJ中的开关电路，以控制位线和字线。例如，中继器280通过在半导体存储器装置200a的第四金属层中形成的信号线来将第一控制信号CTL1和第二控制信号CTL2传送到连接区中的开关电路。
如图7所示，第一存储体列解码器270a可以在第二方向D2上具有第一宽度W1，而第一存储体行解码器260a可以在第一方向D1上具有第二宽度W2。第一存储体列解码器270a的第一宽度W1可以大于第一存储体行解码器260a的第二宽度W2。
在传统的半导体存储器装置中，与存储器存储体阵列相邻布置的行解码器具有使得第一控制信号CTL1和第二控制信号CTL2沿第一方向D1输出到子阵列块SCB的结构。因此，使这样的行解码器的宽度在第一方向上增大以便除了包括例如块编码电路之外还要容纳控制信号的接收和输出。这样的行解码器的结构使被半导体占据的面积增大，这会导致半导体的有效管芯面积减小。
根据发明构思的示例性实施例，半导体存储器装置200a具有中继器280沿第二方向D2提供与子阵列块SCB的操作时序相关的第一控制信号CTL1和第二控制信号CTL2的结构。此外，第一存储体行解码器260a沿第一方向D1向开关电路(诸如，在连接区CONJ中的)提供与子阵列块SCB的选择相关的第一块选择信号BS和第二块选择信号BSB，以通过将第一控制信号CTL1和第二控制信号CTL2与第一块选择信号BS和第二块选择信号BSB组合来控制对应的子阵列块SCB。第一存储体行解码器260a的减小的宽度可以缩小在列方向上提供的信号与在行方向上提供的信号之间的时序差。因此，可以减小由于时序控制信号与块选择信号之间的传送差异而产生的核心偏移(core skew)(例如，时序偏移)。
此外，因为根据发明构思的行解码器的结构不如例如接收控制信号CTL1和CTL2并向SCB的子阵列输出控制信号CTL1和CTL2的行解码器宽，所以半导体装置的占据面积减小，在这种情况下，本领域普通技术人员理解并认识到，由此可见，占用面积的减少可使得半导体的有效管芯面积增加。
此外，图7示出的存储体控制电路283可以包括在图3中的存储体控制逻辑230中。
图8示出了图7中的第一存储体阵列中的子阵列块和连接区的布置。
参照图7和图8，多个连接区CONJ被布置成与子字线驱动器区SWB和位线感测放大器区BLSAB相邻。开关电路中的每个布置在连接区CONJ中的每个中。与子阵列块SCB的操作时序相关的第一控制信号CTL1和第二控制信号CTL2(例如，由中继器)沿第二方向D2被提供到连接区CONJ中的开关电路，与子阵列块SCB的选择相关第一块选择信号BS和第二块选择信号BSB沿第一方向D1被提供到连接区CONJ中的开关电路。第一块选择信号BS和第二块选择信号BSB可以具有彼此不同的逻辑电平。
图9示出了根据发明构思的示例性实施例的图7中的第一存储体阵列的一部分。
参照图7至图10，在第一存储体阵列310的一部分390(图9)中，设置有子阵列块SCB、位线感测放大器区BLSAB、子字线驱动器区SWB和连接区CONJ。
子阵列块SCB包括沿着行方向(第一方向D1)延伸的多条字线WL1～WL4以及沿着列方向(第二方向D2)延伸的多个位线对BL1～BL2和BLB1～BLB2。子阵列块SCB包括设置在字线WL1～WL4与位线对BL1～BL2和BLB1～BLB2之间的交叉点处的多个存储器单元MC。
继续参照图9，子字线驱动器区SWB包括分别驱动字线WL1～WL4的多个子字线驱动器550、560、570和580。子字线驱动器550和560可以设置在相对于子阵列块SCB朝左(在本示例中)的子字线驱动器区SWB中。此外，子字线驱动器570和580可以设置在相对于子阵列块SCB朝右(在本示例中)的子字线驱动器区SWB中。
位线感测放大器区BLSAB包括与位线对BL1～BL2和BLB1～BLB2连接的位线感测放大器BLSA 650和650a。位线感测放大器650可以感测并放大位线对BL和BLB之间的电压差，以向本地输入/输出线对提供放大的电压差。
如图9所示，位线感测放大器650和650a可以交替地设置在子阵列块SCB的上部和下部处。连接区CONJ设置为与位线感测放大器区BLSAB、子字线驱动器区SWB和子阵列块SCB相邻。多个开关电路610、620、630和640可以设置在连接区CONJ中。
响应于接收的第一块选择信号BS和第二块选择信号BSB，开关电路610可选择性地向子字线驱动器550和位线感测放大器650分别提供第一控制信号CTL1和第二控制信号CTL2。在类似的布置中，响应于第一块选择信号BS和第二块选择信号BSB，开关电路620可以选择性地向子字线驱动器560和位线感测放大器650a分别提供第一控制信号CTL1和第二控制信号CTL2。开关电路630和640中的每个可以执行类似的操作。
图10是示出根据发明构思的示例性实施例的图9中的开关电路(例如，CONJ)中的电路图。
在图10中，作为示例示出了开关电路610的配置，开关电路620、630和640中的每个可以具有与开关电路610基本相似的配置。
参照图10，开关电路610包括第一开关611和第二开关615。
第一开关611包括第一晶体管612和第二晶体管613，第二开关615包括第三晶体管616和第四晶体管617。
第一晶体管612包括通过连接线CL1连接到子字线驱动器550的第一电极、通过第一信号线SL1接收第一控制信号CTL1的第二电极以及接收第一块选择信号BS1的栅电极。第二晶体管613包括通过连接线CL1与第一晶体管612并联连接到子字线驱动器550的第一电极、连接到接地电压VSS的第二电极以及接收第二块选择信号BSB1的栅电极。
第三晶体管616包括通过连接线CL2连接到位线感测放大器650的第一电极、通过第二信号线SL2接收第二控制信号CTL2的第二电极以及接收第一块选择信号BS1的栅电极。第四晶体管617包括通过连接线CL2与第三晶体管616并联连接到位线感测放大器650的第一电极、连接到接地电压VSS的第二电极以及接收第二块选择信号BSB1的栅电极。
当第一块选择信号BS1具有第一逻辑电平(例如，逻辑高电平)并且第二块选择信号BSB1具有第二逻辑电平(例如，逻辑低电平)时，通过第一晶体管612向子字线驱动器550提供第一控制信号CTL1，通过第三晶体管616向位线感测放大器650提供第二控制信号CTL2。对连接到子字线驱动器550和位线感测放大器650的存储器单元执行存储器操作。
当第一块选择信号BS1具有第二逻辑电平并且第二块选择信号BSB1具有第一逻辑电平时，通过第二晶体管613向子字线驱动器550提供接地电压VSS，通过第四晶体管617向位线感测放大器650提供接地电压VSS。因此，与子字线驱动器550和位线感测放大器650相关的存储器单元未被选择。
图11是示出根据发明构思的示例性实施例的图9中的位线感测放大器的电路图。
参照图11，位线感测放大器650连接到存储器单元阵列300中的存储器单元660和670中的每个的位线BL和BLB。
图11中示出的位线感测放大器650包括N型感测放大器651、P型感测放大器652、预充电电路653、列选择开关654a和654b、NSA驱动器655和PSA驱动器656。
在感测操作期间，N型感测放大器651对位线(或位线对)BL和BLB中的低电平位线放电到低电平。N型感测放大器651包括两个n沟道金属氧化物半导体(NMOS)晶体管NM1和NM2。NMOS晶体管NM1的栅极连接到位线(第二位线)BLB，NMOS晶体管NM1的漏极连接到位线(第一位线)BL，NMOS晶体管NM1的源极连接到感测使能线LAB。NMOS晶体管NM2具有连接到位线BL的栅极、连接到感测使能线LAB的漏极以及连接到位线BLB的源极。N型感测放大器651将低电平位线连接到感测使能线LAB。感测使能线LAB连接到接地电压VSS。根据存储在已选择的存储器单元660或670中的数据，低电平位线是位线BL和BLB中的一条。
在假设对存储在存储有逻辑状态“1”的存储器单元660中的数据进行感测的情况下来描述操作。首先，通过预充电电路653对位线BL和BLB进行预充电，并使位线BL和BLB与预充电电压VDD/2相等。当激活字线WL1以选择存储器单元660时，导通单元晶体管CT11。此时，存储在单元电容器CC11中的电荷与位线BL共享。位线BL的电压通过电荷共享高于预充电电压VDD/2，位线BLB保持半电压VDD/2。
P型感测放大器652在感测操作时以供电电压VDD电平对位线BL和BLB中的高电压位线进行充电。P型感测放大器652包括两个p沟道金属氧化物半导体(PMOS)晶体管PM1和PM2。PMOS晶体管PM1具有连接到位线BLB的栅极、连接到位线BL的源极以及连接到感测使能线LA的漏极。PMOS晶体管PM2具有连接到位线BL的栅极、连接到感测使能线LA的源极以及连接到位线BLB的漏极。
P型感测放大器652以向感测使能线LA提供的供电电压VDD对位线BL和BLB中的高电压位线进行充电。当对存储在存储有逻辑状态“1”的存储器单元660中的数据进行感测时，通过预充电电路653对位线BL和BLB进行预充电，并使位线BL和BLB与预充电电压VDD/2相等。当激活字线WL1以选择存储器单元660时，导通单元晶体管CT11。此时，存储在单元电容器CC11中的电荷与位线BL共享。位线BL的电压通过电荷共享高于预充电电压VDD/2，位线BLB保持半电压VDD/2。
PSA驱动器656向感测使能线LA提供充电电压VDD。因此，因为晶体管PM2的栅极连接到通过电荷共享而具有增大的电压的位线BL，所以晶体管PM2截止。另一方面，因为晶体管PM1的栅极连接到被提供有接地电压VSS的位线BLB，所以晶体管PM1导通。位线BL的电压达到向感测使能线LA提供的供电电压VDD电平。
在感测操作中，预充电电路653响应于控制信号PEQ以半电压VDD/2对位线BL和BLB进行预充电。当激活控制信号PEQ时，预充电电路653向位线BL和BLB供应位线预充电电压VBL。位线预充电电压VBL可以是半电压VDD/2。位线BL和BLB被连接以使它们的电压相等。如果位线BL和BLB被充入了预充电电平VBL，那么使控制信号PEQ不激活。预充电电路653包括NMOS晶体管N3、N4和N5。
继续参照图11，列选择开关654a和654b响应于列选择信号CSL将由N型感测放大器651和P型感测放大器652感测的数据连接到输入/输出线LIO和LIOB。列选择开关654a和654b导通使得感测的数据被传送到输入/输出线LIO和LIOB。例如，在读取操作中，当N型感测放大器651和P型感测放大器652的电平平稳时，激活列选择信号CSL。然后，导通列选择开关654a和654b，使得感测到的数据传送到输入/输出线LIO和LIOB。当位线BL和BLB的电荷与输入/输出线LIO和LIOB共享时，位线BL和BLB的电压改变。列选择开关654a和654b包括NMOS晶体管N6和N7。
NSA驱动器655向N型感测放大器651的感测使能线LAB提供驱动信号。NSA驱动器655从位线控制信号发生器420(图6)接收控制信号LANG。基于控制信号LANG，NSA驱动器655使感测使能线LAB接地。NSA驱动器655包括用于控制感测使能线LAB的电压的接地晶体管N1。
PSA驱动器656向P型感测放大器652的感测使能线LA提供充电电压VDD。通过来自位线控制信号发生器420的控制信号LAPG来控制PSA驱动器656。控制信号LAPG和LANG彼此互补。
图12是示出图11中的位线感测放大器的操作的时序图。
现在参照图11和图12，在时刻T0，激活字线WL1以访问已选择的存储器单元(例如，图11中的存储器单元660)。在时刻T0与时刻T11之间的时间间隔期间，位线BL的电压通过电荷共享而增大，位线BLB的电压保持在预充电电压VDD/2。在时刻T11与时刻T17之间的时间间隔期间，控制信号LANG保持在高电平，控制信号LAPG保持在低电平。因此，位线BL的电压保持在充电电压VDD，位线BLB的电压保持在接地电压VSS。
在时刻T12和时刻T13之间激活列选择信号CSL以输出数据。在时刻T14和时刻T15之间，向由读取命令的有效信号ACT激活的同一个存储体施加写入命令。根据该写入命令，激活列选择信号CSL，将输入数据从数据输入/输出线LIO和LIOB传送到位线BL和BLB。此时，高电平位线朝向低电平放电，低电平位线朝向高电平充电。输入数据由N型感测放大器651和P型感测放大器652存储在已选择的存储器单元中。在时刻T16，根据预充电命令激活预充电信号PCH。对位线执行预充电操作。在时刻T17，对发展到不同电压电平的位线进行预充电到预充电电压VDD/2。
图13示出了根据发明构思的实施例的图9中的第一存储体阵列的一部分。
参照图13，子字线驱动器550被提供有来自电压发生电路450的升压电压VPP，并且可以被提供有来自电压发生电路450的负电压VBB2。此外，开关电路610向子字线驱动器550提供第一字线控制信号PXi和第二字线控制信号PXiB。响应于第一字线控制信号PXi和第二字线控制信号PXiB以及字线使能信号ENWiB，子字线驱动器550用升压电压VPP启用连接到存储器单元块680的字线WLi或者用负电压VBB2停用字线WLi。子字线驱动器550可以控制字线WLi的电压电平。
图14是示出根据示例性实施例的图13中的子字线驱动器的示例的电路图。
参照图14，子字线驱动器550包括反相器551、PMOS晶体管552和553以及NMOS晶体管554和555。反相器551使第一字线控制信号PXi反相并连接到PMOS晶体管552的栅极。PMOS晶体管552具有连接到升压电压端子VPN的源极、接收反相器551的输出的栅极以及连接到升压节点NO1的漏极。PMOS晶体管553具有连接到升压节点NO1的源极、接收字线使能信号ENWiB的栅极以及连接到使能节点NO2的漏极。NMOS晶体管554具有连接到使能节点NO2的漏极、接收字线使能信号ENWiB的栅极以及连接到负电压端子VBN的源极。NMOS晶体管555具有连接到使能节点NO2的漏极、第二字线控制信号PXiB的栅极以及连接到负电压端子VBN的源极。向升压电压端子VPN施加升压电压VPP，向负电压端子VBN施加负电压VBB2。
PMOS晶体管552接收升压电压VPP，并响应于第一字线控制信号PXi向升压节点NO1传送升压电压。PMOS晶体管553通过源极接收来自PMOS晶体管552的升压电压，并响应于字线使能信号ENWiB而利用升压电压启用连接到使能节点NO2的对应字线WLi。NMOS晶体管554响应于字线使能信号ENWiB将负电压VBB2传送到使能节点NO2和NMOS晶体管555，NMOS晶体管555响应于第二字线控制信号PXiB用负电压VBB2停用连接到使能节点NO2的对应字线WLi。
图15是示出图14中的字线的操作的时序图。
参照图13至图15，第一字线控制信号PXi最初为逻辑低电平，在将要响应于行地址而启用对应字线的每个时刻T21和T23处转换到逻辑高电平VCC，并且在启用其它字线的每个时刻T22和T24处转换到逻辑低电平VSS。
升压节点电压信号PXiD最初是逻辑低电平，在第一字线控制信号PXi转换到逻辑高电平VCC的每个时刻T21和T23处转换到升压电压VPP，并且在第一字线控制信号PXi转换到逻辑低电平VSS的每个时刻T22和T24处转换到接地电压VSS。
在字线使能信号ENWiB最初保持在逻辑高电平VCC同时停用对应字线WLi之后，字线使能信号ENWiB在行解码器激活对应字线WLi的每个时刻T21和T23处转换到逻辑低电平VSS，并且在启用其它字线的每个时刻T22和T24处转换到逻辑高电平VCC。
在第二字线控制信号PXiB最初保持为高电平同时对应字线WLi被停用至接地电压之后，第二字线控制信号PXiB在启用对应字线WLi的每个时刻T21和T23处转换到逻辑低电平VSS。当启用其它字线时，第二字线控制信号PXiB在每个时刻T22和T24处再次转换到逻辑高电平VCC。
对应字线WLi最初响应于第二字线控制信号PXiB而保持在负电压VBB2电平，当在每个时刻T21和T23处字线使能信号ENWiB转换到逻辑低电平时，将升压节点电压信号PXiD延迟给定时间并且进行传送。当激活其它字线并且在每个时刻T22和T24处将字线使能信号ENWiB转换到逻辑高电平时，响应于第二字线控制信号PXiB将对应字线WLi停用至负电压VBB2。
图16A和图16B分别示出了在图3的半导体存储器装置的测试模式中的第一存储体阵列。
参照图16A和图16B，在半导体存储器装置200a的测试模式中，可以通过使用第一块选择信号BS和第二块选择信号BSB来激活第一存储体阵列310中的子阵列块SCB的一部分，并且可以对被激活的子阵列块中的存储器单元进行测试。
在图16A中，激活第二行的子阵列块中的两个子阵列块SCB，在图16B中，激活第二行的子阵列块中的三个子阵列块SCB。
图17示出了根据发明构思的示例性实施例的图3的半导体存储器装置中的第一存储体阵列和电压发生电路。
参照图3、图5、图7和图17，电压发生电路450设置在基底的外围区域PERI中，驱动器461、462和463设置为与图7中的第一存储体列解码器270a相邻。
第一驱动器461通过第一电源线PL1从电压发生电路450接收第一内部电压VINT1，基于第一内部电压VINT1驱动第一信号SG1，并向第一存储体阵列310中的子阵列块提供第一驱动信号DSG1。第二驱动器462通过第二电源线PL2从电压发生电路450接收第二内部电压VINT2，基于第二内部电压VINT2驱动第二信号SG2，并向第一存储体阵列310中的子阵列块提供第二驱动信号DSG2。第三驱动器463通过第三电源线PL3从电压发生电路450接收第三内部电压VINT3，基于第三内部电压VINT3驱动第三信号SG3，并向第一存储体阵列310中的子阵列块提供第三驱动信号DSG3。
在传统的半导体存储器装置中，由于驱动器461、462和463设置在第一存储体行解码器260a中，所以电压发生电路450与驱动器461、462和463之间的电源线的长度增加，向半导体存储器装置的核心区域提供的核心功率不具有良好的特性。然而，在根据发明构思的示例性实施例的半导体存储器装置200a中，由于驱动器461、462和463设置为沿第二方向D2与第一存储体列解码器270a相邻，所以电源线PL1、PL2和PL3的长度减小，并且可以简化向第一存储体阵列310提供功率的功率网格。此外，可以使每条电源线PL1、PL2和PL3的宽度增大以提供稳定的功率。
此外，在第一方向D1上延伸的第一内部电源线41a、41b和41c设置在第一存储体阵列310的基底上方，在第二方向D2上延伸的第二内部电源线42a、42b和42c设置在第一存储体阵列310的基底上方，并且在第一方向D1上延伸的第三内部电源线43a、43b和43c设置在第一存储体阵列310的基底上方。
第一内部电源线41a、41b和41c可以形成在半导体存储器装置200a的第一金属层M1中，第二内部电源线42a、42b和42c可以形成在半导体存储器装置200a的第二金属层M2中，第三内部电源线43a、43b和43c可以形成在半导体存储器装置200a的第三金属层M3中。第一金属层M1形成在基底上方，第二金属层M2形成在第一金属层M1上方，第三金属层M3形成在第二金属层M2上方。
第一内部电源线41a、41b和41c可以传送具有不同电压电平的电压，第二内部电源线42a、42b和42c可以传送具有不同电压电平的电压，并且第三内部电源线43a、43b和43c可以传送具有不同电压电平的电压。此外，第一内部电源线41a、41b和41c可以通过通孔连接到第二内部电源线42a、42b和42c，第二内部电源线42a、42b和42c可以通过通孔连接到第三内部电源线43a、43b和43c。
可以通过在第三金属层M3上方的第四金属层M4中形成的信号线51向开关电路提供来自图7的中继器280的第一控制信号CTL1和第二控制信号CTL2。
因此，半导体存储器装置200a沿第二方向提供时序控制信号以控制子阵列块的操作，沿第一方向提供与子阵列块的选择相关的块选择信号，与子阵列块相邻的连接区中的开关电路通过将时序控制信号与块选择信号进行组合来控制对应的子阵列块。因此，通过减少行解码器的宽度，可以减小核心偏移并且可以增加有效的管芯面积。此外，通过沿第二方向驱动从电压发生电路450提供的内部电压可以使存储体阵列上方的功率网格简化。
图18A是示出根据发明构思的示例性实施例的操作半导体存储器装置的方法的流程图。
参照图2至图18A，在操作半导体存储器装置200a的方法中，响应于基于来自存储器控制器100的命令CMD和地址ADDR的操作控制信号来产生控制字线的第一控制信号CTL1和控制位线的第二控制信号CTL2(S710)，其中，所述半导体存储器装置200a包括分布在基底的核心区域中的多个存储体阵列310～380，存储体阵列310～380中的每个包括设置在第一方向D1和基本垂直于第一方向D1的第二方向D2上的多个子阵列块SCB并且包括连接到多条字线WL和多条位线BL的多个存储器单元MC。
响应于地址ADDR，在第一存储体行解码器260a的块编码电路261中产生第一块选择信号BS和第二块选择信号BSB以选择子阵列块中的至少一个(S720)。
在中继器280中，将第一控制信号CTL1和第二控制信号CTL2沿第二方向D2传送到与子阵列块SCB对应的多个开关电路610、620、630和640(S730)。通过在形成在基底上方的第四金属层M4中形成的信号线来将第一控制信号CTL1和第二控制信号CTL2传送到开关电路610、620、630和640。在块编码电路261中，将第一块选择信号BS和第二块选择信号BSB沿第一方向D1传送到开关电路610、620、630和640(S740)。开关电路610、620、630和640中的至少一个对基于第一块选择信号BS和第二块选择信号BSB选择的子阵列块执行基于第一控制信号CTL1和第二控制信号CTL2的存储器操作(S750)。
如上所述，操作半导体存储器装置的方法沿第二方向提供控制子阵列块的操作的时序控制信号，沿第一方向提供与子阵列块的选择相关的块选择信号，与子阵列块相邻的连接区中的开关电路通过将时序控制信号与块选择信号进行组合来控制对应的子阵列块。因此，通过减少行解码器的宽度，可以减小核心偏移并且可以增加有效的管芯面积。
图18B示出了根据发明构思的实施例的开关电路的操作。
在操作1800，开关电路从中继器(例如，图7中示出的中继器280)接收第一控制信号CTL1和第二控制信号CTL2。中继器280在第一存储体阵列310的第一方向D1上与列解码器270相邻。此外，通过沿图7示出的第一方向D1与第一存储体阵列310相邻的行解码器输出第一块选择信号BS和第二块选择信号BSB。
在操作1820，响应于接收到第一块选择信号和第二块选择信号，第一开关(位于CONJ内)将第一控制信号传送到设置在至少一个相邻的子字线驱动器区中的至少一个子字线驱动器。
在操作1840，响应于接收到第一块选择信号和第二块选择信号，第二开关将第二控制信号传送到设置在至少一个相邻的位线感测放大器区中的至少一个位线感测放大器。根据发明构思的这一实施例，块选择信号BS和BSB是由第一存储体行解码器260a提供的，但是第一控制信号CTL1和第二控制信号CTL2则不是，因为中继器280从存储体控制电路283接收第一控制信号和第二控制信号。可选地，中继器可以从外部装置或控制器接收信号。根据这种类型的操作，因为行解码器不接收且随后不发送第一控制信号和第二控制信号而是由中继器执行了这一操作，所以行解码器的结构将在宽度方面更小。
图19是根据发明构思的示例性实施例的半导体存储器装置的结构图。
参照图19，半导体存储器装置800包括第一半导体集成电路层LA1至第p半导体集成电路层LAp(p为大于2的自然数)，其中，假设最下面的第一半导体集成电路层LA1为接口或控制芯片，并且假设其它半导体集成电路层LA2至LAp为包括核心存储器芯片的从芯片。第一半导体集成电路层LA1至第p半导体集成电路层LAp可以通过硅通孔(TSV)在彼此之间发送并接收信号。作为接口或控制芯片的最下面的第一半导体集成电路层LA1可以通过形成在外表面上的导电结构与外部存储器控制器通信。将通过主要将第一半导体集成电路层LA1或810用作接口或控制芯片并且将第p半导体集成电路层LAp或820用作从芯片来描述半导体存储器装置800的结构和操作。
第一半导体集成电路层810包括用于对设置在第p半导体集成电路层820中的存储器区821进行驱动的各种外围电路。例如，第一半导体集成电路层810可以包括用于驱动存储器的字线的行(X)驱动器8101、用于驱动存储器的位线的列(Y)驱动器8102、用于控制数据的输入/输出的数据输入/输出单元(Din/Dout)8103、用于从外部接收命令并对该命令进行缓冲的命令缓冲器8104以及用于从外部接收地址并对地址进行缓冲的地址缓冲器8105。
第一半导体集成电路层810还包括控制逻辑电路8107。控制逻辑电路8107可以基于来自存储器控制器的命令和地址来访问存储器区821并且可以生成用于访问存储器区821的控制信号。连接区设置在存储器区821中，开关电路设置在连接区中。
第p半导体集成电路层820包括存储器区821和时序控制电路822以及外围区域。时序控制电路822控制与存储器区821中的存储器单元连接的字线和位线的电压电平。在存储器区821中写入/读取数据的诸如行解码器、列解码器和位线感测放大器的外围电路设置在外围区域中。时序控制电路822可以采用图6的时序控制电路400。
如参照图3至图17所述，在访问存储器区821时，半导体存储器装置800沿存储器区821的第二方向向开关电路提供时序控制信号。
此外，在发明构思的一些实施例中，三维(3D)存储器阵列设置在半导体存储器装置800中。下面的专利文件通过引用全部包含于此：美国专利号7,679,133；8,553,466；8,654,587；8,559,235；美国专利公开号2011/0233648，它们描述了3D存储器阵列的适当构造，在这些专利文件中，三维存储器阵列被构造为多个层级(level)，这些层级之间共享字线和/或位线。
图20是示出根据发明构思的示例性实施例的包括半导体存储器装置的移动系统的框图。
参照图20，移动系统900可包括应用处理器910、连接单元920、易失性存储器装置950、非易失性存储器装置940、用户接口930和电源960。应用处理器可以包括存储器控制器。
应用处理器910可以执行诸如网络浏览器、游戏应用、视频播放器等的应用。连接单元920可以执行与外部装置的有线或无线通信。易失性存储器装置950可以存储被应用处理器910处理的数据，或者作为工作存储器来操作。易失性存储器装置950可以采用图3的半导体存储器装置200a。易失性存储器装置950包括时序控制电路953和包含存储器单元的存储器单元阵列951。
非易失性存储器装置940可以存储用于启动(boot)移动系统900的启动镜像(bootimage)。用户接口930可以包括诸如键区、触摸屏等的至少一个输入装置，以及诸如扬声器、显示装置等的至少一个输出装置。电源960可以向移动系统900提供供电电压。
如上所述，当访问存储器单元阵列951时，易失性存储器装置950沿存储器单元阵列951的第二方向向开关电路提供时序控制信号。
移动系统900和移动系统900的组件可以使用各种封装安装在印刷电路板上。
根据发明构思，中继器中的每个可以设置为与列解码器中的对应的一个相邻，并且每个中继器被配置为在不使用行解码器的情况下将第一控制信号和第二控制信号从时序控制电路沿第二方向传送到子阵列块。因此，行解码器可以沿第一方向D1发送与子阵列块的选择相关的第一块选择信号BS和第二块选择信号BSB。开关电路可以将第一控制信号CTL1和第二控制信号CTL2与第一块选择信号BS和第二块选择信号BSB组合。可以通过利用中继器将第一控制信号CTL1和第二控制信号CTL2发送到开关电路来实现具有减小的宽度的行解码器。
发明构思可以应用于使用半导体存储器装置的装置和系统。例如，发明构思可以应用于诸如移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)等的系统，仅列举了一些装置。
上述内容是对示例性实施例的举例说明，并且将不被解释为对示例性实施例的限制。尽管已经描述了一些示例性实施例，但是本领域的技术人员将容易理解的是，在本质上不脱离发明构思的新颖教导的情况下，可在示例性实施例中进行多种修改。因此，所有这样的修改都被包含在如权利要求所限定的发明构思的范围之内。

Claims (20)

1.一种半导体存储器装置，所述半导体存储器装置包括：
存储器单元阵列，包括分布在基底的核心区域中的多个存储体阵列，其中，存储体阵列中的每个包括沿第一方向和第二方向设置的多个子阵列块并包括连接到多条字线和多条位线的多个存储器单元；
多个行解码器，其中，行解码器中的每个设置为在基底的第一方向上与存储体阵列中的对应的一个相邻；
多个列解码器，其中，列解码器中的每个设置为在基底的基本上与第一方向垂直的第二方向上与存储体阵列中的对应的一个相邻；
时序控制电路，设置在基底的外围区域中，时序控制电路被配置为响应于接收到的基于从存储器控制器传输的命令和地址的操作控制信号来产生用于控制字线的第一控制信号和用于控制位线的第二控制信号；
存储体控制逻辑电路，产生存储体控制信号以激活所述多个行解码器中的一个行解码器和所述多个列解码器中的一个列解码器，所述存储体控制逻辑电路被配置为从时序控制电路接收第一控制信号和第二控制信号；以及
多个中继器，其中，中继器中的每个设置为与列解码器中的对应的一个相邻，中继器中的每个被配置为将来自存储体控制逻辑电路的第一控制信号和第二控制信号沿第二方向传送到子阵列块。
2.如权利要求1所述的半导体存储器装置，其中，中继器中的每个被配置为通过在形成在第一金属层至第三金属层上方的第四金属层中形成的信号线来传送第一控制信号和第二控制信号，
其中，第一金属层至第三金属层顺序地形成在基底上方，
经由第一金属层至第三金属层来传送用于操作子阵列块的多个电压。
3.如权利要求1所述的半导体存储器装置，其中，存储体阵列中的每个包括：
多个子阵列块，沿第一方向和第二方向设置；
多个子字线驱动器区，沿第一方向设置在子阵列块之间；
多个位线感测放大器区，沿第二方向设置在子阵列块之间；以及
多个连接区，连接区中的每个设置为与子字线驱动器区中的对应的一个和位线感测放大器区中的对应的一个相邻。
4.如权利要求3所述的半导体存储器装置，所述半导体存储器装置还包括：
多个开关电路，设置在连接区中，
其中，所述多个开关电路中的每个被配置为响应于从所述多个行解码器中的对应的行解码器提供的第一块选择信号和第二块选择信号，将第一控制信号和第二控制信号选择性地传送到子阵列块中的至少一个。
5.如权利要求4所述的半导体存储器装置，其中，所述对应的行解码器包括多个块编码电路，所述多个块编码电路被配置为响应于由存储器控制器传输的地址来产生用于选择子阵列块中的至少一个的第一块选择信号和第二块选择信号。
6.如权利要求4所述的半导体存储器装置，其中，所述多个开关电路中的每个包括：
第一开关，被配置为响应于接收第一块选择信号和第二块选择信号，将第一控制信号传送到设置在所述多个子字线驱动器区的至少一个相邻的子字线驱动器区中的至少一个子字线驱动器；以及
第二开关，被配置为响应于接收第一块选择信号和第二块选择信号，将第二控制信号传送到设置在所述多个位线感测放大器区的至少一个相邻的位线感测放大器区中的至少一个位线感测放大器。
7.如权利要求6所述的半导体存储器装置，其中，第一开关包括：
第一晶体管，包括连接到所述至少一个子字线驱动器的第一电极、接收通过第一信号线传送的第一控制信号的第二电极和接收第一块选择信号的栅电极；以及
第二晶体管，包括连接到所述至少一个子字线驱动器的第一电极、连接到接地电压的第二电极和接收第二块选择信号的栅电极。
8.如权利要求6所述的半导体存储器装置，其中，第二开关包括：
第一晶体管，包括连接到所述至少一个位线感测放大器的第一电极、接收通过第二信号线传送的第二控制信号的第二电极和接收第一块选择信号的栅电极；以及
第二晶体管，包括连接到所述至少一个位线感测放大器的第一电极、连接到接地电压的第二电极和接收第二块选择信号的栅电极。
9.如权利要求6所述的半导体存储器装置，其中，第一控制信号和第二控制信号具有彼此不同的逻辑电平。
10.如权利要求6所述的半导体存储器装置，其中，响应于第一块选择信号来选择子阵列块的第一子阵列块，响应于第二块选择信号来选择子阵列块的第二子阵列块。
11.如权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括设置在外围区域中的电压发生器，
其中，电压发生器被配置为产生多个电压以经由第一金属层、第二金属层和第三金属层向子阵列块提供所述多个电压。
12.如权利要求11所述的半导体存储器装置，所述半导体存储器装置还包括：
至少一个第一驱动器，被配置为通过连接到电压发生器的第一电源线接收所述多个电压中的第一内部电压，并被配置为向子阵列块提供第一内部电压；
至少一个第二驱动器，被配置为通过连接到电压发生器的第二电源线接收所述多个电压中的第二内部电压，并被配置为向子阵列块提供第二内部电压；以及
至少一个第三驱动器，被配置为通过连接到电压发生器的第三电源线接收所述多个电压中的第三内部电压，并被配置为向子阵列块提供第三内部电压。
13.如权利要求12所述的半导体存储器装置，其中，第一驱动器、第二驱动器和第三驱动器设置为与列解码器中的在第二方向上的对应的列解码器相邻。
14.如权利要求11所述的半导体存储器装置，其中，第一金属层、第二金属层和第三金属层在存储体阵列中的对应的存储体阵列上方沿第一方向和第二方向设置，以及
其中，第四金属层在所述对应的存储体阵列上方沿第二方向设置。
15.如权利要求1所述的半导体存储器装置，其中，每个列解码器在第二方向上的第一宽度大于每个行解码器在第一方向上的第二宽度，
其中，每个存储器单元包括动态存储器单元或电阻型存储器单元。
16.一种操作半导体存储器装置的方法，其中，半导体存储器装置包括包含分布在基底的核心区域中的多个存储体阵列的存储器单元阵列，所述多个存储体阵列中的每个包括在第一方向和基本上与第一方向垂直的第二方向上设置的多个子阵列块并且包括连接到多条字线和多条位线的多个存储器单元，半导体存储器装置还包括存储体控制逻辑电路，所述方法包括：
响应于接收的基于命令和地址的操作控制信号来产生控制字线的第一控制信号和控制位线的第二控制信号；
由存储体控制逻辑电路产生存储体控制信号以激活多个行解码器中的一个行解码器和多个列解码器中的一个列解码器；
由所述一个行解码器响应于接收地址来产生第一块选择信号和第二块选择信号以选择子阵列块中的至少一个；
将第一控制信号和第二控制信号沿第二方向传送到与子阵列块对应的多个开关电路；
将第一块选择信号和第二块选择信号沿第一方向传送到多个开关电路；
对响应于第一块选择信号和第二块选择信号选择的已选择的子阵列块执行基于第一控制信号和第二控制信号的存储器操作。
17.如权利要求16所述的方法，其中，经由在第一金属层、第二金属层和第三金属层上方形成的第四金属层向子阵列块传送第一控制信号和第二控制信号，
其中，第一金属层、第二金属层和第三金属层顺序地形成在基底上方，
经由第一金属层、第二金属层和第三金属层传送用于操作子阵列块的多个电压。
18.如权利要求16所述的方法，其中，在半导体存储器装置的测试模式中，响应于第一块选择信号和第二块选择信号激活子阵列块在第一方向上的一行的一部分。
19.一种半导体存储器装置，所述半导体存储器装置包括：
存储器单元阵列，包括分布在基底的核心区域中的多个存储体阵列，其中，存储体阵列中的每个包括多个子阵列块并包括连接到多条字线和多条位线的多个存储器单元；
多个行解码器，其中，行解码器中的每个设置为在基底的第一方向上与存储体阵列中的对应的一个相邻；
多个列解码器，其中，列解码器中的每个设置为在基底的基本上与第一方向垂直的第二方向上与存储体阵列中的对应的一个相邻；
时序控制电路，被配置为响应于从外部控制器接收的接收到的操作控制信号来产生控制字线的第一控制信号和控制位线的第二控制信号；
存储体控制电路，产生存储体控制信号以激活所述多个行解码器中的一个和所述多个列解码器中的一个，所述存储体控制电路被配置为从时序控制电路接收第一控制信号和第二控制信号并且响应于接收向所述多个行解码器的第一行解码器提供的行地址和向所述多个列解码器的第一列解码器提供的列地址来产生解码信号；以及
多个中继器，其中，中继器中的每个设置为邻近于所述多个列解码器中的对应的一个，中继器中的每个被配置为将从存储体控制电路接收的第一控制信号和第二控制信号沿第二方向传送到子阵列块，
其中，第一行解码器沿第一方向提供与选择子阵列块相关的第一块选择信号和第二块选择信号。
20.如权利要求19所述的半导体存储器装置，其中，所述多个存储体阵列包括在三维存储器单元阵列中。
CN201710872643.9A 2016-12-07 2017-09-25 半导体存储器装置和操作半导体存储器装置的方法 Active CN108172251B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160165463A KR102646847B1 (ko) 2016-12-07 2016-12-07 반도체 메모리 장치, 반도체 메모리 장치의 동작 방법 및 메모리 시스템
KR10-2016-0165463 2016-12-07

Publications (2)

Publication Number Publication Date
CN108172251A CN108172251A (zh) 2018-06-15
CN108172251B true CN108172251B (zh) 2021-10-08

Family

ID=62243385

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710872643.9A Active CN108172251B (zh) 2016-12-07 2017-09-25 半导体存储器装置和操作半导体存储器装置的方法

Country Status (3)

Country Link
US (1) US10176852B2 (zh)
KR (1) KR102646847B1 (zh)
CN (1) CN108172251B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102407184B1 (ko) * 2017-10-31 2022-06-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 포함하는 반도체 시스템
US10347322B1 (en) * 2018-02-20 2019-07-09 Micron Technology, Inc. Apparatuses having memory strings compared to one another through a sense amplifier
KR20200004002A (ko) * 2018-07-03 2020-01-13 삼성전자주식회사 메모리 장치 및 그것의 동작 방법
IT201900001947A1 (it) * 2019-02-11 2020-08-11 Sk Hynix Inc Struttura di decodificatore per una architettura di memoria
US11043246B2 (en) 2019-04-18 2021-06-22 Samsung Electronics Co, Ltd. Memory modules including a mirroring circuit and methods of operating the same
KR20200132035A (ko) * 2019-05-15 2020-11-25 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
US11074949B2 (en) 2019-07-18 2021-07-27 Micron Technology, Inc. Parallel access for memory subarrays
JP2021047960A (ja) * 2019-09-19 2021-03-25 キオクシア株式会社 半導体記憶装置
US11100966B2 (en) * 2020-01-09 2021-08-24 Winbond Electronics Corp. Array edge repeater in memory device
KR102324988B1 (ko) * 2020-02-05 2021-11-11 윈본드 일렉트로닉스 코포레이션 메모리 장치의 어레이 에지 리피터
US11081149B1 (en) * 2020-03-31 2021-08-03 Winbond Electronics Corp. Memory device for artificial intelligence operation

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1190249A (zh) * 1997-02-07 1998-08-12 日本电气株式会社 半导体存储器件
CN1293454A (zh) * 1999-10-12 2001-05-02 摩托罗拉公司 具有差分信号线平衡扭绞的集成电路
CN1411073A (zh) * 2001-09-25 2003-04-16 三菱电机株式会社 半导体存储器件
CN1722443A (zh) * 2004-06-03 2006-01-18 三星电子株式会社 半导体存储器件及其布设信号和电源线的方法
CN1790721A (zh) * 2004-11-05 2006-06-21 三星电子株式会社 在半导体存储器件中的电路线布线及布线方法
CN101836257A (zh) * 2007-10-23 2010-09-15 惠普开发有限公司 三维存储器模块架构
CN101866686A (zh) * 2004-09-15 2010-10-20 瑞萨电子株式会社 半导体集成电路器件
CN105703776A (zh) * 2014-12-16 2016-06-22 英特尔公司 用于有符号操作的数模转换器单元

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001273774A (ja) 2000-03-28 2001-10-05 Toshiba Corp 半導体記憶装置
JP4632107B2 (ja) * 2000-06-29 2011-02-16 エルピーダメモリ株式会社 半導体記憶装置
US7120761B2 (en) 2000-12-20 2006-10-10 Fujitsu Limited Multi-port memory based on DRAM core
US6876557B2 (en) 2001-06-12 2005-04-05 Ibm Corporation Unified SRAM cache system for an embedded DRAM system having a micro-cell architecture
ITMI20022629A1 (it) 2002-12-12 2004-06-13 St Microelectronics Srl Sistema di memoria comprendente una memoria a semiconduttore
US7580465B2 (en) * 2005-06-30 2009-08-25 Intel Corporation Low speed access to DRAM
KR100753099B1 (ko) * 2005-09-29 2007-08-29 주식회사 하이닉스반도체 반도체 메모리 장치
US8074026B2 (en) 2006-05-10 2011-12-06 Intel Corporation Scatter-gather intelligent memory architecture for unstructured streaming data on multiprocessor systems
KR100871083B1 (ko) * 2007-02-27 2008-11-28 삼성전자주식회사 입출력 센스앰프를 구비하는 반도체 메모리 장치의레이아웃 구조
KR20090008519A (ko) 2007-07-18 2009-01-22 삼성전자주식회사 공유 레지스터를 갖는 멀티패쓰 억세스블 반도체 메모리장치 및 그에 따른 공유 레지스터 운영방법
US7643330B1 (en) 2007-08-14 2010-01-05 Nvidia Corporation Sequentially-accessed 1R/1W double-pumped single port SRAM with shared decoder architecture
KR20090128607A (ko) * 2008-06-11 2009-12-16 삼성전자주식회사 개선된 라이트 동작 스피드를 갖는 반도체 메모리 장치
JP2010157289A (ja) * 2008-12-26 2010-07-15 Elpida Memory Inc 半導体記憶装置
KR101154001B1 (ko) * 2009-11-12 2012-06-08 에스케이하이닉스 주식회사 어드레스제어회로 및 반도체메모리장치
US8872258B2 (en) * 2012-01-26 2014-10-28 Ps4 Luxco S.A.R.L. Semiconductor memory device
KR101984901B1 (ko) * 2012-05-17 2019-05-31 삼성전자 주식회사 자기 메모리 셀을 갖는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US9183910B2 (en) * 2012-05-31 2015-11-10 Samsung Electronics Co., Ltd. Semiconductor memory devices for alternately selecting bit lines
KR102097146B1 (ko) * 2013-01-25 2020-05-27 삼성전자주식회사 반도체 메모리 장치 및 그것의 구동방법
US9208856B2 (en) 2013-03-12 2015-12-08 Freescale Semiconductor, Inc. Multiport memory with matching address control
JP2015084266A (ja) * 2013-10-25 2015-04-30 マイクロン テクノロジー， インク． 半導体装置
KR20150139116A (ko) 2014-06-02 2015-12-11 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR20160091687A (ko) * 2015-01-26 2016-08-03 에스케이하이닉스 주식회사 워드라인 구동 회로

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1190249A (zh) * 1997-02-07 1998-08-12 日本电气株式会社 半导体存储器件
CN1293454A (zh) * 1999-10-12 2001-05-02 摩托罗拉公司 具有差分信号线平衡扭绞的集成电路
CN1411073A (zh) * 2001-09-25 2003-04-16 三菱电机株式会社 半导体存储器件
CN1722443A (zh) * 2004-06-03 2006-01-18 三星电子株式会社 半导体存储器件及其布设信号和电源线的方法
CN101866686A (zh) * 2004-09-15 2010-10-20 瑞萨电子株式会社 半导体集成电路器件
CN1790721A (zh) * 2004-11-05 2006-06-21 三星电子株式会社 在半导体存储器件中的电路线布线及布线方法
CN101836257A (zh) * 2007-10-23 2010-09-15 惠普开发有限公司 三维存储器模块架构
CN105703776A (zh) * 2014-12-16 2016-06-22 英特尔公司 用于有符号操作的数模转换器单元

Also Published As

Publication number Publication date
CN108172251A (zh) 2018-06-15
KR20180065095A (ko) 2018-06-18
US10176852B2 (en) 2019-01-08
US20180158494A1 (en) 2018-06-07
KR102646847B1 (ko) 2024-03-12

Similar Documents

Publication Publication Date Title
CN108172251B (zh) 半导体存储器装置和操作半导体存储器装置的方法
CN109559779B (zh) 半导体存储器装置及操作半导体存储器装置的方法
US10482938B2 (en) Word-line timing control in a semiconductor memory device and a memory system including the same
US8873307B2 (en) Semiconductor device
TWI767072B (zh) 半導體裝置
CN115987299A (zh) 错误检测码生成电路以及包括其的存储器系统
US9390778B2 (en) Semiconductor memory devices and memory systems including the same
KR20120037528A (ko) 데이터 감지를 위한 반도체 메모리 장치
US11270752B2 (en) Semiconductor devices and refresh methods using the semiconductor devices
US9911505B2 (en) Cost effective semiconductor devices and semiconductor systems with reduced test time
TW508499B (en) Memory device with minimized data write time and data writing method thereof
JP2003217285A (ja) 半導体メモリ装置
KR20170090293A (ko) 분리 소스라인 구조를 갖는 메모리 장치
US10748590B2 (en) Semiconductor devices
CN113257303A (zh) 具有锁存平衡机构的设备和及其操作方法
CN111951872A (zh) 半导体存储设备和操作半导体存储设备的方法
CN109119122B (zh) 地址控制电路及半导体装置
US9384796B2 (en) Semiconductor memory device and memory system including the same
US11514973B2 (en) Memory array with multiple power supply nodes and switch controllers for controlling power supply nodes for reliable write operation and method of operation
US20190027198A1 (en) Electronic devices
US20230186960A1 (en) Memory device, memory system having the same, and method of operating the same
KR20190066685A (ko) 메모리 장치, 이를 포함하는 시스템 온 칩 및 메모리 장치의 동작 방법
KR20170112631A (ko) 반도체장치 및 반도체시스템
Itoh et al. Memory at VLSI circuits symposium
CN116153356A (zh) 存储器装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant