CN107994005A - 一种高可靠性阵列锁定式引线框架及其在封装件中的应用 - Google Patents

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慕蔚
张易勒
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Abstract

本发明公开了一种高可靠性阵列锁定式引线框架及其在封装件中的应用，属于半导体封装技术领域。引线框架表面设有至少一组与芯片相匹配的锁定结构，该锁定结构包括引线框架四个角处设有的第一锁定孔，相邻两个第一锁定孔之间设有一排成对的圆形锁定孔，每两排圆形锁定孔之间设有一个椭圆形锁定孔；锁定结构的组数与芯片大小成负相关，每两组锁定结构呈回字形。芯片封装时，塑封料会嵌入各个锁定孔内，既可保证引线框架平整而不变形，又可保证引线框架和塑封体牢固结合，成形分离时不松动，以提高封装件产品的可靠性。该引线框架结构可用于高压IC+MOSFET芯片封装件、多芯片堆叠封装件和多芯片倒装焊堆叠封装件中，集成度高，实现了多功能可靠性封装。

Description

一种高可靠性阵列锁定式引线框架及其在封装件中的应用
技术领域
本发明属于半导体封装技术领域，具体是一种高可靠性阵列锁定式引线框架及该引线框架在封装件中的应用。
背景技术
进入21世纪后，电子封装技术迅猛发展，在一系列高端封装形式快速发展的同时，客户对传统封装也提出了新的要求，如高集成度、多功能化，特别是高可靠性要求。引线框架既是塑封集成电路生产的四大基础材料之一，又是电子封装技术的重要材料。它既是通过内引脚连接IC芯片的承载体，又是通过外引脚使IC芯片与外部连接的桥梁，从而保证电源、信号通畅。目前，传统的引线框架结构存在封装翘曲、载体正面分层等缺陷，已不能满足电子封装的高可靠性要求。
发明内容
本发明的目的是为了解决上述技术问题，提供一种高可靠性阵列锁定式引线框架。
本发明的另一目的是提供使用上述高可靠性阵列锁定式引线框架在封装件中的应用方法。
本发明的高可靠性阵列锁定式引线框架，其表面设有至少一组与芯片相匹配的锁定结构，锁定结构包括引线框架四个角处设有的第一锁定孔，相邻两个第一锁定孔之间设有一排成对的圆形锁定孔，每两排圆形锁定孔之间设有一个椭圆形锁定孔；锁定结构的组数与芯片大小成负相关，每两组锁定结构构成回字形结构。
其中，上述引线框架为正方形或长方形，正方形引线框架常用于PQFP/LQFP、QFN等边长相等的封装形式中，长方形引线框架用于边长不相等的封装形式中。
第一锁定孔为圆形或半圆形，圆形锁定孔常用于面积较大位置或小位置处，半圆形锁定孔用于空间狭窄处，以满足不同需要。
本发明高可靠性阵列锁定式引线框架在高压IC+MOSFET芯片封装件中的应用，其具体过程为：首先，将高压IC 和MOSFET两种芯片的晶圆各减薄至150μm，接着，在高压IC芯片晶圆背面粘贴第一胶膜片，采用机械或激光划片；在MOSFET芯片背面粘贴第三胶膜片，采用机械或激光划片；然后，在引线框架上表面两端分别粘贴高压IC芯片和MOSFET芯片；最后一次性采用双温区防离层工艺烘烤，其中，第一温区80℃烘烤30min，第二温区150℃烘烤1.5h；烘烤后，先从高压IC芯片向MOSFET芯片焊线，形成第一键合线，接着分别从高压IC芯片和MOSFET芯片向内引脚反向焊线，形成第二键合线和第三键合线，最后使用MGP模或全自动包封系统形成第一塑封体，第一塑封体包覆了高压IC芯片、MOSFET芯片、胶膜片及键合线，且塑封料嵌入锁定结构内形成封装整体；塑封后，150℃下固化4-5h，并通过激光打印、锡化、切筋成型，得到IC+MOSFET芯片封装件。
上述引线框架与高压IC芯片之间通过第二胶膜片贴装有薄型陶瓷片，该薄型陶瓷片采用机械或激光划片，且面积大于高压IC芯片，可使封装件既能耐1200V以上高压，确保高压IC芯片散热良好，预防高压IC芯片局部过热产生应力，又可防止MOSFET芯片被高压击穿。
本发明高可靠性阵列锁定式引线框架在多芯片堆叠封装件中应用时，芯片晶圆厚度≤75μm，且芯片堆叠层数与芯片晶圆厚度成负相关，芯片与引线框架之间、芯片与芯片之间通过胶膜片实现堆叠，相邻层芯片间高低弧焊线，同时芯片与引线框架内引脚间高弧焊线，塑封时，塑封料嵌入锁定结构内形成封装整体，然后固化、激光打印、锡化、切筋成型，得到多芯片堆叠封装件；其在三芯片堆叠封装件的具体应用过程为：
首先将第一IC芯片、第二IC芯片和第三IC芯片所在的晶圆，各减薄至75μm，并在减薄后的第一IC芯片、第二IC芯片和第三IC芯片所在的晶圆背面，分别粘接第四胶膜片、第五胶膜片和第六胶膜片，采用机械划片或激光划片；第一IC芯片通过第四胶膜片粘贴在引线框架上表面，第二IC芯片通过第五胶膜片堆叠在第一IC芯片上，第三IC芯片通过第六胶膜片堆叠在第二IC芯片上，从第三IC芯片向第二IC芯片高低弧焊线，形成第四键合线，从第二IC芯片向第一IC芯片高低弧焊线，形成第五键合线，从第一IC芯片的外焊盘向引线框架的内引脚反打线形成第六键合线，从第二IC芯片和第三IC芯片分别向内引脚高低弧焊线，形成第七键合线和第八键合线；最后使用MGP模或全自动包封系统，形成第二塑封体，第二塑封体包覆了第一IC芯片、第二IC芯片和第三IC芯片、胶膜片及键合线，，且塑封料嵌入锁定结构内形成封装整体；塑封后，150℃下固化4-5h，并通过激光打印、锡化、切筋成型、测试及检验完成整个生产工艺过程。只要封装厚度许可，将芯片所在的晶圆各减薄至50μm，依此方法还可堆叠更多层。
本发明高可靠性阵列锁定式引线框架在多芯片倒装焊堆叠封装件中应用时，芯片晶圆厚度≤75μm，且芯片堆叠层数与芯片晶圆厚度成负相关；芯片与引线框架之间、芯片与芯片之间通过胶膜片实现堆叠，相邻两芯片间倒装贴装，最高层芯片与引线框架内引脚间高弧焊线，塑封时，塑封料嵌入锁定结构内形成封装整体，然后固化、激光打印、锡化、切筋成型，得到多芯片倒装焊堆叠封装件；其在三芯片倒装焊堆叠封装件中的具体应用过程为：
首先将第四IC芯片、第五IC芯片和第六IC芯片所在的晶圆分别减薄至75μm，并在减薄后的第四IC芯片、第五IC芯片和第六IC芯片所在的晶圆背面，分别粘接第七胶膜片、第八胶膜片和第九胶膜片，采用机械划片或激光划片；第四IC芯片通过第七胶膜片粘贴在引线框架上表面中央，从第四IC芯片的外焊盘向引线框架的内引脚反打线形成第九键合线，带凸点的第五IC芯片倒扣在第四IC芯片的内焊盘上，使第五IC芯片上的凸点与第四IC芯片的内焊盘一一对应，通过回流焊使第五IC芯片上的凸点与第四IC芯片的内焊盘牢固结合；等离子清洗后，第六IC芯片通过第九胶膜片堆叠在第五IC芯片背面，从第六IC芯片向内引脚高低弧焊线形成第十键合线；最后使用MGP模或全自动包封系统，形成第三塑封体，第三塑封体包覆了第四IC芯片、第五IC芯片及其凸点、第六IC芯片、胶膜片及键合线，且塑封料嵌入锁定结构内形成封装整体，可防止环境因素（温度、湿度、碰撞等）对芯片和焊线的浸蚀和渗透；塑封后，150℃下固化4-5h，并通过激光打印、锡化、切筋成型、测试及检验完成整个生产工艺过程。只要封装厚度许可，将所有芯片晶圆厚度减薄至50μm 、35μm，依此方法还可堆叠更多层。
本发明的有益效果是：
1、本发明的引线框架在塑封时，塑封料会嵌入由各个锁定孔构成的锁定结构内，既可保证引线框架平整而不变形，又可保证引线框架和塑封体牢固结合，成形分离时不松动，以提高封装件产品的可靠性。
2、成对圆形锁定孔的设置可以提高小芯片与引线框架的匹配性，进一步提高封装的可靠性。
3、本发明的引线框架可应用于高压IC+MOSFET封装件、多芯片堆叠封装件、多芯片倒装焊堆叠封装件，应用范围广，集成度高，实现了多功能可靠性封装。
附图说明
图1为本发明实施例1具有一组锁定结构的引线框架的正方形结构示意图；
图2为本发明实施例2具有一组锁定结构的引线框架的长方形结构示意图；
图3为本发明实施例3具有两组锁定结构的引线框架结构示意图；
图4为本发明实施例4高压IC+MOSFET芯片封装件的剖视图；
图5为本发明实施例5三层堆叠封装件的剖视图；
图6为本发明实施例6四层堆叠封装件的剖视图；
图7为本发明实施例7三层倒装焊堆叠封装件的剖视图；
图8为本发明实施例8五层倒装焊堆叠封装件的剖视图；
附图标记：1、引线框架；2、第一锁定孔；3、圆形锁定孔；4、椭圆形锁定孔；5、高压IC芯片；6、MOSFET芯片；7、第一胶膜片；8、薄型陶瓷片；9、第二胶膜片；10、第三胶膜片；11、第一键合线；12、内引脚；13、第二键合线；14、第三键合线；15、第一塑封体；16、第一IC芯片；17、第二IC芯片；18、第三IC芯片；19、第四胶膜片；20、第五胶膜片；21、第六胶膜片；22、第四键合线；23、第五键合线；24、第六键合线；25、第七键合线；26、第八键合线；27、第二塑封体；28、第四IC芯片；29、第五IC芯片；30、第六IC芯片；31、第七胶膜片；32、第八胶膜片；33、第九胶膜片；34、第九键合线；35、凸点；36、第十键合线；37、第三塑封体。
具体实施方式
下面结合附图和具体实施例对本发明作进一步说明。
实施例1
一种高可靠性阵列锁定式引线框架，如图1所示，该引线框架1为正方形，其表面设有一组与芯片相匹配的锁定结构，该锁定结构包括引线框架1四个角处设有的第一锁定孔2，相邻两个第一锁定孔2之间设有一排成对的圆形锁定孔3，每两排圆形锁定孔3之间设有一个椭圆形锁定孔4。
实施例2
一种高可靠性阵列锁定式引线框架，如图2所示，该引线框架1为长方形，其他结构同实施例1。
实施例3
一种高可靠性阵列锁定式引线框架，如图3所示，该引线框架1表面设有两组呈回字形结构、且与芯片相匹配的锁定结构，该锁定结构包括引线框架1四个角处设有的第一锁定孔2，相邻两个第一锁定孔2之间设有一排成对的圆形锁定孔3，每两排圆形锁定孔3之间设有一个椭圆形锁定孔4。
实施例4
一种如实施例1所述的高可靠性阵列锁定式引线框架在高压IC+MOSFET封装件中的应用，其具体过程为：
首先，将高压IC 芯片5和MOSFET芯片6的晶圆各减薄至150μm，接着，在高压IC芯片5晶圆背面粘贴第一胶膜片7，采用机械或激光划片；在薄型陶瓷片8晶圆背面粘贴第二胶膜片9，也采用机械或激光划片，薄型陶瓷片9面积大于高压IC芯片5；在MOSFET芯片6背面粘贴第三胶膜片10，采用机械或激光划片；然后，在粘片机上，先在引线框架1上表面一端粘贴薄型陶瓷片8，接着将高压IC芯片5粘贴在薄型陶瓷片8上，并在引线框架1上表面另一端粘贴MOSFET芯片6；最后一次性采用双温区防离层工艺烘烤，其中，第一温区80℃烘烤30min，第二温区150℃烘烤1.5h；烘烤后，先从高压IC芯片5向MOSFET芯片6焊线，形成第一键合线11，接着分别从高压IC芯片5和MOSFET芯片6向引线框架1的内引脚12反向焊线，形成第二键合线13和第三键合线14，最后使用MGP模或全自动包封系统形成第一塑封体15，第一塑封体15包覆了高压IC芯片5、MOSFET芯片6、胶膜片、薄型陶瓷片8及键合线，且塑封料嵌入锁定结构内形成封装整体；塑封后，150℃下固化4-5h，并通过激光打印、锡化、切筋成型，得到如图4所示的高压IC+MOSFET芯片封装件。
实施例5
一种如实施例2所述的高可靠性阵列锁定式引线框架在三芯片堆叠封装件中的应用，其具体过程为：
首先将第一IC芯片16、第二IC芯片17和第三IC芯片18所在的晶圆，各减薄至75μm，并在减薄后的第一IC芯片16、第二IC芯片17和第三IC芯片18所在的晶圆背面，分别粘接第四胶膜片19、第五胶膜片20和第六胶膜片21，采用机械划片或激光划片；第一IC芯片16通过第四胶膜片19粘贴在引线框架1上表面，第二IC芯片17通过第五胶膜片20堆叠在第一IC芯片上16，第三IC芯片18通过第六胶膜片21堆叠在第二IC芯片上17，从第三IC芯片18向第二IC芯片17高低弧焊线，形成第四键合线22，从第二IC芯片17向第一IC芯片16高低弧焊线，形成第五键合线23，从第一IC芯片16的外焊盘向引线框架1的内引脚12反打线形成第六键合线24，从第二IC芯片17和第三IC芯片18分别向内引脚12高低弧焊线，形成第七键合线25和第八键合线26；最后使用MGP模或全自动包封系统，形成第二塑封体27，第二塑封体27包覆了第一IC芯片16、第二IC芯片17和第三IC芯片18、胶膜片及键合线，且塑封料嵌入锁定结构内形成封装整体；塑封后，150℃下固化4-5h，并通过激光打印、锡化、切筋成型，得到如图5所示的三芯片堆叠封装件。
实施例6
一种如实施例1所述的高可靠性阵列锁定式引线框架在四芯片堆叠封装件中的应用，其中，各芯片所在的晶圆各减薄至50μm，第三IC芯片18上通过胶膜片堆叠第四层IC芯片，从第四层IC芯片向第三IC芯片18高低弧焊线，同时，第四层IC芯片与引线框架1的内引脚4间高弧焊线，
其他操作同实施例5，得到如图6所示的四芯片堆叠封装件。
实施例7
一种如实施例2所述的高可靠性阵列锁定式引线框架在三芯片倒装焊堆叠封装件的应用，其具体操作过程为：
首先将第四IC芯片28、第五IC芯片29和第六IC芯片30所在的晶圆分别减薄至75μm，并在减薄后的第四IC芯片28、第五IC芯片29和第六IC芯片30所在的晶圆背面，分别粘接第七胶膜片31、第八胶膜片32和第九胶膜片33，采用机械划片或激光划片；第四IC芯片28通过第七胶膜片31粘贴在引线框架1上表面中央，从第四IC芯片28的外焊盘向引线框架1的内引脚12反打线形成第九键合线34，带凸点35的第五IC芯片29倒扣在第四IC芯片28的内焊盘上，使第五IC芯片29上的凸点35与第四IC芯片28的内焊盘一一对应，通过回流焊使第五IC芯片29上的凸点35与第四IC芯片28的内焊盘牢固结合；等离子清洗后，第六IC芯片30通过第九胶膜片33堆叠在第五IC芯片29背面，从第六IC芯片30向内引脚12高低弧焊线形成第十键合线36；最后使用MGP模或全自动包封系统，形成第三塑封体37，第三塑封体包覆了第四IC芯片28、第五IC芯片28及其凸点35、第六IC芯片30、胶膜片及键合线，且塑封料嵌入锁定结构内形成封装整体，可防止环境因素（温度、湿度、碰撞等）对芯片和焊线的浸蚀和渗透；塑封后，150℃下固化4-5h，并通过激光打印、锡化、切筋成型、测试及检验完成整个生产工艺过程，得到如图7所示的三芯片倒装焊堆叠封装件。
实施例8
一种如实施例1所述的高可靠性阵列锁定式引线框架在五芯片倒装焊堆叠封装件的应用，其中，各芯片所在的晶圆各减薄至50μm，第四层芯片倒扣于第六IC芯片30上面，第五层芯片通过胶膜片堆叠在第六IC芯片30的背面，从第五层芯片向引线框架1的内引脚12高低弧焊线，其他操作过程如实施例7，得到如图8所示的五芯片倒装焊堆叠封装件。

Claims (10)

1.一种高可靠性阵列锁定式引线框架，其特征在于：该引线框架（1）表面设有至少一组与芯片相匹配的锁定结构，所述锁定结构包括引线框架（1）四个角处设有的第一锁定孔（2），相邻两个第一锁定孔（2）之间设有一排成对的圆形锁定孔（3），每两排圆形锁定孔（3）之间设有一个椭圆形锁定孔（4）；所述锁定结构的组数与芯片大小成负相关，每两组锁定结构呈回字形结构。
2.如权利要求1所述的一种高可靠性阵列锁定式引线框架，其特征在于：所述引线框架（1）为正方形或长方形。
3.如权利要求1所述的一种高可靠性阵列锁定式引线框架，其特征在于：所述第一锁定孔（2）为圆形或半圆形。
4.如权利要求1-3任一项所述的高可靠性阵列锁定式引线框架在高压IC+MOSFET芯片封装件中的应用。
5.如权利要求4所述的高可靠性阵列锁定式引线框架在高压IC+MOSFET芯片封装件中的应用，其特征在于：首先，将高压IC芯片（5） 和MOSFET芯片（6）的晶圆各减薄至150μm，在高压IC芯片（5）晶圆背面粘贴第一胶膜片（7），采用机械或激光划片；在MOSFET芯片（6）背面粘贴第三胶膜片（10），采用机械或激光划片；然后，在引线框架（1）上表面两端分别粘贴高压IC芯片（5）和MOSFET芯片（6）；最后一次性采用双温区防离层工艺烘烤，其中，第一温区80℃烘烤30min，第二温区150℃烘烤1.5h；烘烤后，先从高压IC芯片（5）向MOSFET芯片（6）焊线，形成第一键合线（11），接着分别从高压IC芯片（5）和MOSFET芯片（6）向引线框架（1）的内引脚（12）反向焊线，形成第二键合线（13）和第三键合线（14），最后使用MGP模或全自动包封系统使塑封料嵌入锁定结构，形成包覆高压IC芯片（5）、MOSFET芯片（6）、胶膜片及键合线的第一塑封体（15）；塑封后，150℃下固化4-5h，并通过激光打印、锡化、切筋成型得到高压IC+MOSFET芯片封装件。
6.如权利要求5所述的高可靠性阵列锁定式引线框架在高压IC+MOSFET芯片封装件中的应用，其特征在于：所述引线框架（1）与高压IC芯片（5）之间通过第二胶膜片（9）贴装有薄型陶瓷片（8），该薄型陶瓷片（8）采用机械或激光划片，且面积大于高压IC芯片（5）。
7.如权利要求1-3任一项所述的高可靠性阵列锁定式引线框架在多芯片堆叠封装件中的应用，其特征在于：所述芯片晶圆厚度≤75μm，且芯片堆叠层数与芯片晶圆厚度成负相关，芯片与引线框架（1）之间、芯片与芯片之间通过胶膜片实现堆叠，相邻层芯片间高低弧焊线，同时芯片与引线框架（1）的内引脚（12）间高弧焊线，塑封时，塑封料嵌入锁定结构内形成包覆芯片、胶膜片及键合线的第二塑封体（27），并进行固化、激光打印、锡化、切筋成型，得到多芯片堆叠封装件。
8.如权利要求7所述的高可靠性阵列锁定式引线框架在多芯片堆叠封装件中的应用，其特征在于：所述高可靠性阵列锁定式引线框架在三芯片堆叠封装件中的应用过程为，首先将第一IC芯片（16）、第二IC芯片（17）和第三IC芯片（18）所在的晶圆，各减薄至75μm，并在减薄后的第一IC芯片（16）、第二IC芯片（17）和第三IC芯片（18）所在的晶圆背面，分别粘接第四胶膜片（19）、第五胶膜片（20）和第六胶膜片（21），采用机械或激光划片；然后将第一IC芯片（16）粘贴在引线框架（1）上表面，第一IC芯片（16）上表面依次堆叠第二IC芯片（17）和第三IC芯片（18），从第三IC芯片（18）向第二IC芯片（17）高低弧焊线，形成第四键合线（22），从第二IC芯片（17）向第一IC芯片（16）高低弧焊线，形成第五键合线（23），并从第一IC芯片（16）的外焊盘向引线框架（1）的内引脚（12）反打线形成第六键合线（24），从第二IC芯片（17）和第三IC芯片（18）分别向内引脚（12）高低弧焊线，形成第七键合线（25）和第八键合线（26）；最后使用MGP模或全自动包封系统使塑封料嵌入锁定结构，形成包覆IC芯片、胶膜片及键合线的第二塑封体（27），在150℃下固化4-5h，并通过激光打印、锡化、切筋成型，得到三芯片堆叠封装件。
9.如权利要求1-3任一项所述的高可靠性阵列锁定式引线框架在多芯片倒装焊堆叠封装件的应用，其特征在于：所述所述芯片晶圆厚度≤75μm，且芯片堆叠层数与芯片晶圆厚度成负相关；芯片与引线框架（1）之间、芯片与芯片之间通过胶膜片实现堆叠，相邻两芯片间倒装贴装，最高层芯片与引线框架（1）的内引脚（12）间高弧焊线，塑封时，塑封料嵌入锁定结构内形成包覆芯片、胶膜片及键合线的第三塑封体（37），并进行固化、激光打印、锡化、切筋成型，得到多芯片倒装焊堆叠封装件。
10.如权利要求9所述的高可靠性阵列锁定式引线框架在多芯片倒装焊堆叠封装件的应用，其特征在于：所述高可靠性阵列锁定式引线框架在三芯片倒装焊堆叠封装件中的应用过程为，首先将第四IC芯片（28）、第五IC芯片（29）和第六IC芯片（30）所在的晶圆分别减薄至75μm，并在减薄后的第四IC芯片（28）、第五IC芯片（29）和第六IC芯片（30）所在晶圆背面，分别粘接第七胶膜片（31）、第八胶膜片（32）和第九胶膜片（33），采用机械划片或激光划片；然后将第四IC芯片（28）粘贴在引线框架（1）上表面中央，从第四IC芯片（28）的外焊盘向引线框架（1）的内引脚（12）反打线形成第九键合线（34），带凸点（35）的第五IC芯片（29）倒扣在第四IC芯片（28）的内焊盘上，使第五IC芯片（29）上的凸点（35）与第四IC芯片（28）的内焊盘一一对应，并通过回流焊牢固结合；等离子清洗后，第六IC芯片（30）堆叠在第五IC芯片（29）背面，从第六IC芯片（30）向内引脚（12）高低弧焊线形成第十键合线（36）；最后使用MGP模或全自动包封系统使塑封料嵌入锁定结构，形成包覆芯片、胶膜片及键合线的第三塑封体（37），在150℃下固化4-5h，并通过激光打印、锡化、切筋成型，得到三芯片倒装焊堆叠封装件。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109037185A (zh) * 2018-07-24 2018-12-18 天水华天科技股份有限公司 一种引线框架及其超薄型小外形倒装封装件
CN111987069A (zh) * 2020-08-28 2020-11-24 西安微电子技术研究所 一种锁胶阵列引线框架及其在芯片封装件中的应用

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05129513A (ja) * 1991-09-11 1993-05-25 Fujitsu Ltd リードフレーム
JPH05136321A (ja) * 1991-11-08 1993-06-01 Mitsui High Tec Inc リードフレームおよびこれを用いた半導体装置
JPH06132442A (ja) * 1992-10-19 1994-05-13 Hitachi Ltd 半導体装置およびその製造方法
KR20000046444A (ko) * 1998-12-31 2000-07-25 마이클 디. 오브라이언 반도체 패키지
JP2000252404A (ja) * 1999-02-25 2000-09-14 Toshiba Microelectronics Corp 半導体パッケージ及びその製造方法
KR20020053660A (ko) * 2000-12-27 2002-07-05 마이클 디. 오브라이언 몰딩 다이 크리닝용 더미 리드프레임
US20030141575A1 (en) * 2002-01-31 2003-07-31 Siliconware Precision Industries Co., Ltd. Semiconductor package with die pad having recessed portion
KR20070082410A (ko) * 2006-02-16 2007-08-21 삼성전자주식회사 휨을 개선하기 위한 리드 프레임 및 그를 이용한 반도체패키지
CN101118893A (zh) * 2006-08-02 2008-02-06 南茂科技股份有限公司 具有共用型晶片承座的半导体封装构造
WO2008057770A2 (en) * 2006-10-27 2008-05-15 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
JP2013251422A (ja) * 2012-06-01 2013-12-12 Apic Yamada Corp Ｌｅｄチップ実装用基板、ｌｅｄパッケージ、金型、並びに、ｌｅｄチップ実装用基板及びｌｅｄパッケージの製造方法
CN203573977U (zh) * 2013-10-24 2014-04-30 天水华天科技股份有限公司 封装密度大高频性能好的ic芯片堆叠封装件
CN104091791A (zh) * 2012-08-31 2014-10-08 天水华天科技股份有限公司 一种引线框架的宝塔式ic芯片堆叠封装件及其生产方法
CN204958379U (zh) * 2015-08-06 2016-01-13 天水华天科技股份有限公司 一种系统级mems单载体芯片封装件
CN207676902U (zh) * 2017-12-27 2018-07-31 天水华天科技股份有限公司 一种高可靠性阵列锁定式引线框架

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05129513A (ja) * 1991-09-11 1993-05-25 Fujitsu Ltd リードフレーム
JPH05136321A (ja) * 1991-11-08 1993-06-01 Mitsui High Tec Inc リードフレームおよびこれを用いた半導体装置
JPH06132442A (ja) * 1992-10-19 1994-05-13 Hitachi Ltd 半導体装置およびその製造方法
KR20000046444A (ko) * 1998-12-31 2000-07-25 마이클 디. 오브라이언 반도체 패키지
JP2000252404A (ja) * 1999-02-25 2000-09-14 Toshiba Microelectronics Corp 半導体パッケージ及びその製造方法
KR20020053660A (ko) * 2000-12-27 2002-07-05 마이클 디. 오브라이언 몰딩 다이 크리닝용 더미 리드프레임
US20030141575A1 (en) * 2002-01-31 2003-07-31 Siliconware Precision Industries Co., Ltd. Semiconductor package with die pad having recessed portion
KR20070082410A (ko) * 2006-02-16 2007-08-21 삼성전자주식회사 휨을 개선하기 위한 리드 프레임 및 그를 이용한 반도체패키지
CN101118893A (zh) * 2006-08-02 2008-02-06 南茂科技股份有限公司 具有共用型晶片承座的半导体封装构造
WO2008057770A2 (en) * 2006-10-27 2008-05-15 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
JP2013251422A (ja) * 2012-06-01 2013-12-12 Apic Yamada Corp Ｌｅｄチップ実装用基板、ｌｅｄパッケージ、金型、並びに、ｌｅｄチップ実装用基板及びｌｅｄパッケージの製造方法
CN104091791A (zh) * 2012-08-31 2014-10-08 天水华天科技股份有限公司 一种引线框架的宝塔式ic芯片堆叠封装件及其生产方法
CN203573977U (zh) * 2013-10-24 2014-04-30 天水华天科技股份有限公司 封装密度大高频性能好的ic芯片堆叠封装件
CN204958379U (zh) * 2015-08-06 2016-01-13 天水华天科技股份有限公司 一种系统级mems单载体芯片封装件
CN207676902U (zh) * 2017-12-27 2018-07-31 天水华天科技股份有限公司 一种高可靠性阵列锁定式引线框架

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109037185A (zh) * 2018-07-24 2018-12-18 天水华天科技股份有限公司 一种引线框架及其超薄型小外形倒装封装件
CN111987069A (zh) * 2020-08-28 2020-11-24 西安微电子技术研究所 一种锁胶阵列引线框架及其在芯片封装件中的应用

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