CN215451385U - 一种半导体封装 - Google Patents

Abstract

本实用新型涉及一种半导体封装。根据本实用新型的一实施例，一种半导体封装包含：衬底；第一半导体裸片；第一模塑料；以及第二半导体裸片。所述第一半导体裸片，其邻近所述衬底的表面安置。所述第一模塑料，其邻近所述衬底的所述表面安置并与所述第一半导体裸片间隔一距离。所述第二半导体裸片，其邻近所述第一模塑料的顶表面以及所述第一半导体裸片的顶表面安置。

Description

一种半导体封装

技术领域

本实用新型大体涉及半导体封装技术，尤其涉及新型存储器封装结构。

背景技术

随着半导体技术的发展和单个存储器芯片尺寸的减小，存储器裸片或其堆叠可与例如控制器裸片在内的各种类型的裸片封装在同一衬底上，以进一步缩小封装体积并实现功能整合。其中，存储器裸片例如可为NAND、NOR、DRAM等，且控制器裸片例如可为通用闪存存储(Universal Flash Storage，UFS)裸片等。

现有技术中，为缩小封装体积并实现功能整合，通常将存储器裸片堆叠在控制器裸片上方，以借助控制器裸片对存储器裸片堆叠提供一定程度上的机械支撑，从而防止存储器裸片堆叠发生塌陷或其他不良后果。然而，由于存储器裸片堆叠往往占据较大面积，导致对于存储器裸片堆叠的支撑无法完全由控制器裸片独自承担，因而本领域迫切需要提供改进方案以解决上述问题。

实用新型内容

有鉴于此，本公开提供了一种半导体封装，该半导体封装提出了新型存储器封装结构。

根据本实用新型的一实施例，一种半导体封装包含：衬底；第一半导体裸片；第一模塑料；以及第二半导体裸片。所述第一半导体裸片，其邻近所述衬底的表面安置。所述第一模塑料，其邻近所述衬底的所述表面安置并与所述第一半导体裸片间隔一距离。所述第二半导体裸片，其邻近所述第一模塑料的顶表面以及所述第一半导体裸片的顶表面安置。

根据本实用新型的另一实施例，半导体封装进一步包含第二模塑料，所述第二模塑料邻近所述衬底的所述表面安置并与所述第一半导体裸片间隔一距离。

根据本实用新型的另一实施例，半导体封装中的所述第一模塑料邻近所述第一半导体裸片的一侧安置且所述第二模塑料邻近所述第一半导体裸片的相对一侧安置。

根据本实用新型的另一实施例，半导体封装中的所述第二半导体裸片邻近所述第一模塑料的顶表面和所述第二模塑料的顶表面安置。

根据本实用新型的另一实施例，半导体封装进一步包含第三半导体裸片，所述第三半导体裸片邻近所述第二模塑料的顶表面和所述第一半导体裸片的顶表面安置。

根据本实用新型的另一实施例，半导体封装中的所述第二半导体裸片邻近所述第一半导体裸片的一侧安置，且所述第三半导体裸片邻近所述第一半导体裸片的相对一侧安置。

根据本实用新型的另一实施例，半导体封装中的所述第二半导体裸片和所述第三半导体裸片相对所述第一半导体裸片对称安置。

根据本实用新型的另一实施例，半导体封装进一步包含第三半导体裸片，所述第三半导体裸片邻近所述第二半导体裸片的顶表面安置，其中所述第三半导体裸片暴露所述第二半导体裸片的所述顶表面的一部分。

根据本实用新型的另一实施例，半导体封装中的所述第三半导体裸片的侧表面从所述第二半导体裸片的侧表面朝向所述第一半导体裸片突出。

根据本实用新型的另一实施例，半导体封装中的所述第二模塑料的高度大于所述第一模塑料的高度。

根据本实用新型的另一实施例，半导体封装进一步包含第三半导体裸片，所述第三半导体裸片邻近所述第二半导体裸片的顶表面和所述第二模塑料的顶表面安置。

根据本实用新型的另一实施例，半导体封装中进一步包含邻近所述衬底的所述表面安置并与所述第一半导体裸片间隔一距离的第三模塑料，其中所述第三模塑料的高度大于所述第一模塑料的高度，且包含邻近所述第三模塑料的顶表面和所述第二半导体裸片的顶表面安置的第三半导体裸片。

根据本实用新型的另一实施例，半导体封装中的所述第二半导体裸片在所述衬底的所述表面上的投影区域与所述第一模塑料在所述衬底的所述表面上的投影区域的至少一部分以及所述第一半导体裸片在所述衬底的所述表面上的投影区域的至少一部分重叠。

根据本实用新型的另一实施例，半导体封装进一步包含第四模塑料，所述第四模塑料包封所述第一半导体裸片、所述第一模塑料和所述第二半导体裸片。

根据本实用新型的另一实施例，半导体封装中的所述第四模塑料和所述第一模塑料是整体形成的。

根据本实用新型的另一实施例，半导体封装中的所述第四模塑料在界面处连接至所述第一模塑料。

根据本实用新型的另一实施例，半导体封装中的所述第一半导体裸片的顶表面与所述第一模塑料的顶表面共面。

根据本实用新型的另一实施例，半导体封装中的所述第一半导体裸片包含控制器且所述第二半导体裸片包含存储器。

本实用新型的额外层面及优点将部分地在后续说明中描述、显示、或是经由本实用新型实施例的实施而阐释。

附图说明

图1显示根据本实用新型一实施例的半导体封装结构示意图。

图2显示根据本实用新型另一实施例的半导体封装结构示意图。

图3显示根据本实用新型另一实施例的半导体封装结构示意图。

图4A显示根据本实用新型另一实施例的半导体封装结构示意图。

图4B显示根据本实用新型另一实施例的半导体封装结构示意图。

图5A至图5D显示根据本实用新型一实施例形成例如图4B所示的半导体封装结构的方法。

图6A显示根据本实用新型一实施例例如图5A所示的模塑料的一实施例的俯视示意图。

图6B显示根据本实用新型一实施例例如图5A所示的模塑料的另一实施例的俯视示意图。

具体实施方式

为更好的理解本实用新型的精神，以下结合本实用新型的部分优选实施例对其作进一步说明。

以下揭示内容提供了多种实施方式或例示，其能用以实现本揭示内容的不同特征。下文所述之组件与配置的具体例子系用以简化本揭示内容。当可想见，这些叙述仅为例示，其本意并非用于限制本揭示内容。举例来说，在下文的描述中，将一第一特征形成于一第二特征上或之上，可能包括某些实施例其中所述的第一与第二特征彼此直接接触；且也可能包括某些实施例其中还有额外的组件形成于上述第一与第二特征之间，而使得第一与第二特征可能没有直接接触。此外，本揭示内容可能会在多个实施例中重复使用组件符号和/或标号。此种重复使用乃是基于简洁与清楚的目的，且其本身不代表所讨论的不同实施例和/或组态之间的关系。

在本说明书中，除非经特别指定或限定之外，相对性的用词例如：“中央的”、“纵向的”、“侧向的”、“前方的”、“后方的”、“右方的”、“左方的”、“内部的”、“外部的”、“较低的”、“较高的”、“水平的”、“垂直的”、“高于”、“低于”、“上方的”、“下方的”、“顶部的”、“底部的”以及其衍生性的用词(例如“水平地”、“向下地”、“向上地”等等)应该解释成引用在讨论中所描述或在附图中所描示的方向。这些相对性的用词仅用于描述上的方便，且并不要求将本实用新型以特定的方向建构或操作。

以下详细地讨论本实用新型的各种实施方式。尽管讨论了具体的实施，但是应当理解，这些实施方式仅用于示出的目的。相关领域中的技术人员将认识到，在不偏离本实用新型的精神和保护范围的情况下，可以使用其他部件和配置。

图1显示根据本实用新型一实施例的半导体封装结构示意图。如图1所示，半导体封装结构(10)包含衬底(100)，第一半导体裸片(101)可经由多个连接件(102)耦合至衬底(100)的上表面。应可理解，第一半导体裸片(101)可为控制器裸片，且可无需经由多个连接件(102)而邻近衬底(100)的上表面安置。硅间隔物(104)可邻近衬底(100)的上表面安置并与第一半导体裸片(101)间隔一定的距离，其中，硅间隔物(104)可在硅间隔物背磨和研磨后切割(dicing after grinding，DAG)工艺下单独制备，并可在第一半导体裸片(101)形成于衬底(100)上表面之后安装至衬底(100)上表面。如图所示，有多个硅间隔物(104)时，一个可邻近所述第一半导体裸片(101)的一侧安置，一个可邻近所述第一半导体裸片(101)的相对一侧安置。第二半导体裸片堆叠(103)可以对称和/或向心靠拢的方式堆叠在半导体裸片(101)和硅间隔物(104)上方，并通过若干导线(105)引线键合至衬底(100)的上表面。应可理解，此种对称式排布可方便布线和减小封装体积。仍应可理解，第二半导体裸片堆叠(103)也可以非对称发生进行堆叠，且可仅包含单片第二半导体裸片而非多片堆叠。第二半导体裸片堆叠(103)包含多片第二半导体裸片时，上方的半导体裸片可暴露下方的半导体裸片的顶表面的一部分。第二半导体裸片堆叠(103)包含多片第二半导体裸片时，上方的半导体裸片的侧表面可从下方的半导体裸片的侧表面朝向第一半导体裸片(101)突出。第二半导体裸片可为存储器裸片例如可为NAND、NOR、DRAM等。模塑料(106)包封第一半导体裸片(101)、硅间隔物(104)以及第二半导体裸片堆叠(103)。作为一实施例，衬底(100)的下表面可进一步包含一或多个焊球(107)以促进半导体封装(10)与外部器件的电连接。

从图1可以看出，第二半导体裸片堆叠(103)相较于下方的第一半导体裸片(101)明显占据更大的封装面积，故第二半导体裸片堆叠(103)延伸超出第一半导体裸片(101)支撑范围的部分要由硅间隔物(104)提供支撑以避免塌陷。

图2显示根据本实用新型另一实施例的半导体封装结构示意图。如图2所示，半导体封装结构(20)包含衬底(200)，第一半导体裸片(201)可经由多个连接件(202)耦合至衬底(200)的上表面。应可理解，第一半导体裸片(201)可为控制器裸片，且可无需经由多个连接件(202)而邻近衬底(200)的上表面安置。第一硅间隔物(204)可邻近衬底(200)的上表面安置并与第一半导体裸片(201)间隔一定的距离，其中第一硅间隔物(204)在硅间隔物背磨和DAG工艺下单独制备，并可在第一半导体裸片(201)形成在衬底(200)的上表面之后安装至衬底(200)。第二半导体裸片堆叠(203)可直接堆叠在第一半导体裸片(201)和第一硅间隔物(204)上方，并可通过若干导线(未图示)引线键合至衬底(200)的上表面。如图所示，有多个第一硅间隔物(204)时，一个可邻近所述第一半导体裸片(201)的一侧安置，一个可邻近所述第一半导体裸片(401)的相对一侧安置，此时，第二半导体裸片堆叠(203)可直接堆叠在第一半导体裸片(201)和在第一半导体裸片(201)两侧的第一硅间隔物(204)上。第二硅间隔物(204')可邻近衬底(200)的上表面安置并与第二半导体裸片堆叠(203)及第一硅间隔物(204)间隔一定的距离。

类似于第一硅间隔物(204)，第二硅间隔物(204')也需要在硅间隔物背磨和DAG工艺下单独制备，且可与第一硅间隔物(204)同时安装至衬底(200)而不会对第二半导体裸片堆叠(203)产生不良影响。其中，第一硅间隔物(204)与第二硅间隔物(204')可包含相同材料。第二硅间隔物(204')的高度可大于第一硅间隔物(204)的高度。进一步地，另一第三半导体裸片堆叠(205)可堆叠在第二半导体裸片堆叠(203)和第二硅间隔物(204')上方，且可具有不同于第二半导体裸片堆叠(203)的存储器类型。例如，第三半导体裸片堆叠(205)可为DRAM裸片堆叠，且第二半导体裸片堆叠(203)可为NAND裸片堆叠。以此方式，第一半导体裸片(201)和第一硅间隔物(204)为第二半导体裸片堆叠(203)提供支撑，且第二半导体裸片堆叠(203)和第二硅间隔物(204')进一步为第三半导体裸片堆叠(205)提供支撑。

模塑料(206)包封第一半导体裸片(201)、第一硅间隔物(204)、第二半导体裸片堆叠(203)、第二硅间隔物(204')以及第三半导体裸片堆叠(205)。作为一实施例，衬底(200)的下表面可进一步包含一或多个焊球(207)以促进半导体封装(20)与外部器件的电连接。

可以看出，图2所示的硅间隔物(204、204')与模塑料(206)明显具有不同材料，且硅间隔物(204、204')也必须在形成半导体裸片(201)之后才能形成在衬底(200)上。

图3显示根据本实用新型另一实施例的半导体封装结构示意图。如图3所示，半导体封装结构(30)包含衬底(300)，第一半导体裸片(301)可经由多个连接件(302)耦合至衬底(300)的上表面。应可理解，第一半导体裸片(301)可为控制器裸片，且可无需经由多个连接件(302)而邻近衬底(300)的上表面安置。硅间隔物(304)邻近衬底(300)的上表面安置并与第一半导体裸片(301)间隔一定的距离，该硅间隔物(304)在硅间隔物背磨和DAG工艺下单独制备，并在第一半导体裸片(301)形成于衬底(300)上表面之后安装至衬底(300)。第二半导体裸片堆叠(303)堆叠在第一半导体裸片(301)和硅间隔物(304)上方，并可通过若干导线(未图示)引线键合至衬底(300)的上表面。

区别于图2所示的半导体封装结构，图3中的第三半导体裸片堆叠(305)直接形成于衬底(300)的上表面，因而无需硅间隔物支撑。第三半导体裸片堆叠(305)例如可为DRAM裸片堆叠。第二半导体裸片堆叠(303)例如可为NAND裸片堆叠。模塑料(306)包封半导体裸片(301)、硅间隔物(304)、第二半导体裸片堆叠(303)及第三半导体裸片堆叠(305)。作为一实施例，衬底(300)的下表面可进一步包含一或多个焊球(307)以促进半导体封装(30)与外部器件的电连接。

类似地，图3所示的硅间隔物(304、305)与模塑料(306)也具有不同材料，且硅间隔物(304、305)也必须在形成半导体裸片(301)之后才能形成在衬底(300)上。

虽然前述的技术可以帮忙解决第二半导体裸片堆叠的支撑无法完全由第一半导体裸片独自承担的问题，然而本公开进一步发现利用硅间隔物可能会有以下问题。硅间隔物与模塑料并非采用相同材料制备，因而二者在交界面处极易发生脱层。并且，硅间隔物需要采用至少两个单独的工艺(例如硅间隔物背磨工艺和研磨后切割(dicing aftergrinding，DAG)工艺)来加以制备，且必须首先采用倒装焊工艺将第一半导体裸片形成在衬底上，再将事先制备好的硅间隔物安装在衬底上，以便硅间隔物与第一半导体裸片共同为后续形成的第二半导体裸片堆叠提供支撑。

由于硅间隔物是在若干单独的工艺步骤下形成的，因而不仅会增加总成本并降低单位每小时(units per hour，UPH)封装效率，而且会增大与硅位置公差及硅高度公差相关的工艺偏差。而且，硅间隔物会显著耗费用于第二半导体裸片堆叠的容积，并可能因模塑料与硅间隔物两种不同材料间的不良连接而导致脱层。不仅如此，由于第一半导体裸片先于硅间隔物形成于衬底上，第一半导体裸片下方的底部填料(underfill，UF)将因缺乏阻隔而在衬底表面发生随机溢散，导致在后续形成硅间隔物时不得不远离第一半导体裸片安置以躲避溢散出来的底部填料，从而限制封装的小型化。

因此，在若干单独工艺下形成的硅间隔物会增加封装成本、降低封装效率并增大工艺偏差。同时，先形成第一半导体裸片再形成硅间隔物会限制半导体封装的小型化。

图4A显示根据本实用新型另一实施例的半导体封装结构示意图。如图4A所示，半导体封装结构(40)包含衬底(400)，第一半导体裸片(401)可经由多个连接件(402)耦合至衬底(400)的上表面。应可理解，第一半导体裸片(401)可为控制器裸片，且可无需经由多个连接件(402)而邻近衬底(400)的上表面安置。半导体封装结构(40)可包含至少一个模塑料(404、404')。第一模塑料(404)和第二模塑料(404')可邻近衬底(400)的上表面安置并与第一半导体裸片(401)间隔一定的距离。所述第一模塑料(404)可邻近所述第一半导体裸片(401)的一侧安置。所述第二模塑料(404')可邻近所述第一半导体裸片(401)的相对一侧安置。第一半导体裸片(401)的顶表面与第一模塑料(404)的顶表面可共面。

可使用现有的模塑工艺(也即后续步骤中塑封整个半导体封装时采用的模塑工艺)将第一模塑料(404)和第二模塑料(404')直接形成在衬底(400)上，而不必采用例如模塑料背磨和DAG等工艺来单独制备第一模塑料(404)和第二模塑料(404')，这大大简化了工艺并节省了成本。不仅如此，与前述技术不同，为实现图4A所示半导体封装结构，可先将第一模塑料(404)和第二模塑料(404')形成在衬底(400)上，再使用例如倒装焊工艺将第一半导体裸片(401)形成在衬底(400)上，以便在第一半导体裸片(401)的形成过程中将其下方溢散出来的底部填料(未图示)限制在第一模塑料(404)和第二模塑料(404')所限定的狭小范围内，从而促进封装的小型化。

仍参见图4A，第二半导体裸片堆叠(403)和第三半导体裸片堆叠(403')可以对称和/或向心靠拢的方式分别堆叠在第一模塑料(404)和第二模塑料(404')上方和第一半导体裸片(401)上方，并可通过若干导线(405)引线键合至衬底(400)的上表面。所述第二半导体裸片堆叠(403)可邻近所述第一半导体裸片(401)的一侧安置。所述第三半导体裸片堆叠(403')可邻近所述第一半导体裸片(401)的相对一侧安置。所述第二半导体裸片堆叠(403)可包括单片或多片第二半导体裸片。所述第三半导体裸片堆叠(403')可包括单片或多片第三半导体裸片。第二半导体裸片堆叠(403)包含多片第二半导体裸片时，上方的半导体裸片可暴露下方的半导体裸片的顶表面的一部分。第二半导体裸片堆叠(403)包含多片第二半导体裸片时，上方的半导体裸片的侧表面可从下方的半导体裸片的侧表面朝向第一半导体裸片(401)突出。第三半导体裸片堆叠(403')包含多片第三半导体裸片时，上方的半导体裸片可暴露下方的半导体裸片的顶表面的一部分。第三半导体裸片堆叠(403')包含多片第三半导体裸片时，上方的半导体裸片的侧表面可从下方的半导体裸片的侧表面朝向第一半导体裸片(401)突出。所述第二半导体裸片在所述衬底(400)的表面上的投影区域与所述第一模塑料(404)在所述衬底(400)的表面上的投影区域的至少一部分以及所述第一半导体裸片(401)在所述衬底(400)的表面上的投影区域的至少一部分重叠。

第二半导体裸片和第三半导体裸片分别可为存储器裸片例如可为NAND、NOR、DRAM等。第三模塑料(406)可包封半导体裸片(401)、第一模塑料(404)、第二模塑料(404')、第二半导体裸片裸片堆叠(403)以及第三半导体裸片堆叠(403')。

值得注意的是，图4A中的第三模塑料(406)与第一模塑料(404)、第二模塑料(404')可采用了相似的材料从而具有相似的材料性质。因此，第一模塑料(404)与第二模塑料(404')不仅能够为第二半导体裸片裸片堆叠(403)以及第三半导体裸片堆叠(403')提供有效的机械支撑以避免塌陷，还能够借助于相似的材料性质而大幅降低其与第三模塑料(406)之间发生脱层的风险。作为一实施例，可采用压塑成型(Compression Molding)工艺来形成第一模塑料(404)、第二模塑料(404')及第三模塑料(406)，以替代传统的转移模塑(Transfer Molding)工艺。

图4B显示了根据本实用新型另一实施例的半导体封装结构示意图。如图所示，图4B与图4A的半导体封装结构相似，区别在于，在图4B中，第二半导体裸片堆叠(403)和第三半导体裸片堆叠(403')下方的第一模塑料、第二模塑料采用与第三模塑料(406)完全相同的材料形成，因而在后续形成第三模塑料(406)的过程中，第二半导体裸片堆叠(403)和第三半导体裸片堆叠(403')下方预先形成的第一模塑料、第二模塑料将与第三模塑料(406)融为一体难分彼此，因此在图4B所示的最终结构中不可见。这一点将在下文详细描述。

图4A与图4B的技术皆可应用于图1至图3的半导体封装结构，例如将其中的硅间隔物以模塑料取代。

图5A至图5D显示根据本实用新型一实施例形成例如图4B所示的半导体封装结构的方法。

在图5A所示的步骤中，采用例如压塑成型工艺将第一模塑料(504)和第二模塑料(504')形成于衬底(500)的上表面，该步骤亦可称作局部模塑。应可理解，第一模塑料(504)和第二模塑料(504')的数目不限于图5A所示的两个，而是可以为一个或任意多个，视具体需求而定。

接下来，在图5B所示的步骤中，采用例如倒装焊工艺将第一半导体裸片(501)形成在衬底(500)上。由于有事先形成的第一模塑料(504)和第二模塑料(504')的阻挡，即便第一半导体裸片(501)下方的底部填料发生溢散，也能够被限制在第一模塑料(504)和第二模塑料(504')之间的狭小范围内。这意味着，第一模塑料(504)和第二模塑料(504')与第一半导体裸片(501)之间的距离可进一步缩短，进而促进封装的小型化。作为一实施例，第一半导体裸片(501)可进一步经由多个连接件(502)耦合至衬底(500)的上表面。作为一实施例，在图5B所示步骤完成后，可即刻对第一模塑料(504)和第二模塑料(504')实施研磨，以使其顶表面与第一半导体裸片(501)的顶表面共面，从而促进后续裸片堆叠工艺的实施。然而，上述研磨工艺并非必要步骤，可以省略。

进一步地，在图5C所示的步骤中，将第二半导体裸片堆叠(503)和第三半导体裸片堆叠(503')以对称和/或向心靠拢的方式分别堆叠在第一模塑料(504)和第二模塑料(504')上方和第一半导体裸片(501)上方，并可通过若干导线(505)引线键合至衬底(500)的上表面。

最后，在图5D所示的步骤中，形成第三模塑料(506)，以包封第一半导体裸片(501)、第二半导体裸片堆叠(503)和第三半导体裸片堆叠(503')以及在图5C所示步骤中形成的第一模塑料(504)和第二模塑料(504')。第三模塑料(506)可采用与图5A完全相同的材料和工艺。得益于具有相同材料，第三模塑料(506)与第一模塑料(504)和第二模塑料(504')可实现紧密融合，从而避免发生脱层。作为一实施例，可在衬底(500)的下表面可进一步包含一或多个焊球(507)。应可理解，第三模塑料(506)可与第一模塑料(504)和第二模塑料(504')整体形成。此外，第三模塑料(506)可在界面处连接至第一模塑料(504)和第二模塑料(504')。

应可理解，图5A至图5D所示的半导体封装方法并不限于形成例如图4B所示的半导体封装结构，其也可用于形成例如图2、图3、图4A所示的半导体封装结构或其他任意所需的半导体封装结构。

图6A显示根据本实用新型一实施例例如图5A所形成的模塑料的一实施例的俯视示意图。如图6A所示，第一模塑料(601)和第二模塑料(601')可以对称和/或向心靠拢的方式形成在衬底(600)的上表面上。作为一实施例，为进一步提升封装质量，可将第一模塑料(601)和第二模塑料(601')边缘距衬底(600)边缘的垂直距离控制在50μm内。

图6B显示根据本实用新型一实施例例如图5A所形成的模塑料的另一实施例的俯视示意图。与图6A的区别在于，图6B所形成的第一模塑料(601)和第二模塑料(601')具有圆化边角，该圆化边角可使后续封装模塑料在衬底(600)上沿第一模塑料(601)和第二模塑料(601')的边缘更顺畅地流动，以实现更高质量的模塑包封。

应可理解，图6A和图6B中用于形成第一模塑料(601)和第二模塑料(601')的材料既可与后续用于形成第三模塑料的材料完全相同，也可采用例如胶带间隔物(tapespacer)或环氧树脂枕头(epoxy pillow)等材料。

本实用新型所提出的新型存储器封装结构及其形成方法有效降低了封装成本，提高了封装效率，减小了各方面的工艺偏差，增加了第二半导体裸片堆叠(例如存储器裸片堆叠)的有效容积，阻挡了第一半导体裸片(例如控制器裸片)底部填料的溢散，并有效避免了发生分层的风险。

需要说明的是，在本说明书通篇中对“本实用新型一实施例”或类似术语的参考意指连同其它实施例一起描述的特定特征、结构或特性包含于至少一个实施例中且可未必呈现在所有实施例中。因此，短语“本实用新型一实施例”或类似术语在本说明书通篇中的各处的相应出现未必指同一实施例。

此外，可以任何适合方式来组合任何特定实施例的所述特定特征、结构或特性与一或多个其它实施例。

本实用新型的技术内容及技术特点已由上述相关实施例加以描述，然而上述实施例仅为实施本实用新型的范例。熟悉本领域的技术人员仍可能基于本实用新型的教示及揭示而作种种不背离本实用新型精神的替换及修饰。因此，本实用新型已公开的实施例并未限制本实用新型的范围。相反地，包含于权利要求书的精神及范围的修改及均等设置均包括于本实用新型的范围内。

Claims (18)

1.一种半导体封装，其特征在于，所述半导体封装包含：

衬底，其具有表面；

第一半导体裸片，其邻近所述衬底的所述表面安置；

第一模塑料，其邻近所述衬底的所述表面安置并与所述第一半导体裸片间隔一距离；以及

第二半导体裸片，其邻近所述第一模塑料的顶表面以及所述第一半导体裸片的顶表面安置。

2.根据权利要求1所述的半导体封装，其进一步包含第二模塑料，所述第二模塑料邻近所述衬底的所述表面安置并与所述第一半导体裸片间隔一距离。

3.根据权利要求2所述的半导体封装，其中所述第一模塑料邻近所述第一半导体裸片的一侧安置且所述第二模塑料邻近所述第一半导体裸片的相对一侧安置。

4.根据权利要求3所述的半导体封装，其中所述第二半导体裸片邻近所述第一模塑料的所述顶表面和所述第二模塑料的顶表面安置。

5.根据权利要求2所述的半导体封装，其进一步包含第三半导体裸片，所述第三半导体裸片邻近所述第二模塑料的顶表面和所述第一半导体裸片的所述顶表面安置。

6.根据权利要求5所述的半导体封装，其中所述第二半导体裸片邻近所述第一半导体裸片的一侧安置，且所述第三半导体裸片邻近所述第一半导体裸片的相对一侧安置。

7.根据权利要求5所述的半导体封装，其中所述第二半导体裸片和所述第三半导体裸片相对所述第一半导体裸片对称安置。

8.根据权利要求1所述的半导体封装，其进一步包含第三半导体裸片，所述第三半导体裸片邻近所述第二半导体裸片的顶表面安置，其中所述第三半导体裸片暴露所述第二半导体裸片的所述顶表面的一部分。

9.根据权利要求8所述的半导体封装，其中所述第三半导体裸片的侧表面从所述第二半导体裸片的侧表面朝向所述第一半导体裸片突出。

10.根据权利要求2所述的半导体封装，其中所述第二模塑料的高度大于所述第一模塑料的高度。

11.根据权利要求10所述的半导体封装，其进一步包含第三半导体裸片，所述第三半导体裸片邻近所述第二半导体裸片的顶表面和所述第二模塑料的顶表面安置。

12.根据权利要求4所述的半导体封装，其进一步包含邻近所述衬底的所述表面安置并与所述第一半导体裸片间隔一距离的第三模塑料，其中所述第三模塑料的高度大于所述第一模塑料的高度，且包含邻近所述第三模塑料的顶表面和所述第二半导体裸片的顶表面安置的第三半导体裸片。

13.根据权利要求1所述的半导体封装，其中所述第二半导体裸片在所述衬底的所述表面上的投影区域与所述第一模塑料在所述衬底的所述表面上的投影区域的至少一部分以及所述第一半导体裸片在所述衬底的所述表面上的投影区域的至少一部分重叠。

14.根据权利要求1所述的半导体封装，其进一步包含第四模塑料，所述第四模塑料包封所述第一半导体裸片、所述第一模塑料和所述第二半导体裸片。

15.根据权利要求14所述的半导体封装，其中所述第四模塑料和所述第一模塑料是整体形成的。

16.根据权利要求14所述的半导体封装，其中所述第四模塑料在界面处连接至所述第一模塑料。

17.根据权利要求1所述的半导体封装，其中所述第一半导体裸片的所述顶表面与所述第一模塑料的所述顶表面共面。

18.根据权利要求1所述的半导体封装，其中所述第一半导体裸片包含控制器且所述第二半导体裸片包含存储器。

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