CN214848615U - 一种半导体封装 - Google Patents

Abstract

本实用新型涉及一种半导体封装。根据本实用新型的一实施例，一种半导体封装包含：衬底，其具有第一表面和第二表面；第一半导体裸片，其经由多个连接件耦合至所述衬底的所述第一表面；第一绝缘材料，其至少包封所述第一半导体裸片的侧壁并填充所述多个连接件之间的间隙；第二半导体裸片，其位于所述第一半导体裸片上并与所述第一绝缘材料相接触；以及第二绝缘材料，其位于所述第一绝缘材料上方且包封所述第二半导体裸片。

Description

一种半导体封装

技术领域

本实用新型大体涉及半导体封装技术，尤其涉及新型存储器堆叠结构及其形成方法。

背景技术

随着半导体技术的发展和单个存储器芯片尺寸的减小，存储器芯片或其堆叠可与不同芯片类型的芯片(例如控制器芯片)整体封装在同一衬底上，以进一步缩小芯片体积并实现功能整合。其中，多个存储器芯片例如可为NAND、NOR、DRAM等存储芯片，且控制器芯片例如可为通用闪存存储(Universal Flash Storage，UFS)芯片)。

现有技术中，为了实施上述整体封装，通常先将控制器芯片形成在衬底上，再将存储器芯片或其堆叠形成在控制器芯片上方。当上方存储器芯片面积明显大于下方控制器芯片时，有必要在存储器芯片相对控制器芯片悬空的部分下方额外形成若干支撑垫片(例如硅间隔物(Silicon Spacer，SS))以提供支撑，避免存储器芯片发生塌陷。然而，形成额外支撑垫片必然会增加成本并降低封装效率。并且，额外支撑垫片的存在还将对存储器芯片堆叠的灵活性造成不利限制。

不仅如此，在现有技术中，控制器芯片通常要经历芯片减薄工艺并通过芯片直接安装(Direct chip attach，DCA)工艺贴装至衬底，以供后续执行存储器芯片堆叠。随后，还需针对上述控制器芯片执行毛细底部填胶(Capillary Underfill，CUF)工艺，以保护在DCA工艺中形成的电连接。然而，在传统CUF工艺下，底部填胶容易堆积在裸片侧壁处甚至蔓延至裸片上表面，从而限制了裸片厚度的进一步减小。而且，在此过程中，回流焊操作极易导致减薄后的控制器芯片发生变形(例如翘曲)，从而产生各种可靠性问题。而且，即使将芯片面积较大的NAND裸片堆叠替换为芯片面积较小的DRAM裸片堆叠以避免形成额外的支撑垫片，该DRAM封装仍然存在控制器芯片易变形的问题。

有鉴于此，本领域迫切需要提供改进方案以解决上述问题。

实用新型内容

有鉴于此，本公开提供了一种半导体封装，该半导体封装提出了新型存储器堆叠结构及其形成方法。

根据本实用新型的一实施例，一种半导体封装包含：衬底，其具有第一表面和第二表面；第一半导体裸片，其经由多个连接件耦合至所述衬底的所述第一表面；第一绝缘材料，其至少包封所述第一半导体裸片的侧壁并填充所述多个连接件之间的间隙；第二半导体裸片，其位于所述第一半导体裸片上并与所述第一绝缘材料相接触；以及第二绝缘材料，其位于所述第一绝缘材料上方且包封所述第二半导体裸片。

根据本实用新型的另一实施例，半导体封装进一步包含一或多个导电元件，所述一或多个导电元件延伸穿过所述第一绝缘材料并与所述衬底电连接。

根据本实用新型的另一实施例，半导体封装中的所述第二半导体裸片经由一或多个导线与所述一或多个导电元件电连接。

根据本实用新型的另一实施例，半导体封装中的所述一或多个导电元件包含铜柱。

根据本实用新型的另一实施例，半导体封装中的所述第二半导体裸片包含存储器裸片堆叠。

根据本实用新型的另一实施例，半导体封装中的所述存储器裸片堆叠包含以对称方式排布的多个裸片堆叠。

根据本实用新型的另一实施例，半导体封装中的所述存储器裸片堆叠包含反折堆叠。

根据本实用新型的另一实施例，半导体封装中的所述第一半导体裸片的顶表面与所述第一绝缘材料的顶表面共面。

根据本实用新型的另一实施例，半导体封装进一步包含位于所述衬底的所述第二表面处的焊球。

根据本实用新型的另一实施例，半导体封装中进一步包含一或多个截断填料，所述一或多个截断填料在所述第一绝缘材料中邻近所述第一绝缘材料和所述第二绝缘材料的边界。

根据本实用新型的另一实施例，半导体封装中的所述第一绝缘材料不同于所述第二绝缘材料。

根据本实用新型的另一实施例，半导体封装进一步包含一或多个电子元件，所述一或多个电子元件位于所述衬底的所述第一表面上并由所述第一绝缘材料包封。

根据本实用新型的另一实施例，半导体封装中的所述第一绝缘材料的侧壁与所述第二绝缘材料的侧壁垂直对齐。

本实用新型实施例的额外层面及优点将部分地在后续说明中描述、显示、或是经由本实用新型实施例的实施而阐释。

附图说明

图1显示现有技术中半导体封装结构的示意图。

图2显示现有技术中另一半导体封装结构的示意图。

图3显示了根据本实用新型一实施例的半导体封装结构示意图。

图4显示了图3实施例所示的半导体封装结构的俯视图。

图5显示了图3实施例所示的半导体封装结构的另一俯视图。

图6显示了根据本实用新型另一实施例的半导体封装结构示意图。

图7显示了图6实施例所示的半导体封装结构的俯视图。

图8显示了根据本实用新型又一实施例的半导体封装结构示意图。

图9显示了图8实施例所示的半导体封装结构的俯视图。

图10至14显示了根据本实用新型一实施例形成如图3所示的半导体封装结构的方法。

具体实施方式

为更好的理解本实用新型的精神，以下结合本实用新型的部分优选实施例对其作进一步说明。

以下揭示内容提供了多种实施方式或例示，其能用以实现本揭示内容的不同特征。下文所述之组件与配置的具体例子系用以简化本揭示内容。当可想见，这些叙述仅为例示，其本意并非用于限制本揭示内容。举例来说，在下文的描述中，将一第一特征形成于一第二特征上或之上，可能包括某些实施例其中所述的第一与第二特征彼此直接接触；且也可能包括某些实施例其中还有额外的组件形成于上述第一与第二特征之间，而使得第一与第二特征可能没有直接接触。此外，本揭示内容可能会在多个实施例中重复使用组件符号和/或标号。此种重复使用乃是基于简洁与清楚的目的，且其本身不代表所讨论的不同实施例和/或组态之间的关系。

在本说明书中，除非经特别指定或限定之外，相对性的用词例如：“中央的”、“纵向的”、“侧向的”、“前方的”、“后方的”、“右方的”、“左方的”、“内部的”、“外部的”、“较低的”、“较高的”、“水平的”、“垂直的”、“高于”、“低于”、“上方的”、“下方的”、“顶部的”、“底部的”以及其衍生性的用词(例如“水平地”、“向下地”、“向上地”等等)应该解释成引用在讨论中所描述或在附图中所描示的方向。这些相对性的用词仅用于描述上的方便，且并不要求将本实用新型以特定的方向建构或操作。

以下详细地讨论本实用新型的各种实施方式。尽管讨论了具体的实施，但是应当理解，这些实施方式仅用于示出的目的。相关领域中的技术人员将认识到，在不偏离本实用新型的精神和保护范围的情况下，可以使用其他部件和配置。

图1显示现有技术中半导体封装结构的示意图。如图1所示，半导体封装结构(10)包含衬底(100)，半导体裸片(101)经由多个连接件(102)耦合至衬底(100)的第一表面(如图1所示的上表面)，且底部填胶(103)通过CUF工艺在毛细作用下填充位于半导体裸片(101)底部的多个连接件(102)之间的间隙并围封半导体裸片(101)的底部外侧壁。值得注意的是，在传统CUF工艺中，底部填胶(103)容易堆积在半导体裸片(101)的侧壁处甚至蔓延至半导体裸片(101)的上表面，这不利地限制了半导体裸片(101)厚度的进一步减小。

仍参见图1，半导体裸片(101)上方形成有存储器裸片堆叠(106)，该堆叠中的每一存储器裸片均可包含存储器裸片本体(107)以及贴胶(108)。当存储器裸片堆叠(106)为NAND存储器裸片堆叠时，其底部面积明显大于下方半导体裸片(101)的顶部面积从而出现悬空突出部，故还需在衬底(100)与存储器裸片堆叠(106)之间的半导体裸片(101)侧部形成支撑垫片(104)(例如SS)以提供必要的机械支撑，方能避免存储器裸片堆叠(106)发生塌陷。显然，形成支撑垫片(104)会增加成本，降低封装效率，并限制存储器裸片堆叠(106)排布的灵活性。此外，存储器裸片堆叠(106)进一步经由导线(109)(例如键合线)连接至衬底(100)，且衬底(100)上还可包含位于周边的一或多个电子元件(105)以实现辅助电路功能。图1所示的半导体封装结构(10)采用单一绝缘材料(110)(例如模塑料)包封位于衬底(100)第一表面以上的全部元件。此外，衬底(100)的第二表面(如图1所示的下表面)处可进一步包含一或多个焊球(111)。

在形成图1所示结构的过程中，需要先对半导体裸片(101)应用芯片减薄工艺使之变薄，再通过DCA工艺将其贴装至衬底(100)，以供后续形成存储器裸片堆叠(106)。但在此过程中，回流焊操作极易导致减薄之后的半导体裸片(101)出现变形(例如翘曲)，从而引发各种可靠性问题。

图2显示现有技术中另一半导体封装结构的示意图。类似图1所示的半导体封装结构(10)，如图2所示，半导体封装结构(20)包含衬底(200)，半导体裸片(201)经由多个连接件(202)耦合至衬底(200)的第一表面(如图2所示的上表面)，且底部填胶(203)通过CUF工艺填充位于半导体裸片(201)底部的多个连接件(202)之间的间隙并围封半导体裸片(201)的底部外侧壁。半导体裸片(201)上方形成有存储器裸片堆叠(206)。不同于图1所示的半导体封装结构(10)，图2中的存储器裸片堆叠(206)(例如DRAM存储器裸片堆叠)的底部面积与下方半导体裸片(201)的顶部面积相近，不存在明显的悬空突出部，故不必形成支撑垫片来支撑存储器裸片堆叠(206)。相较于图1所示的半导体封装结构(10)，图2所示的半导体封装结构(20)可在一定程度上降低成本并提升封装效率。此外，存储器裸片堆叠(206)进一步经由导线(209)(例如键合线)连接至衬底(200)，且衬底(200)上还可包含位于周边的一或多个电子元件(205)以实现辅助电路功能。此外，衬底(200)的第二表面(如图2所示的下表面)处还可包含一或多个焊球(211)。

然而，如图2所示，半导体封装结构(20)仍采用单一绝缘材料(210)(例如模塑料)包封位于衬底(200)第一表面以上的全部元件。因此，类似于图1所示的半导体封装结构(10)，图2中的半导体封装结构(20)由于仍需先对半导体裸片(201)执行芯片减薄工艺才能将其贴装至衬底(200)，故半导体裸片(201)还是容易出现变形(例如翘曲)，问题依然未能得到彻底解决。

图3显示了根据本实用新型一实施例的半导体封装结构示意图。如图3所示，半导体封装结构(30)包含衬底(300)，半导体裸片(301)经由多个连接件(302)耦合至衬底(300)的第一表面(如图3所示的上表面)，且一或多个导电元件(304)形成于半导体裸片(301)侧部以供实施引线键合。在一实施例中，衬底(300)的第一表面上还可进一步包含一或多个电子元件(303)以实现辅助电路功能。

在图3所示实施例中，第一绝缘材料(305)(例如模塑料)至少包封半导体裸片(301)的侧壁且填充多个连接件(302)之间的间隙，且一或多个导电元件(304)延伸穿过第一绝缘材料(305)与衬底(300)电连接。应可理解，一或多个导电元件(304)可为任意形状或任意导电材料(例如铜柱，其可通过例如衬底完成时预先置放或于第一绝缘材料激光钻孔并电镀铜的方式形成)，只要能将导线(309)(例如键合线)连接至衬底(300)即可。仍应可理解，第一绝缘材料(305)还可选择性地包封一或多个电子元件(303)以实现辅助电路功能。由此可见，图3所示实施例并不需要采用如图1所示的底部填胶(103)来填充半导体裸片(301)底部的多个连接件(302)之间的间隙并围封半导体裸片(301)的底部外侧壁，原因在于，第一绝缘材料(305)本身即可实现上述功能。不仅如此，第一绝缘材料(305)的整个平坦上表面都能为半导体裸片(301)上方的存储器裸片堆叠(306)提供强有力的机械支撑。因此，即使存储器裸片堆叠(306)(例如NAND存储器裸片堆叠)的底部面积远大于下方半导体裸片(301)的顶部面积，图3所示实施例也无需在衬底(300)与存储器裸片堆叠(306)之间的半导体裸片(301)侧部形成额外的支撑垫片，仍可保证存储器裸片堆叠(306)不会出现弯曲或塌陷。应可理解，存储器裸片堆叠(306)可包含至少一个存储器裸片，每一存储器裸片可包含存储器裸片本体(307)及贴胶(308)，且可通过导线(309)经由一或多个导电元件(304)连接至衬底(300)。第二绝缘材料(310)位于第一绝缘材料(305)上方且包封存储器裸片堆叠(306)。应可理解，第一绝缘材料(305)与第二绝缘材料(310)既可具有相同绝缘材料(例如均采用环氧树脂)也可具有不同绝缘材料，且二者的侧壁既可如图3所示的那样垂直对齐也可不垂直对齐。另外，衬底(300)的第二表面(如图3所示的下表面)可进一步包含一或多个焊球(311)。

图3所示的具有双层绝缘材料的实施例既不必实施CUF工艺以形成底部填胶，也无需形成额外的支撑垫片，因而能够显著地降低制造成本并提高封装效率，而且使存储器裸片堆叠(306)排布的灵活性得以提升。不仅如此，图3所示实施例还允许半导体裸片(301)能够首先以其原始厚度经由DCA工艺贴装至衬底(300)并由第一绝缘材料(305)包封，再于后续工艺中研磨或抛光至设计所需的特定厚度，从而避免了现有技术中因减薄而出现的变形或翘曲，这一点对于超薄封装意义尤为重大。应可理解，第一绝缘材料(305)也可完整地包封半导体裸片(301)，而非如图3所示使第一绝缘材料(305)的顶表面与半导体裸片(301)的顶表面共面。而且，也可不必对半导体裸片(301)和第一绝缘材料(305)进行研磨/减薄。仍应可理解，第一绝缘材料(305)可不同于第二绝缘材料(310)，不同绝缘材料的边界在采用不同于环氧树脂时尤为凸显。仍应可理解，实际的研磨工艺可导致第一绝缘材料(305)在邻近第一、第二绝缘材料边界处出现截短填料(truncated filler)，正常填料侧剖面可为圆形或椭圆形，截短填料侧剖面则可为截断的圆形或截断的椭圆形。

图4显示了图3实施例所示的半导体封装结构的俯视图。如图4所示，存储器裸片堆叠(406)可经由导线(未图示)连接至多个线性排列的导电元件(404)。应可理解，图4所示的导电元件(404)可具有非均匀间距。

然而，随着存储器裸片堆叠和导线数量的增加，可期望导电元件以更加密集的方式排布来提供更多的引线键合接点。图5显示了图3实施例所示的半导体封装结构的另一俯视图。如图5所示，存储器裸片堆叠(506)可经由更多导线(未图示)连接至多个交错排列的导电元件(504)，这些交错排列的导电元件(504)可提供更为密集的引线键合。应可理解，导电元件(504)可以任何所需方式排布，而不限于图5所示的交错排列。

图6显示了根据本实用新型另一实施例的半导体封装结构示意图。与图3所示实施例类似，在图6中，半导体封装结构(60)包含衬底(600)，半导体裸片(601)经由多个连接件(602)耦合至衬底(600)的第一表面(如图6所示的上表面)，且一或多个导电元件(604)形成于半导体裸片(601)的两侧以供实施引线键合。在一实施例中，衬底(600)的第一表面上还可进一步包含一或多个电子元件(603)以实现辅助电路功能。第一绝缘材料(605)(例如模塑料)至少包封半导体裸片(601)的侧壁且填充多个连接件(602)之间的间隙，且一或多个导电元件(604)延伸穿过第一绝缘材料(605)与衬底(600)电连接。第二绝缘材料(610)位于第一绝缘材料(605)上方且包封存储器裸片堆叠(606)。另外，衬底(600)的第二表面(如图6所示的下表面)可进一步包含一或多个焊球(611)。

不同于图3所示实施例，在图6中，存储器裸片堆叠(606)以对称方式排布，而非简单的线性排布。对称式排布不仅便于布线和减小封装体积，而且能够进一步提升性能。相应地，一或多个导电元件(604)也应以对称方式形成在半导体裸片(601)的两侧以供导线(609)实施引线键合。

图7显示了图6实施例所示的半导体封装结构的俯视图。如图7所示，以对称方式排布的存储器裸片堆叠(706)覆盖半导体裸片(701)的至少一部分，并可经由导线(未图示)连接至多个线性排列的导电元件(704)。应可理解，图7所示的导电元件(704)可具有非均匀间距，且可采用类似图5所示的交错排列方式或按任意所需方式排布。

图8显示了根据本实用新型又一实施例的半导体封装结构示意图。仍与图3所示实施例类似，在图8中，半导体封装结构(80)包含衬底(800)，半导体裸片(801)经由多个连接件(802)耦合至衬底(800)的第一表面(如图8所示的上表面)，且一或多个导电元件(804)形成于半导体裸片(801)两侧以供实施引线键合。在一实施例中，衬底(800)的第一表面上还可进一步包含一或多个电子元件(803)以实现辅助电路功能。第一绝缘材料(805)(例如模塑料)至少包封半导体裸片(801)的侧壁且填充多个连接件(802)之间的间隙，且一或多个导电元件(804)延伸穿过第一绝缘材料(805)与衬底(800)电连接。第二绝缘材料(810)位于第一绝缘材料(805)上方且包封存储器裸片堆叠(806)。衬底(800)的第二表面(如图8所示的下表面)可进一步包含一或多个焊球(811)。

不同于图3所示实施例，在图8中，存储器裸片堆叠(806)反折堆叠在半导体裸片(801)上，以减小封装的整体厚度、降低制造成本并提升制造的良率，并进一步改善性能。相应地，一或多个导电元件(804)应以对称方式形成在半导体裸片(801)的两侧以供导线(809)实施引线键合。

图9显示了图8实施例所示的半导体封装结构的俯视图。如图9所示，反折堆叠的存储器裸片堆叠(906)可经由导线(未图示)连接至多个线性排列的导电元件(904)。应可理解，图9所示的导电元件(904)可具有非均匀间距，且可采用类似图5所示的交错排列方式或按任意所需方式排布。

从图6至图9所示的各个实施例可以看出，本实用新型由于取消了传统的裸片底部填胶和额外支撑垫片而代之以简便易行的双层绝缘材料，使得控制器上的存储器裸片堆叠能以更为灵活的方式排布，从而提高单位每小时(Units Per Hour，UPH)效益。

图10至14显示了根据本实用新型一实施例形成如图3所示的半导体封装结构的方法。在图10所示的步骤中，在衬底(1000)的第一表面(如图3所示的上表面)上预形成一或多个导电元件(1003)(例如铜柱)，接著，再于第一表面上置放半导体裸片(1001)，其经由多个连接件(1002)耦合至衬底(1000)的第一表面，且一或多个导电元件(1003)位于半导体裸片(1001)的侧部以在后续步骤中提供引线键合接点。在一实施例中，可在衬底(1000)的第一表面上进一步形成一或多个电子元件(1004)以实现辅助电路功能。

接下来，在图11所示的步骤中，采用例如模塑底部填充(Molded Underfill，MUF)技术在衬底(1000)的第一表面上形成第一绝缘材料(1105)，以包封半导体裸片(1101)以及一或多个导电元件(1103)，并填充半导体裸片(1101)底部的多个连接件(1102)之间的间隙。应可理解，第一绝缘材料(1105)可与半导体裸片(1101)的上表面共面，而非如图11所示那样完全覆盖半导体裸片(1101)的上表面。仍应可理解，一或多个导电元件(1103)也可在形成第一绝缘材料(1105)之后通过对第一绝缘材料(1105)如激光钻孔并电镀铜的工艺形成，这样就不必在封装初期对一或多个导电元件提出严格的高度设计要求，以确保其高度不低于封装最终结构半导体裸片(1101)与多个连接件(1102)的总厚度。

进一步地，在图12所示的步骤中，选择性地执行化学机械抛光(ChemicalMechanical Polishing，CMP)工艺，以将半导体裸片(1201)和第一绝缘材料(1205)减薄至所需的特定厚度，并露出一或多个导电元件(1203)的顶表面以供后续引线键合。由于此前已存在第一绝缘材料(1205)，上述对半导体裸片(1201)和第一绝缘材料(1205)所执行的CMP工艺得以在第一绝缘材料(1205)的充分保护下进行，因而不仅不会导致半导体裸片(1201)发生变形或翘曲，还能给减薄工艺带来极大便利。应可理解，图12所示的减薄步骤并非必须，只要能确保一或多个导电元件(1203)的顶表面从绝缘材料中露出以实施后续引线键合即可。

然后，在图13所示的步骤中，在半导体裸片(1301)和第一绝缘材料(1305)上方形成存储器裸片堆叠(1306)，并通过引线键合工艺将导线(1307)(例如键合线)经由一或多个导电元件(1303)连接至衬底(1300)。

最后，在图14所示的步骤中，在第一绝缘材料(1405)上方形成第二绝缘材料(1408)以包封存储器裸片堆叠(1406)及导线(1407)。应可理解，第一绝缘材料(1405)与第二绝缘材料(1408)既可具有相同绝缘材料(例如均采用相同环氧树脂)也可具有不同绝缘材料，且由于第一绝缘材料(1405)以及第二绝缘材料(1408)形成后才进行切割步骤，二者的侧壁垂直对齐。在一实施例中，可在衬底(1400)的第二表面(如图14所示的下表面)处进一步形成一或多个焊球(1409)。

应可理解，图10至14所示的半导体封装方法并不限于形成如图3所示的半导体封装结构，其也可用于形成如图6和图8所示的半导体封装结构或其他任意所需的半导体封装结构。

本实用新型所提出的新型存储器堆叠结构及其形成方法去除了传统的裸片底部填胶和额外支撑垫片并通过独立的第一绝缘材料层提供大范围机械支撑，因而能够显著地降低制造成本，提高封装效率，使存储器裸片堆叠的排布更为灵活，并进一步提升半导体封装的整体性能。

此外，得益于第一绝缘材料层对其中包含的下层控制芯片的有效保护，本实用新型能够安全地执行CMP工艺以减小封装的整体厚度，且所需裸片厚度越薄本实用新型的技术效果越凸显，从而进一步推动了超薄裸片封装的应用。

需要说明的是，在本说明书通篇中对“本实用新型一实施例”或类似术语的参考意指连同其它实施例一起描述的特定特征、结构或特性包含于至少一个实施例中且可未必呈现在所有实施例中。因此，短语“本实用新型一实施例”或类似术语在本说明书通篇中的各处的相应出现未必指同一实施例。

此外，可以任何适合方式来组合任何特定实施例的所述特定特征、结构或特性与一或多个其它实施例。

本实用新型的技术内容及技术特点已由上述相关实施例加以描述，然而上述实施例仅为实施本实用新型的范例。熟悉本领域的技术人员仍可能基于本实用新型的教示及揭示而作种种不背离本实用新型精神的替换及修饰。因此，本实用新型已公开的实施例并未限制本实用新型的范围。相反地，包含于权利要求书的精神及范围的修改及均等设置均包括于本实用新型的范围内。

Claims (13)

1.一种半导体封装，其特征在于，所述半导体封装包含：

衬底，其具有第一表面和第二表面；

第一半导体裸片，其经由多个连接件耦合至所述衬底的所述第一表面；

第一绝缘材料，其至少包封所述第一半导体裸片的侧壁并填充所述多个连接件之间的间隙；

第二半导体裸片，其位于所述第一半导体裸片上并与所述第一绝缘材料相接触；以及

第二绝缘材料，其位于所述第一绝缘材料上方且包封所述第二半导体裸片。

2.根据权利要求1所述的半导体封装，其特征在于，进一步包含一或多个导电元件，所述一或多个导电元件延伸穿过所述第一绝缘材料并与所述衬底电连接。

3.根据权利要求2所述的半导体封装，其特征在于，所述第二半导体裸片经由一或多个导线与所述一或多个导电元件电连接。

4.根据权利要求2所述的半导体封装，其特征在于，其中所述一或多个导电元件包含铜柱。

5.根据权利要求1所述的半导体封装，其特征在于，所述第二半导体裸片包含存储器裸片堆叠。

6.根据权利要求5所述的半导体封装，其特征在于，所述存储器裸片堆叠包含以对称方式排布的多个裸片堆叠。

7.根据权利要求5所述的半导体封装，其特征在于，所述存储器裸片堆叠包含反折堆叠。

8.根据权利要求1所述的半导体封装，其特征在于，所述第一半导体裸片的顶表面与所述第一绝缘材料的顶表面共面。

9.根据权利要求1所述的半导体封装，其特征在于，进一步包含位于所述衬底的所述第二表面处的焊球。

10.根据权利要求1至9中任一项所述的半导体封装，其特征在于，进一步包含一或多个截短填料，所述一或多个截短填料在所述第一绝缘材料中邻近所述第一绝缘材料和所述第二绝缘材料的边界。

11.根据权利要求1至9中任一项所述的半导体封装，其特征在于，所述第一绝缘材料不同于所述第二绝缘材料。

12.根据权利要求1至9中任一项所述的半导体封装，其特征在于，进一步包含一或多个电子元件，所述一或多个电子元件位于所述衬底的所述第一表面上并由所述第一绝缘材料包封。

13.根据权利要求12所述的半导体封装，其特征在于，其中所述第一绝缘材料的侧壁与所述第二绝缘材料的侧壁垂直对齐。

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