CN217719566U - 一种半导体封装 - Google Patents
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Abstract
本实用新型涉及一种半导体封装。根据本实用新型的一实施例，一种半导体封装包含：第一半导体裸片，其具有第一表面和第二表面；第二多个半导体裸片，其经堆叠以耦合至所述第一半导体裸片的所述第一表面；多个互连件，其耦合至所述第一半导体裸片的所述第二表面，所述多个互连件的每一者具有侧表面及顶表面；以及绝缘材料，其包封所述第一半导体裸片和所述第二多个半导体裸片的侧壁、所述第一半导体裸片的所述第二表面以及所述多个互连件的所述侧表面。
Description
技术领域
本实用新型大体涉及半导体封装技术，尤其涉及小尺寸半导体裸片全塑封结构。
背景技术
在当前的半导体封装技术中，对于兼具存储器芯片和逻辑芯片(例如但不限于用于模数信号转换的电流频率转换(IF)芯片)的混合封装而言，其中的逻辑芯片尺寸往往难以进一步缩小以在晶圆上容纳更多的逻辑芯片，导致难以提高晶圆可切割芯片数(DiesPer Wafer，DPW)并降低成本。
此外，由塑封料所形成的模塑区域通常与逻辑芯片一起切割，这将导致切割工艺变得复杂且具有较高风险，从而限制了切割性能的提升。
不仅如此，在当前的半导体封装技术中，逻辑芯片的侧表面和正表面并不覆盖任何模塑材料，导致在逻辑芯片正表面上形成的金属柱(例如铜柱)的侧壁缺乏塑封材料的有效保护，从而降低封装的机械性能及可靠性。
有鉴于此，本领域迫切需要提供改进方案以解决上述问题。
实用新型内容
有鉴于此，本实用新型提供了一种小尺寸半导体裸片全塑封结构，以减小逻辑芯片尺寸、改善切割性能并增强封装的机械性能及可靠性。
根据本实用新型的一实施例，一种半导体封装包含：第一半导体裸片，其具有第一表面和第二表面；第二多个半导体裸片，其经堆叠以耦合至所述第一半导体裸片的所述第一表面；多个互连件，其耦合至所述第一半导体裸片的所述第二表面，所述多个互连件的每一者具有侧表面及顶表面；以及绝缘材料，其包封所述第一半导体裸片和所述第二多个半导体裸片的侧壁、所述第一半导体裸片的所述第二表面以及所述多个互连件的所述侧表面。
根据本实用新型的另一实施例，半导体封装中的所述第一半导体裸片经由硅导通孔电连接至所述第二多个半导体裸片。
根据本实用新型的另一实施例，半导体封装中的所述第二多个半导体裸片经由硅导通孔彼此电连接。
根据本实用新型的另一实施例，半导体封装中的所述第一半导体裸片与所述第二多个半导体裸片具有相同的横向宽度。
根据本实用新型的另一实施例，半导体封装中的所述第一半导体裸片包含存储器控制电路。
根据本实用新型的另一实施例，半导体封装中的所述第一半导体裸片的包含重分布层，所述重分布层与所述多个互连件电连接。
根据本实用新型的另一实施例，半导体封装中的所述第一半导体裸片的所述侧壁进一步包含密封环。
根据本实用新型的另一实施例，半导体封装中的所述第二多个半导体裸片包含动态随机存取存储器。
根据本实用新型的另一实施例，半导体封装中的所述多个互连件的每一者进一步与焊球连接。
根据本实用新型的另一实施例，半导体封装中的所述绝缘材料包含环氧塑封。
本实用新型实施例的额外层面及优点将部分地在后续说明中描述、显示、或是经由本实用新型实施例的实施而阐释。
附图说明
图1显示现有技术中半导体封装结构的示意图。
图2显示了根据本实用新型一实施例的半导体封装结构示意图。
图3A至图3H显示了根据本实用新型一实施例的半导体封装结构形成方法。
具体实施方式
为更好的理解本实用新型的精神，以下结合本实用新型的部分优选实施例对其作进一步说明。
以下揭示内容提供了多种实施方式或例示，其能用以实现本揭示内容的不同特征。下文所述之组件与配置的具体例子系用以简化本揭示内容。当可想见，这些叙述仅为例示，其本意并非用于限制本揭示内容。举例来说，在下文的描述中，将一第一特征形成于一第二特征上或之上，可能包括某些实施例其中所述的第一与第二特征彼此直接接触；且也可能包括某些实施例其中还有额外的组件形成于上述第一与第二特征之间，而使得第一与第二特征可能没有直接接触。此外，本揭示内容可能会在多个实施例中重复使用组件符号和/或标号。此种重复使用乃是基于简洁与清楚的目的，且其本身不代表所讨论的不同实施例和/或组态之间的关系。
在本说明书中，除非经特别指定或限定之外，相对性的用词例如：“中央的”、“纵向的”、“侧向的”、“前方的”、“后方的”、“右方的”、“左方的”、“内部的”、“外部的”、“较低的”、“较高的”、“水平的”、“垂直的”、“高于”、“低于”、“上方的”、“下方的”、“顶部的”、“底部的”以及其衍生性的用词(例如“水平地”、“向下地”、“向上地”等等)应该解释成引用在讨论中所描述或在附图中所描示的方向。这些相对性的用词仅用于描述上的方便，且并不要求将本实用新型以特定的方向建构或操作。
以下详细地讨论本实用新型的各种实施方式。尽管讨论了具体的实施，但是应当理解，这些实施方式仅用于示出的目的。相关领域中的技术人员将认识到，在不偏离本实用新型的精神和保护范围的情况下，可以使用其他部件和配置。
图1显示现有技术中半导体封装结构的示意图。
如图1所示，半导体封装结构(100)包含逻辑裸片(101)以及堆叠在逻辑裸片(101)上方的多个存储器裸片(102)，逻辑裸片(101)和多个存储器裸片(102)之间通过多个硅导通孔(Through Silicon Via，TSV)(103)进行连接。相邻的硅导通孔(103)之间通过键合垫(104)实现耦合。半导体封装结构(100)还包含塑封料(105)，其位于逻辑裸片(101)上方，并围封堆叠在逻辑裸片(101)上方的多个存储器裸片(102)。塑封料(105)例如(但不限于)可为环氧塑封料(Epoxy Molding Compound，EMC)。
在一实施例中，存储器裸片(102)可为任意多层裸片堆叠而不限于如图1所示的8层裸片堆叠。此外，存储器裸片(102)可包含例如DRAM、NAND、NOR等在内的任意类型存储器裸片。
仍参见图1，逻辑裸片(101)的下方(或可称为正表面)可包含重分布层(Redistribution layer，RDL)(101')，该重分布层(101')可进一步经由导电焊柱(106)(例如但不限于铜柱)以及焊球(106')与半导体封装结构(100)的外部器件(未图示)实现电连接。作为一实施例，逻辑裸片(101)的外周界可进一步包含封装环(Seal ring)和/或保护环(Guard ring)，以对逻辑裸片(101)提供保护、接地或屏蔽。
由图1可见，逻辑裸片(101)的横向宽度大于其上方的多个存储器裸片(102)的横向宽度，因而塑封料(105)仅能围封多个存储器裸片(102)而无法围封逻辑裸片(101)的侧表面和正表面以及导电焊柱(106)的侧壁。由于缺乏具备一定机械强度和弹性的塑封料(105)的有效保护，逻辑裸片(101)和导电焊柱(106)可能具有较低的板级测试(例如BLT和PLT)性能，从而导致整体封装的机械性能及可靠性降低。
不仅如此，由于逻辑裸片(101)与堆叠于其上的多个存储器裸片(102)在完成塑封后才对塑封料(105)与逻辑裸片(101)进行混合切割，因而可导致切割性能下降。例如，切割刀将从上至下首先切割硬度较小的塑封料(105)，再更换刀具和工艺方可继续切割硬度较大的逻辑裸片(101)，从而造成切割工艺复杂化并增大切割工艺风险。
而且，由于逻辑裸片(101)是在完成塑封后再进行切割，导致逻辑裸片(101)尺寸难以缩小，因而无法在晶圆上容纳更多的逻辑芯片。这将导致晶圆可切割芯片数(DPW)难以提高，且成本居高不下。
为此，本实用新型提供了一种小尺寸半导体裸片全塑封结构，并将在下文详述。
图2显示了根据本实用新型一实施例的半导体封装结构示意图。
如图2所示，半导体封装结构(200)包含逻辑裸片(201)以及堆叠在逻辑裸片(201)上方的多个存储器裸片(202)，逻辑裸片(201)和多个存储器裸片(202)之间可通过多个硅导通孔(203)进行连接。相邻的硅导通孔(203)之间可通过键合垫(204)实现耦合。
半导体封装结构(200)还包含塑封料(205)。然而，与图1不同，图2所示的塑封料(205)不仅围封堆叠在逻辑裸片(201)上方的多个存储器裸片(202)，而且还能够围封逻辑裸片(201)的侧表面和正表面以及导电焊柱(206)的侧壁，从而仅露出焊球(206')以供半导体封装结构(200)与外部器件(未图示)实现电连接。
应可理解，逻辑裸片(201)的下方可包含重分布层(201')，其可经由导电焊柱(206)以及焊球(206')与半导体封装结构(200)的外部器件(未图示)进行电连接。
仍应可理解，存储器裸片(202)可为任意多层裸片堆叠而不限于如图2所示的7层裸片堆叠。存储器裸片(202)还可包含例如DRAM、NAND及NOR在内的任意类型存储器裸片，因而尤其适用于(但不限于)高带宽存储器(High Bandwidth Memory，HBM)及系统级封装(System In a Package，SIP)等方面的应用。
作为一实施例，逻辑裸片(201)的外周界可进一步包含封装环(Seal ring)和/或保护环(Guard ring)，以对逻辑裸片(201)提供保护、接地或屏蔽。作为另一实施例，塑封料(205)可进一步塑封位于裸片堆叠顶层的存储器裸片(202)的上表面。
由图2可见，逻辑裸片(201)的横向宽度与其上方的多个存储器裸片(202)的横向宽度大致相同。作为一实施例，图2所示的逻辑裸片(201)并非如传统方式那样先在逻辑裸片(201)上堆叠存储器裸片(202)并塑封，再对塑封料(205)与逻辑裸片(201)这两种截然不同的材料进行混合切割，而是首先单独切割逻辑裸片(201)并使其具有与待堆叠的存储器裸片(202)大致相同的横向宽度，再实施存储器裸片(202)的堆叠和塑封。
以此方式，逻辑裸片(201)的侧表面和正表面以及导电焊柱(206)的侧壁均可获得具备一定机械强度和弹性的塑封料(205)的有效保护，从而能够显著提升逻辑裸片(201)和导电焊柱(206)的板级测试性能，继而提升整体封装的机械性能及可靠性。
不仅如此，由于逻辑裸片(201)可与塑封料(205)分开切割，因此，在完成裸片堆叠和塑封工艺后，可仅对塑封料(205)实施切割而不再需要实施复杂的混合切割，从而能够显著提升切割性能、简化切割工艺并降低切割工艺风险。
此外，由于逻辑裸片(201)可在堆叠、封装工艺前先切割成与待堆叠的存储器裸片(202)具有大致相同的横向宽度，因此逻辑裸片(201)的整体尺寸能够得以进一步缩小，从而在晶圆上容纳更多的逻辑裸片，进而提高晶圆可切割芯片数(DPW)以降低成本。
图3A至图3H显示了根据本实用新型一实施例的半导体封装结构形成方法。
如图3A所示，首先，将逻辑芯片(301)经由可分离的有机材料(310)连接至第一载板(311)。然后，在逻辑芯片(301)的上表面(也即逻辑芯片(301)的正表面)上形成多个导电焊柱(306)及焊球(306')。
应可理解，逻辑芯片(301)可经由任何可分离材料连接至第一载板(311)，且第一载板(311)可包含硅。仍应可理解，逻辑裸片(301)的上表面可包含重分布层(未图示)，且逻辑裸片(301)内部可进一步包含多个硅导通孔(303)。
如图3B所示，首先，将图3A所示的连接有第一载板(311)的逻辑裸片(301)进行翻转，再经由粘合层(320)(例如但不限于胶带或贴片)将逻辑裸片(301)连接至第二载板(321)。然后，将第一载板(311)连同有机材料(310)从逻辑芯片(301)的上表面(亦可称作其背表面)移除。应可理解，第二载板(321)可包含硅。
作为一实施例，在图3B所示步骤中，仅需使逻辑裸片(301)下方的焊球嵌入粘合层(320)中，而不必将导电焊柱(306)嵌入其中，以完全曝露出导电焊柱的侧壁供后续塑封。
如图3C所示，对逻辑裸片(301)进行切割，以使其具有与待堆叠的存储器芯片具有相同的横向宽度。
如图3D所示，将若干个存储器裸片(302)堆叠在逻辑裸片(301)上方。作为一实施例，逻辑裸片(301)和存储器裸片(302)之间可进一步通过多个硅导通孔(303)进行连接。
如图3E所示，在第二载板(321)及粘合层(320)上形成塑封料(305)，以围封逻辑裸片(301)和多个存储器裸片(302)。经此步骤，塑封料(305)可对逻辑裸片(301)的侧表面和正表面以及导电焊柱(306)的侧壁提供全面保护。
如图3F所示，实施研磨以露出位于裸片堆叠顶层的存储器裸片(302)的上表面。应可理解，此步骤并非必要步骤。
如图3G所示，可对图3F步骤中形成的封装沿虚线所示的方向进行切割。应可理解，图3G所示的切割仅需对塑封料(305)实施切割并止于粘合层(320)，因而能够显著提升切割性能、简化切割工艺并有效避免切割工艺风险。
最后，如图3H所示，将经塑封和切割后的封装与粘合层(320)及第二载板(321)实现分离。应可理解，分离后的封装可被进一步拾取至其他工位(未图示)以供后续工艺使用。
本实用新型所提出的半导体封装结构能够通过例如塑封料为逻辑裸片的侧表面和正表面以及导电焊柱的侧壁提供有效的保护，因而能够显著提升逻辑裸片和导电焊柱的板级测试性能，进而提升整体封装的机械性能及可靠性。
不仅如此，由于逻辑裸片与塑封料是分开进行切割的，因此在完成裸片堆叠和塑封工艺后，可仅对易于切割的塑封料实施切割而无需实施复杂的混合切割，因而能够显著提升切割性能、简化切割工艺并有效避免切割工艺风险。
另外，由于逻辑裸片可在堆叠、封装工艺前先切割成与待堆叠的逻辑裸片具有大致相同的横向宽度，因此逻辑裸片的整体尺寸能够得以进一步缩小以在晶圆上容纳更多的逻辑裸片，从而提高晶圆可切割芯片数(DPW)并降低成本。
需要说明的是，在本说明书通篇中对“本实用新型一实施例”或类似术语的参考意指连同其它实施例一起描述的特定特征、结构或特性包含于至少一个实施例中且可未必呈现在所有实施例中。因此，短语“本实用新型一实施例”或类似术语在本说明书通篇中的各处的相应出现未必指同一实施例。
此外，可以任何适合方式来组合任何特定实施例的所述特定特征、结构或特性与一或多个其它实施例。
本实用新型的技术内容及技术特点已由上述相关实施例加以描述，然而上述实施例仅为实施本实用新型的范例。熟悉本领域的技术人员仍可能基于本实用新型的教示及揭示而作种种不背离本实用新型精神的替换及修饰。因此，本实用新型已公开的实施例并未限制本实用新型的范围。相反地，包含于权利要求书的精神及范围的修改及均等设置均包括于本实用新型的范围内。
Claims (10)
1.一种半导体封装，其特征在于，其包含：
第一半导体裸片，其具有第一表面和第二表面；
第二多个半导体裸片，其经堆叠以耦合至所述第一半导体裸片的所述第一表面；
多个互连件，其耦合至所述第一半导体裸片的所述第二表面，所述多个互连件的每一者具有侧表面及顶表面；以及
绝缘材料，其包封所述第一半导体裸片和所述第二多个半导体裸片的侧壁、所述第一半导体裸片的所述第二表面以及所述多个互连件的所述侧表面。
2.根据权利要求1所述的半导体封装，其特征在于，所述第一半导体裸片经由硅导通孔电连接至所述第二多个半导体裸片。
3.根据权利要求1所述的半导体封装，其特征在于，所述第二多个半导体裸片经由硅导通孔彼此电连接。
4.根据权利要求1所述的半导体封装，其特征在于，所述第一半导体裸片与所述第二多个半导体裸片具有相同的横向宽度。
5.根据权利要求1所述的半导体封装，其特征在于，所述第一半导体裸片包含存储器控制电路。
6.根据权利要求1或5所述的半导体封装，其特征在于，所述第一半导体裸片包含重分布层，所述重分布层与所述多个互连件电连接。
7.根据权利要求6所述的半导体封装，其特征在于，所述第一半导体裸片的所述侧壁进一步包含密封环。
8.根据权利要求1所述的半导体封装，其特征在于，所述第二多个半导体裸片包含动态随机存取存储器。
9.根据权利要求1所述的半导体封装，其特征在于，所述多个互连件的每一者进一步与焊球连接。
10.根据权利要求1所述的半导体封装，其特征在于，所述绝缘材料包含环氧塑封。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202221002681.1U CN217719566U (zh) | 2022-04-27 | 2022-04-27 | 一种半导体封装 |
Applications Claiming Priority (1)
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| CN202221002681.1U CN217719566U (zh) | 2022-04-27 | 2022-04-27 | 一种半导体封装 |
Publications (1)
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Family
ID=83792640
Family Applications (1)
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| CN202221002681.1U Active CN217719566U (zh) | 2022-04-27 | 2022-04-27 | 一种半导体封装 |
Country Status (1)
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2022
- 2022-04-27 CN CN202221002681.1U patent/CN217719566U/zh active Active
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