CN107845397A - 存储器系统以及处理器系统 - Google Patents

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Abstract

本发明的实施方式涉及存储器系统以及处理器系统。提供使非易失性存储器的数据保持特性提高的存储器系统以及处理器系统。根据一个方式的存储器系统，具备：非易失性存储器，具有易失性存储器的存储器容量以下的存储器容量，储存在所述易失性存储器中所储存的数据的至少一部分；第1控制部，刷新所述易失性存储器内的数据；以及第2控制部，在所述第1控制部刷新所述易失性存储器内的数据的第2期间与接下来进行刷新的第3期间之间的第1期间内，将从所述易失性存储器读出的数据重写到所述非易失性存储器。

Description

存储器系统以及处理器系统
本申请以日本专利申请2016-183313(申请日：2016年9月20日)为基础，享受该申请的优先权。通过参照该申请，包括该申请的所有内容。
技术领域
本发明的实施方式涉及存储器系统以及处理器系统。
背景技术
关于MRAM(Magnetoresistive Random Access Memory，磁阻随机存取存储器)，即使在非易失性存储器中改写速度也高，研究了向主存储器、高速缓存存储器等工作存储器的应用。为了将MRAM应用于高速缓存存储器，如果将MRAM存储元件即MTJ元件设为可高速存取的MTJ元件，则数据保持特性降低，在高温状态等下担心数据保留时间会变短。虽然还能够通过在对MRAM写入数据等存取之后进行确认写入而维持数据的保持特性，但如果存取间隔比数据保留时间长，则担心数据会消失。
关于包括MRAM的非易失性存储器，为了延长数据的保留时间，多在高电压并且长脉冲的高压条件下进行写入多。因此，功耗增大，而对存储器元件的压力也变大，所以存在改写耐受性劣化这样的技术问题。
一个技术方案提供一种存储器系统，具备：
非易失性存储器，具有易失性存储器的存储器容量以下的存储器容量，储存有在所述易失性存储器中所储存的数据的至少一部分；
第1控制部，刷新所述易失性存储器内的数据；以及
第2控制部，在所述第1控制部刷新所述易失性存储器内的数据的第2期间与接下来进行刷新的第3期间之间的第1期间内，将从所述易失性存储器读出的数据重写到所述非易失性存储器。
附图说明
图1是示出具备第1实施方式的存储器系统的处理器系统的概略结构的框图。
图2是示出使图1更具体化了的处理器系统的概略结构的框图。
图3是示出DRAM和MRAM的刷新定时的图。
图4是示出第1实施方式的MRAM的刷新处理步骤的流程图。
图5是示出第2实施方式的处理器系统的概略结构的框图。
图6是示出第2实施方式的MRAM的刷新处理步骤的流程图。
图7是示出第3实施方式的处理器系统的概略结构的框图。
图8是示出第4实施方式的处理器系统的概略结构的框图。
图9是示出第4实施方式的MRAM的刷新处理步骤的流程图。
图10是示出第4实施方式的MRAM的触发信号输出步骤的流程图。
(符号说明)
1：存储器系统；2：处理器系统；3：处理器；4：总线；5：易失性存储器；6：非易失性存储器；7：第1刷新控制部；8：第2刷新控制部；11：DRAM控制器；12：DRAM-PHY；13：MRAM控制器；14：MRAM-PHY；15：MRAM刷新控制器；21：定时控制部；22：地址对应表格；23：检错部；24：错误频度检测部；25：纠错部；26：差错计数器；27：计数值判定部；28：触发信号生成部。
具体实施方式
以下，参照附图，说明本发明的实施方式。
(第1实施方式)
图1是示出具备第1实施方式的存储器系统1的处理器系统2的概略结构的框图。图1的处理器系统2具备处理器(CPU：Central Processing Unit，中央处理单元)3和存储器系统1。处理器3和存储器系统1经由总线4进行数据、地址以及各种控制信号的收发。总线4包括收发数据的数据总线、收发地址的地址总线、收发各种控制信号的控制信号总线等多种总线4。
存储器系统1具有易失性存储器5、非易失性存储器6、第1刷新控制部(第1控制部)7以及第2刷新控制部(第2控制部)8。
易失性存储器5既可以内置于存储器系统1，也可以可装卸地连接到存储器系统1。易失性存储器5由例如DRAM(Dynamic Random Access Memory，动态随机存取存储器)构成。易失性存储器5为了保持所储存的数据，需要定期地进行刷新。在刷新中，读出所储存的数据，并进行再写入。刷新每隔例如几十～几百ms而进行。
非易失性存储器6的存储器容量在易失性存储器5的存储器容量以下。在非易失性存储器6中，储存有在易失性存储器5中所储存的数据的至少一部分。典型地，将在易失性存储器5中所储存的数据中的、由处理器3实施的存取频度高的数据储存到非易失性存储器6。非易失性存储器6期望使用例如MRAM等可高速存取的存储器。
在非易失性存储器6的存取性能高于易失性存储器5的情况下，能够将非易失性存储器6用作存取优先级比易失性存储器5高的存储器。例如，考虑将非易失性存储器6用作高速缓存存储器，将易失性存储器5用作存取优先级比非易失性存储器6低的高速缓存存储器、或者主存储器。在该情况下，相比于存取易失性存储器5，处理器3先对非易失性存储器6进行存取。例如，在处理器3进行数据的写入的情况下，相比于易失性存储器5，处理器3先对非易失性存储器6写入数据。虽然写入到非易失性存储器6的数据在这之后还被写入到易失性存储器5，但也可以将在处理器3对非易失性存储器6写入数据时通过直写(writethrough)对易失性存储器5也写入数据作为基本动作。
第1刷新控制部7刷新易失性存储器5内的数据。刷新是通过针对易失性存储器5内的至少一部分的存储器区域每隔预定时间来进行的。更详细而言，第1刷新控制部7在处理器3不对易失性存储器5进行存取的期间内，每隔预定时间进行刷新。
第2刷新控制部8在第1刷新控制部7刷新易失性存储器5内的数据的刷新期间与接下来的刷新期间的间歇，将从易失性存储器5读出的数据重写到非易失性存储器6。
图2是示出使图1更具体化了的处理器系统2的概略结构的框图。在图2中，示出了使用DRAM5作为易失性存储器5，使用MRAM6作为非易失性存储器6的例子。图2的处理器系统2除了处理器3(CPU)以及总线4以外，还具备DRAM5、DRAM控制器11、DRAM-PHY12、MRAM6、MRAM控制器13、MRAM-PHY14、以及MRAM刷新控制器15。
DRAM控制器11接受来自处理器3的存取请求，控制针对DRAM5的存取。DRAM-PHY12是用于依照所安装的DRAM5的标准，连接DRAM5和DRAM控制器11的接口。DRAM控制器11具有图1所示的第1刷新控制部7的功能。DRAM控制器11具有受理来自MRAM刷新控制器15的命令请求，发送接收数据的功能。
MRAM控制器13接受来自处理器3的存取请求，控制针对MRAM6的存取。MRAM-PHY14是用于依照所安装的MRAM6的标准，连接MRAM6和MRAM控制器13的接口。MRAM控制器13具有受理来自MRAM刷新控制器15的命令请求，发送接收数据的功能。
MRAM刷新控制器15具有图1所示的第2刷新控制部8的功能，控制针对MRAM6的刷新。MRAM刷新控制器15具有定时控制部21和地址对应表格22。定时控制部21控制进行MRAM6的刷新的定时。地址对应表格22是存储MRAM6内的数据与DRAM5内的数据的关联信息的关联存储部。地址对应表格22是使用例如寄存器、SRAM等而构成的。另外，MRAM刷新控制器15具有与DRAM控制器11以及MRAM控制器13发送接收命令以及数据的功能。发送接收命令以及数据的功能意味着，具备例如命令以及数据的输入输出系统、输入输出缓冲器区域。
图3是示出DRAM5和MRAM6的刷新定时的图。DRAM5的刷新是在处理器3不对DRAM5进行存取的期间内，每隔预定时间针对DRAM5内的全部或者部分存储器区域来进行的。处理器3不进行存取的期间是指，包括尽管处理器3在正常运行但不进行存储器存取的期间和处理器3在睡眠模式的期间。
图3示出了每隔64ms进行DRAM5的刷新的例子。在图3的例子中，将DRAM5的存储器容量设为1千兆字节。如果设为按128k字节单位分成8192次进行刷新，并设为每1次的DRAM5存取需要110ns，则为了刷新DRAM5内的全部存储器区域而所需的时间是110ns×8192＝约0.9ms。因此，如果将刷新间隔设为64ms，则64-0.9＝63.1ms是空闲时间。
因此，MRAM刷新控制器15内的定时控制部21利用该空闲时间来进行MRAM6的刷新。例如，如果将来自DRAM5的数据转发速率设为12.8GBbps，则为了从DRAM5向MRAM6转发1兆字节，需要0.01ms。为了对MRAM6写入1M字节的数据，需要5ns×1M/256＝0.0195ms。即使将这些期间合起来也在0.03ms以下。像这样，可知即使MRAM6和DRAM5的存储器容量相同，MRAM6的刷新时间仍在DRAM5的1/10以下，能够在DRAM5的刷新间隔的间歇，时间宽裕地进行MRAM6的刷新。
图4是示出第1实施方式的MRAM6的刷新处理步骤的流程图。首先，MRAM刷新控制器15判定是否开始了DRAM5的刷新(步骤S1)。在此，监视DRAM控制器11对DRAM5发行的命令，如果发行了刷新命令，则探测为开始了DRAM5的刷新。更详细而言，MRAM刷新控制器15内的定时控制部21接收DRAM控制器11的控制信号。当定时控制部21接收到刷新命令时，开始步骤S2以后的处理。
在步骤S2中，MRAM刷新控制器15参照地址对应表格22，将读出与MRAM6内的数据对应的DRAM5内的数据的请求发送到DRAM控制器11。
之后，直至DRAM5的刷新结束为止待机(步骤S3)，当DRAM5的刷新结束时，DRAM控制器11依照步骤S2的请求，从DRAM5读出对应数据，发送到MRAM刷新控制器15(步骤S4)。
MRAM刷新控制器15用从DRAM5读出的数据，重写MRAM6的对应数据(步骤S5)。由此，进行MRAM6的刷新。在DRAM5的刷新中，进行再写入从DRAM5读出的数据的处理，但在本实施方式的MRAM6的刷新中，对MRAM6的对应数据重写从DRAM5读出的数据。其原因为考虑到相比于MRAM6内的数据，DRAM5内的数据的可靠性更高。通过使用DRAM5内的数据来进行MRAM6的刷新，能够使MRAM6具有与DRAM5等同的保持特性。
在上述步骤S4中，在DRAM5的刷新结束之后，从DRAM5读出重写的数据。其原因为，在DRAM5中进行刷新时从DRAM5读出的数据不被输出到DRAM5的外部的情况居多。假设，在为了刷新而能够将从DRAM5读出的数据输出到外部的情况下，也可以使用该数据来进行MRAM6的重写。
像这样，在第1实施方式中，由于在DRAM5的刷新期间与接下来的刷新期间的间歇，将从DRAM5读出的数据重写到非易失性存储器6，所以能够按照与DRAM5的刷新等同的频度，使用DRAM5内的数据来进行MRAM6的刷新，能够与DRAM5同等地确保MRAM6的保持特性。
(第2实施方式)
在第2实施方式中，在MRAM6内的数据中有错误的情况下进行MRAM6的刷新。
图5是示出第2实施方式的处理器系统2的概略结构的框图。图5的处理器系统2相比于图2，MRAM刷新控制器15的内部结构不同，其它结构是共同的。
图5的MRAM刷新控制器15除了具有与图2同样的定时控制部21和地址对应表格22以外，还具有检错部23。检错部23检测从DRAM5读出的数据是否与MRAM6内的对应的数据不同。检错部23也可以安装于MRAM6的内部的读出电路部分。MRAM刷新控制器15仅针对由检错部23检测到错误的MRAM6内的数据重写从DRAM5读出的数据。由此，相比于重写MRAM6内的全部数据的情况，能够降低对MRAM6的数据写入次数。
图6是示出第2实施方式的MRAM6的刷新处理步骤的流程图。图6的步骤S11～S14与图4的步骤S1～S4相同。检错部23针对从DRAM5读出的数据，读出MRAM6内的对应的数据，与DRAM数据进行比较，检测MRAM6内的对应的数据是否有错误(步骤S15)。在此，按照MRAM6内的数据的读出单位即行(line)，检测数据是否有错误。行是指由多个比特构成的数据。如果检测到有错误，则用从DRAM5读出的数据重写MRAM6内的对应的数据(步骤S16)。步骤S15、S16的处理既可以在MRAM6的内部的读出以及写入电路部分实施、或者也可以在MRAM控制器13中实施。
在步骤S15中未检测到错误的情况、或者步骤S16的处理结束了的情况下，判定MRAM6的刷新是否结束(步骤S16)，如果在MRAM6内残留有尚未刷新的数据，则重复步骤S14以后的处理。如果在步骤S16中判定为没有残留，则结束处理。
像这样，以由多个比特构成的比特列数据(行数据)为单位，进行DRAM5和MRAM6的刷新。检错部23在将从DRAM5读出的数据与MRAM6内的对应的数据进行比较时，针对每个比特或者行检测是否有错误。例如，在仅在从MRAM6读出的数据中的部分比特中有错误的情况下，既可以以从DRAM5读出的行数据为单位，对MRAM6进行重写，也可以仅将从DRAM5读出的行数据中的、由检错部23检测出错误的比特重写到MRAM6。
像这样，在第2实施方式中，只有在从DRAM5读出的数据与MRAM6内的对应的数据不同时，才用从DRAM5读出的数据重写MRAM6内的对应的数据，所以能够减少应刷新的数据量，能够降低功耗，并且能够降低MRAM6的写入次数，从而MRAM芯片的可靠性提高。
(第3实施方式)
在第3实施方式中，根据MRAM6内的数据的错误频度，控制刷新MRAM6的刷新周期。
图7是示出第3实施方式的处理器系统2的概略结构的框图。图7的处理器系统2相比于图5，MRAM刷新控制器15的内部结构不同，其它结构是共同的。
图7的MRAM刷新控制器15除了具有与图5同样的定时控制部21、地址对应表格22以及检错部23以外，还具备错误频度检测部24。
错误频度检测部24检测在MRAM6内所储存的数据的错误频度。更详细而言，错误频度检测部24根据检错部23的检测结果，将例如MRAM6的每单位时间的数据错误数或者比特错误率检测为错误频度。
定时控制部21根据错误频度检测部24所检测出的错误频度，控制刷新期间。更具体而言，错误频度越高，定时控制部21使刷新频度越高。作为一个例子，考虑在错误频度低的情况下，按照在DRAM5的多个刷新期间中1次的比率进行MRAM6的刷新，如果错误频度变高，则每当DRAM5的各刷新期间结束时进行MRAM6的刷新。
第3实施方式能够与第1实施方式或者第2实施方式组合。即，根据MRAM6的错误频度，由定时控制部21控制进行图4或者图6的流程图的处理的刷新间隔。
像这样，在第3实施方式中，根据MRAM6内的数据的错误频度来控制MRAM6的刷新周期，所以当由于温度上升等而MRAM6的错误频度提高时，能够缩短刷新周期来防止数据的保持特性降低。另外，在MRAM6的错误频度低的情况下，能够使刷新周期延长，来实现MRAM6的写入次数和功耗的降低。
(第4实施方式)
在第4实施方式中，在能够通过ECC(Error Checking and Correcting，错误检查和纠正)进行纠错的范围内，针对在MRAM6内的数据存在的差错比特以及行进行MRAM6的刷新。
图8是示出第4实施方式的处理器系统2的概略结构的框图。图8的处理器系统2相比于图2，MRAM刷新控制器15的内部结构不同，其它结构是共同的。
图8的MRAM刷新控制器15除了具有与图2同样的定时控制部21和地址对应表格22以外，还具有检错部23、纠错部25、差错计数器26、计数值判定部27以及触发信号生成部28。
检错部23针对每个比特或者行，检测MRAM6内的数据是否有错误。纠错部25纠正在非易失性存储器6内的数据中包含的预定比特数以内的错误比特。差错计数器26在检测到从DRAM5读出的数据中的、与MRAM6内的对应的数据不同的比特的情况下，递增计数。计数值判定部27判定差错计数器26的计数值是否超过了预定的阈值。
MRAM刷新控制器15在由计数值判定部27判定为超过了阈值的情况下，将从DRAM5读出的数据重写到MRAM6。
触发信号生成部28在由计数值判定部27判定为超过了阈值的情况下，生成并输出触发信号。触发信号成为指示MRAM6的刷新的信号。在触发信号被输出时，MRAM刷新控制器15开始后述刷新处理步骤。MRAM6内的错误越多，差错计数器26的计数值越大，在越快的定时输出触发信号。即，MRAM6内的比特错误越多，刷新周期越短。
图9是示出第4实施方式的MRAM6的刷新处理步骤的流程图。首先，MRAM刷新控制器15判定是否从触发信号生成部28输出了触发信号(步骤S21)。如果未输出触发信号，则不进行MRAM6的刷新，结束图9的处理。如果输出了触发信号，则定时控制部21判定是否开始了DRAM5的刷新(步骤S22)，如果尚未开始，则直至开始DRAM5的刷新为止待机。在此，定时控制部21监视DRAM5的刷新命令的发行，如果发行了刷新命令，则判断为开始了DRAM5的刷新。
如果开始了DRAM5的刷新，则MRAM刷新控制器15参照地址对应表格22，将与MRAM6内的数据对应的DRAM5内的数据的读出请求发送到DRAM控制器11(步骤S23)。
此时发送的既可以是与MRAM6内的所有数据对应的读出请求，也可以是与部分数据对应的读出请求。
如果DRAM5的刷新结束(步骤S24)，则依照步骤S23的读出请求，DRAM控制器11读出DRAM5的数据，发送到MRAM刷新控制器15(步骤S25)。
最后，用从DRAM5读出的数据重写MRAM6内的对应的数据(步骤S26)。在仅在MRAM6中的部分比特中有错误的情况下，既可以以从DRAM5读出的行数据为单位重写到MRAM6，也可以仅将从DRAM5读出的行数据中的、由检错部23检测到错误的比特重写到MRAM6。此时，步骤S26的处理也可以在MRAM6的内部的读出以及写入电路部分中实施。
图10是示出第4实施方式的MRAM6的触发信号输出步骤的流程图。首先，在从处理器3经由MRAM控制器13向MRAM6有读出存取时，开始图10的处理(步骤S31)。接下来，从MRAM6读出数据，在通过ECC处理进行纠错之后，作为MRAM6的读出数据转发到CPU3。即，判定在MRAM6内是否有数据的错误(步骤S32)，在有错误的情况下，如果在可纠错的比特数以下则进行纠正(步骤S33，可否纠正判定部)。
当在步骤S33中判定为不可纠错的情况下，输出触发信号(步骤S34)。此时的地址也同时输出，从而MRAM刷新对象地址被限定，能够降低刷新时间、电力。
在步骤S33中判定为可纠错的情况下，使差错计数器26递增计数(步骤S35)。当差错计数器达到一定值以上的情况下(步骤S36)，输出触发信号(步骤S34)。
在该第4实施方式中，检错部23和纠错部25既可以在MRAM6的内部的读出以及写入电路部分中实施，也可以在MRAM控制器13中实施。
像这样，在第4实施方式中，由于设为在MRAM6内的数据中有超过可纠错限度的比特错误的情况下，立即输出触发信号，在有可纠错范围的错误的情况下，使差错计数器26递增计数，当差错计数器26的计数值超过阈值时，进行MRAM6的刷新，所以能够根据MRAM6的错误的程度，对MRAM6的刷新定时进行可变控制。因此，由于在维持MRAM6的保持特性的同时，不必徒劳地进行刷新，所以能够减少功耗以及改写次数。
在上述第1～第4实施方式中，在DRAM5的刷新结束之后，使用从DRAM5读出的数据来进行MRAM6的刷新，但也可以与DRAM5独立地设置储存进行MRAM6的刷新的量的数据的高速的易失性存储器(例如SRAM)，关于MRAM6的刷新用的数据，可以不是从DRAM5读出而是从SRAM读出。在该情况下，设为在从处理器3有数据的写入请求时，将该数据不仅写入到DRAM5而且还写入到SRAM，将SRAM内的数据，在送出到DRAM5之前，用于向MRAM6的刷新即可。
在上述第3实施方式、第4实施方式中，检测在MRAM6内的数据是否有错误，但也可以不测量错误频度而测量周围温度，或者除了错误频度以外还测量周围温度，在周围温度偏离了预先决定了的设定范围内的情况下，缩短刷新间隔。
在上述第1～第4实施方式中，说明了使用DRAM5作为易失性存储器5，使用MRAM6作为非易失性存储器6的例子，但这是一个例子，也可以使用其它种类的易失性存储器5、非易失性存储器6。
另外，易失性存储器5也可以与非易失性存储器6同样地，例如以DIMM(DualInline Memory Module，双列直插内存模块)的方式，可装卸地连接到存储器系统1。既可以使易失性存储器5与处理器3单芯片化，也可以使易失性存储器5和非易失性存储器6与处理器3单芯片化。像这样，易失性存储器5和非易失性存储器6的实施方式没有特别限定。
在上述实施方式中所说明的处理器系统2以及存储器系统1的至少一部分既可以由硬件构成，也可以由软件构成。在由软件构成的情况下，也可以将实现处理器系统2以及存储器系统1的至少部分功能的程序收纳于软盘、CD-ROM等记录介质，并使计算机读入并执行。记录介质不限于磁盘、光盘等可装卸的记录介质，也可以是硬盘装置、存储器等固定型的记录介质。
另外，也可以经由因特网等通信线路(还包括无线通信)，发布实现处理器系统2以及存储器系统1的至少部分功能的程序。进而，也可以将该程序在加密、调制、压缩了的状态下，经由因特网等有线线路、无线线路、或者收纳于记录介质而发布。
此外，能够将上述实施方式总结为以下的技术方案。
技术方案1
一种存储器系统，具备：
非易失性存储器，具有易失性存储器的存储器容量以下的存储器容量，储存在所述易失性存储器中所储存的数据的至少一部分；
第1控制部，刷新所述易失性存储器内的数据；以及
第2控制部，在所述第1控制部刷新所述易失性存储器内的数据的第2期间与接下来进行刷新的第3期间之间的第1期间内，将从所述易失性存储器读出的数据重写到所述非易失性存储器。
技术方案2
根据技术方案1，所述第2控制部在所述第1期间内，针对所述非易失性存储器内的至少一部分存储器区域，重写与从所述易失性存储器读出的数据对应的数据。
技术方案3
根据技术方案1或者2，具备关联信息存储部，所述关联信息存储部存储所述非易失性存储器内的数据的地址与所述易失性存储器内的数据的地址的关联信息，
所述第2控制部根据所述关联信息，重写与从所述易失性存储器读出的数据对应的所述非易失性存储器内的数据。
技术方案4
根据技术方案1至3中的任意一个，所述第2控制部在由所述第1控制部实施的所述易失性存储器内的数据的刷新结束之后，在所述第1期间内从所述易失性存储器读出数据，将读出的数据重写到所述非易失性存储器。
技术方案5
根据技术方案1至4中的任意一个，所述第2控制部以比特或者行为单位，控制是否将从所述易失性存储器读出的数据重写到所述非易失性存储器。
技术方案6
根据技术方案1至5中的任意一个，所述第2控制部在处理器为睡眠模式的期间内，将从所述易失性存储器读出的数据重写到所述非易失性存储器。
技术方案7
根据技术方案1至6中的任意一个，具备检错部，所述检错部检测从所述易失性存储器读出的数据是否与所述非易失性存储器内的对应的数据不同，
所述第2控制部在由所述检错部检测到不同的情况下，将从所述易失性存储器读出的数据重写到所述非易失性存储器。
技术方案8
根据技术方案7，所述第2控制部根据所述检错部的检测结果，重写从所述易失性存储器读出的数据的比特列中的、与所述非易失性存储器内的对应的数据不同的比特。
技术方案9
根据技术方案1至8中的任意一个，具备错误频度检测部，所述错误频度检测部检测在所述非易失性存储器内所储存的数据的错误频度，
所述第2控制部根据所述错误频度，控制将从所述易失性存储器读出的数据重写到所述非易失性存储器的刷新周期。
技术方案10
根据技术方案9，具备：
纠错部，纠正所述非易失性存储器内的数据所包含的预定比特数以内的错误比特；
可否纠正判定部，判定能否由所述纠错部纠正从所述易失性存储器读出的数据；
计数器，在从所述易失性存储器读出的数据中有错误、且由所述可否纠正判定部判定为能够纠错的情况下，递增计数；
计数值判定部，判定所述计数器的计数值是否超过了预定的阈值；以及
触发信号生成部，在由所述可否纠正判定部判定为无法纠正的情况、或者由所述计数值判定部判定为超过了所述阈值的情况下，生成触发信号，
所述第2控制部在所述触发信号被生成以后、且在所述第1期间内，将从所述易失性存储器读出的数据重写到所述非易失性存储器。
技术方案11
根据技术方案1至10中的任意一个，所述非易失性存储器是由处理器实施的存取优先级比所述易失性存储器高的高速缓存存储器，
具备高速缓存控制器，所述高速缓存控制器在根据由所述处理器发出的写入请求对所述非易失性存储器写入数据时，将该数据以直写模式写入到所述易失性存储器。
技术方案12
根据技术方案1至11中的任意一个，所述非易失性存储器具备MRAM(Magnetoresistive Random Access Memory，磁阻随机存取存储器)。
技术方案13
一种处理器系统，具备：
处理器；以及
存储器系统，由所述处理器进行存取，
所述存储器系统具有：
非易失性存储器，具有易失性存储器的存储器容量以下的存储器容量，储存在所述易失性存储器中所储存的数据的至少一部分；
第1控制部，刷新所述易失性存储器内的数据；以及
第2控制部，在所述第1控制部刷新所述易失性存储器内的数据的第2期间与接下来进行刷新的所述第3期间之间的第1期间内，将从所述易失性存储器读出的数据重写到所述非易失性存储器。
虽然说明了本发明的几个实施方式，但这些实施方式仅作为例子而提出，并不意在限定发明的范围。这些新颖的实施方式能够通过其它各种方式实施，能够在不脱离发明的主旨的范围内，进行各种省略、置换、变更。这些实施方式及其变形包含于发明的范围和主旨内，并且记载于与权利要求书记载的发明和其均等的范围内。

Claims (10)

1.一种存储器系统，具备：
非易失性存储器，具有易失性存储器的存储器容量以下的存储器容量，储存在所述易失性存储器中所储存的数据的至少一部分；
第1控制部，刷新所述易失性存储器内的数据；以及
第2控制部，在所述第1控制部刷新所述易失性存储器内的数据的第2期间与接下来进行刷新的第3期间之间的第1期间内，将从所述易失性存储器读出的数据重写到所述非易失性存储器。
2.根据权利要求1所述的存储器系统，其特征在于，
所述第2控制部在所述第1期间内，针对所述非易失性存储器内的至少一部分存储器区域，重写与从所述易失性存储器读出的数据对应的数据。
3.根据权利要求1或者2所述的存储器系统，其特征在于，
具备关联信息存储部，所述关联信息存储部存储所述非易失性存储器内的数据的地址与所述易失性存储器内的数据的地址的关联信息，
所述第2控制部根据所述关联信息，重写与从所述易失性存储器读出的数据对应的所述非易失性存储器内的数据。
4.根据权利要求1至3中的任意一项所述的存储器系统，其特征在于，
所述第2控制部在由所述第1控制部实施的所述易失性存储器内的数据的刷新结束之后，在所述第1期间内从所述易失性存储器读出数据，将读出的数据重写到所述非易失性存储器。
5.根据权利要求1至4中的任意一项所述的存储器系统，其特征在于，
所述第2控制部以比特或者行为单位，控制是否将从所述易失性存储器读出的数据重写到所述非易失性存储器。
6.根据权利要求1至5中的任意一项所述的存储器系统，其特征在于，
所述第2控制部在处理器为睡眠模式的期间内，将从所述易失性存储器读出的数据重写到所述非易失性存储器。
7.根据权利要求1至6中的任意一项所述的存储器系统，其特征在于，
具备检错部，所述检错部检测从所述易失性存储器读出的数据是否与所述非易失性存储器内的对应的数据不同，
所述第2控制部在由所述检错部检测到不同的情况下，将从所述易失性存储器读出的数据重写到所述非易失性存储器。
8.根据权利要求7所述的存储器系统，其特征在于，
所述第2控制部根据所述检错部的检测结果，重写从所述易失性存储器读出的数据的比特列中的、与所述非易失性存储器内的对应的数据不同的比特。
9.根据权利要求1至8中的任意一项所述的存储器系统，其特征在于，
具备错误频度检测部，所述错误频度检测部检测在所述非易失性存储器内所储存的数据的错误频度，
所述第2控制部根据所述错误频度，控制将从所述易失性存储器读出的数据重写到所述非易失性存储器的刷新周期。
10.根据权利要求9所述的存储器系统，其特征在于，具备：
纠错部，纠正所述非易失性存储器内的数据所包含的预定比特数以内的错误比特；
可否纠正判定部，判定能否由所述纠错部纠正从所述易失性存储器读出的数据；
计数器，在从所述易失性存储器读出的数据中有错误、且由所述可否纠正判定部判定为能够纠错的情况下，递增计数；
计数值判定部，判定所述计数器的计数值是否超过了预定的阈值；以及
触发信号生成部，在由所述可否纠正判定部判定为无法纠正的情况、或者由所述计数值判定部判定为超过了所述阈值的情况下，生成触发信号，
所述第2控制部在所述触发信号被生成以后、且在所述第1期间内，将从所述易失性存储器读出的数据重写到所述非易失性存储器。
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