CN107799498A - 半导体装置的制造方法 - Google Patents

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Abstract

一种半导体装置的制造方法，其使用了冲压加工，即使增厚引线框，也能够确保与以往同等尺寸的岛状区，通过冲压加工利用具有所需最低限的板厚以上的宽度的冲头对岛状区与内部引线之间进行冲裁加工，然后从岛状区背面进行将岛状区的周围压扁的加工。通过使岛状区与内部引线之间的间隙小于引线框的厚度，并同时使成为岛状区的周围的引线框的厚度薄于原引线框的厚度，从而得到所需的岛状区的面积。

Description

半导体装置的制造方法
技术领域
本发明涉及被安装于树脂密封半导体封装中的半导体装置的制造方法。特别是涉及被安装于使用了通过冲压加工制造的引线框的树脂密封半导体封装中的半导体装置的制造方法。
背景技术
随着近年来的便携式电子设备的小型化，所使用的半导体封装也需要小型化、薄型化。需要利用树脂将半导体元件密封，以便半导体封装在环境下对所装载的半导体元件进行保护。
虽然需要半导体封装小型化、薄型化，但有时需要流过高电压、高电流的半导体封装必须采用厚的引线框。
其结果是，采用如下结构的封装被产品化：为了控制被容纳在封装中的状态下的厚度，树脂密封厚度薄，但相对于树脂密封厚度，引线框厚度较厚。例如，相对于树脂密封厚度为1.5mm，引线框厚度为0.4mm以上的销插入型半导体封装被产品化。
引线框的材料一般使用194alloy(合金)或其它铜合金。此外，还提出有一种发明：引线框的加工中有蚀刻加工和使用了冲压模的冲压加工，通过蚀刻加工使岛状区与内部引线之间的间隙为最小限度(例如，参照专利文献1)。但是，与冲压加工相比，通过蚀刻加工制成的引线框无需模具的制作，但蚀刻引线框需要在蚀刻加工时通过使用了抗蚀剂的干膜进行掩模。由于使用了一次的干膜被废弃而不能再使用，因此，在继续制造引线框的情况下，需要继续准备干膜。此外，蚀刻加工是使用药液的加工，与使用冲压模的冲压加工相比，形状完成精度差。
在利用冲压模对引线框进行加工的情况下，利用冲头这样的刀具对引线框进行冲裁加工。冲头的材料一般使用超硬材料。超硬材料虽然硬，但另一方面也具有易碎这样的特性。冲裁用冲头需要确保能够确保相对于进行加工的引线框的强度那样的宽度，以避免超硬材料的易碎导致的压曲。因此，冲裁用冲头宽度根据引线框的板厚确定了能够加工的最小冲裁宽度。通常，在利用冲压模冲裁形状的情况下，为了确保冲头强度，一般，冲头宽度是引线框的板厚以上。其结果是，对内部引线与岛状区之间进行冲裁的冲头也需要板厚以上的宽度，最低也需要板厚以上的间隙。
在使用厚的引线框的情况下，为了在内部引线与岛状区之间确保板厚以上的间隙，需要将内部引线或岛状区缩小。内部引线需要最低限度的与被装载的半导体元件电连接的丝连接区域。此外，提供高电流的半导体封装的将半导体元件与内部引线电连接的丝的直径也需要采用粗的直径，若将内部引线缩小，则丝连接区域减小，关系到无法将作为目标的丝连接起来。其结果是，需要将岛状区尺寸缩小。一般利用芯片粘接材料将被装载于岛状区的半导体元件紧固于岛状区，但为了确保半导体元件与岛状区的紧固强度，需要使芯片粘接材料攀上半导体元件侧面并形成圆角。由此，相对于岛状区尺寸而被装载的半导体元件需要为能够形成芯片粘接材料的圆角的尺寸。即，缩小岛状区尺寸需要还缩小能够装载的半导体元件的尺寸。
通常，半导体产品若增加功能、或增大控制的电流，则芯片尺寸增大。其结果是，由于岛状区尺寸小，因而需要也缩小可装载的半导体元件的尺寸，有可能无法装载具有目标功能的半导体元件。
如上所述，需要流过高电压、高电流的半导体封装必须使用厚的引线框，但若引线框的厚度相对于树脂密封的厚度为1/4以上，则会妨碍树脂流动，有时由于树脂未流动到产品的末端的未填充、或在产品的中途卷入空气的情况下硬化的内部孔隙的产生而使产品的可靠性降低。
现有技术文献
专利文献
专利文献1：日本特开2002-208664号公报
发明内容
因此，在本发明中，其课题在于，提供使用了冲压加工的半导体装置的制造方法，即使增厚引线框，也能够确保与以往同等尺寸的岛状区。
根据本发明，首先，通过冲压加工利用具有所需最低限度的板厚以上的宽度的冲头对岛状区与内部引线之间进行冲裁加工，然后，从岛状区背面进行将岛状区的周围压扁的加工。通过使岛状区与内部引线之间的间隙小于引线框的板厚，并同时使成为岛状区的周围的引线框的厚度薄于原引线框的板厚，从而岛状区的表面被扩大，得到所需的岛状区的面积。
发明效果
通过将岛状区背面压扁，从而将岛状区尺寸扩大，使可装载的半导体元件的尺寸限制缓和。此外，通过将岛状区背面压扁，从而树脂密封时的流入路径被扩大，可减少树脂填充时的引线框造成的妨碍，可消除未填充和内部孔隙。
附图说明
图1是示出作为本发明的第一实施例的引线框的冲压冲裁加工后的形状的正面俯视图。
图2是示出作为本发明的第一实施例的引线框的冲压冲裁加工后的形状的侧视图。
图3是示出作为本发明的第一实施例的引线框的岛状区背面压扁加工后的形状的正面俯视图。
图4是示出作为本发明的第一实施例的引线框的岛状区背面压扁加工后的形状的背视图。
图5的(A)～(C)是用于说明压扁加工的图。
图6是说明作为本发明的第一实施例的引线框的岛状区背面压扁加工实施例的剖视图。
图7是图6中的A-A剖视图。
图8是图6中的B-B剖视图。
图9是使用了作为本发明的第一实施例的引线框的树脂密封后的正面俯视图。
图10是使用了作为本发明的第一实施例的引线框的树脂密封后的侧视图。
图11是示出以往的引线框的树脂密封时的树脂流入路径的剖视图。
图12是示出作为本发明的第一实施例的引线框的树脂密封时的树脂流入路径的剖视图。
图13是示出从引线框被切断、单片化而成为单个的半导体装置的图。
图14是示出作为本发明的第二实施例的引线框的岛状区背面压扁加工后的形状的正面俯视图。
图15是图14中的C-C剖视图。
图16是图14中的D-D剖视图。
图17是示出作为本发明的第三实施例的引线框的岛状区背面压扁加工后的形状的正面俯视图。
图18是图17中的E-E剖视图。
图19是图17中的F-F剖视图。
标号说明
1 引线框
2 岛状区
3 内部引线
4 内部引线、岛状区之间的间隙
5X方向岛状区尺寸
6Y方向岛状区尺寸
7 岛状区背面压扁加工部
8 岛状区背面压扁后内部引线、岛状区之间的间隙
9 岛状区压扁后岛状区尺寸X
10 岛状区压扁后岛状区尺寸Y
11 岛状区背面压扁深度1
12 岛状区背面压扁深度2
13 密封树脂
14 密封树脂注入口(浇口)
15 芯片粘接剂
16 半导体元件
17 树脂流入路径
18 悬吊引线
20 丝
23 外部引线
T 引线框板厚
具体实施方式
下面，根据附图对本发明的实施例进行说明。首先，对销插入型半导体封装的情况进行说明。
图1是示出作为本发明的第一实施例的引线框的冲压加工后的形状的正面俯视图，图2是示出作为本发明的实施例的引线框的厚度的侧视图，并且是沿着图1中的Y-Y切断线的剖视图。
首先，使用冲压模对准备好的引线框材料进行冲裁加工，形成引线框1，该引线框1具有装载半导体元件的岛状区2、通过丝与半导体元件的电极电连接的内部引线3以及与内部引线3相连的外部引线23。在岛状区与内部引线之间形成有与图2所示的引线框的板厚T同等的间隙4。由内部引线3和外部引线23构成的引线借助于连杆(tie bar)24被固定。在图1中，仅描绘了针对一个半导体产品的引线框。在制造中途的引线框纵与横二维地重复形成有图1所示的引线框。
间隙4是借助于冲压模使用冲头(刀具)进行冲裁加工，但冲头若没有强度，则有可能由于冲裁引线框时的阻力而发生破损。由于破损的刀具在模具内飞散也有可能使模具内的其它部分发生破损，因此，通常确保引线框板厚以上的宽度并保持冲头强度。
因此，在利用冲压模进行冲裁加工的情况下，岛状区2和内部引线3需要引线框板厚T以上的宽度。
关于岛状区2的尺寸5、6(X方向岛状区尺寸5和Y方向岛状区尺寸6)，为了保证进行冲裁的冲压模的冲头强度，岛状区2与内部引线3之间的间隙4必须确保引线框的板厚以上的宽度，无法扩大岛状区2的尺寸5、6。此外，内部引线3是与被装载的半导体元件电连接的丝连接区域。丝连接区域需要与增大线直径成比例地扩大面积。在缩小区域而限制被连接的丝直径、或在需要流过大电流的半导体封装中使用多根丝的情况下，若将内部引线缩小，则无法连接作为目标的丝根数，有可能无法达成作为目标的半导体装置的性能。因此，不会缩小内部引线而勉强进行丝连接。
图3是冲压冲裁加工后沿着岛状区2的背面的周围进行压扁加工而形成压扁加工部7a、7b、7c、7d、7e的、作为本发明的实施例的引线框的正面俯视图。通过在岛状区背面设置压扁加工部7c、7d，能够使岛状区2与内部引线3之间的间隙8成为图1所示的间隙4的一半以下的大小。
此外，通过设置压扁加工部7a、7c、7d，从而能够相对于图1中的Y方向岛状区尺寸6而扩大Y方向岛状区尺寸10。由此，能够扩大可装载的半导体元件的尺寸Y。
并且，通过设置压扁加工部7b、7e，从而能够相对于图1中的X方向岛状区尺寸5而扩大X方向岛状区尺寸9。压扁加工部7b、7e即使不通过压扁加工而通过简单地变更借助于冲头的冲裁形状也能够进行扩大，但由于对树脂的填充有影响，因此，优选进行压扁加工。关于此，后面进行说明。
图4是示出本发明的在岛状区背面进行了压扁加工的实施例的背视图。在岛状区2背面形成有压扁加工部7a、7b、7c、7d、7e。在压扁加工后，通过使用芯片粘接材料将半导体元件粘接于岛状区，从而进行装载，并利用以金或铝为主的丝将被设置于半导体元件的表面的电极与内部引线电连接。
图5是用于说明压扁加工的图。如图5的(A)所示，在通过冲压进行加工后，岛状区2与内部引线3之间的间隙4最小也具有与引线框的板厚T同样的大小。因此，如图5的(B)所示，为了进行压扁加工，将冲头的末端沿着岛状区的边缘按压，使冲头抵碰的部位的引线框材料朝向引线框的表面移动。虽然在图中省略，但由于引线框正面朝下地固定于平坦的面上，因此，移动的引线框材料沿着正面塑性变形。其结果是，如图5的(C)中的压扁加工后的图所示，在岛状区正面的周围形成有呈垂檐状伸出的被压扁的区域，岛状区2与内部引线3之间的间隙4变小，能够重新成为间隙8并增加岛状区的面积。
图6是本发明的岛状区背面压扁形状的剖视图。示出了在岛状区2的正面装载有半导体元件16的状态。丝20将半导体元件16的电极(未图示)与内部引线3连接起来。
图7是沿着图6所示的A-A切断线的截面详图。从岛状区2的背面按深度11、宽度12形成有压扁加工部7b、7e。另外，半导体元件16省略。
图8是沿着图6所示的B-B切断线的截面详图。在岛状区2背面按深度11、宽度12形成有压扁加工部7a、7c。即使压扁深度11是板厚的一半以上也能够进行加工而没有问题。通过加深压扁深度能够进一步扩大岛状区尺寸。压扁宽度12可以至与引线框的板厚T同等。
图9是示出本发明的第一实施例的半导体封装的树脂填充后的正面俯视图。密封树脂13从树脂注入口(浇口)14被填充到引线框中。在图9的实施例中，树脂注入口设置在+X侧，但其设置在树脂主体的哪个位置均可。
图10是示出本发明的第一实施例的半导体封装的树脂填充后的侧视图。为了将与引线框1连接的岛状区与内部引线、通过芯片粘接材料被紧固于岛状区的半导体元件、以及将半导体元件与内部引线连接起来的丝密封，密封树脂13在正面、背面侧形成所需的厚度。
图11是用来比较而示出使用了在利用本发明的冲压进行冲裁加工后不进行岛状区背面压扁加工的引线框的情况下的树脂填充状态的剖视图。密封树脂13从树脂注入口14通过树脂流入路径17被填充，但在引线框的板厚相对于密封树脂的厚度较厚的情况、例如1/4以上的情况下，在密封树脂13从树脂注入口14向树脂主体13内流入时引线框1成为障碍，树脂的填充有可能不充分。
图12是示出使用了本发明的第一实施例的引线框的情况下的树脂填充状态的剖视图。从树脂注入口14通过树脂流入路径18被填充，但与使用了不进行图10的本发明的加工的引线框的情况下的树脂填充相比，岛状区端部的厚度变薄，确保了岛状区端部的树脂的填充路径。由此，能够减少树脂的未填充及空气留在密封树脂13内的内部孔隙的产生。
图13示出了在树脂密封后为了实现单片化而从引线框被切断、成为单个的半导体装置的状态。在本实施例中，是对具有外部引线23的部分从密封树脂13沿一个方向平行地突出的引线形状的半导体封装进行了树脂密封的半导体装置。
以上对作为本发明的实施例的销插入型半导体封装的情况进行了说明。本发明的实施方式不限于销插入型半导体封装的情况。接着，对从半导体封装的侧面向外部较长地延伸有销的鸥翼型半导体封装的情况的实施例进行说明。
图14是作为本发明的第二实施例的被用于鸥翼型半导体封装的引线框的正面俯视图，在冲压冲裁加工后沿着岛状区2的背面的周围进行压扁加工，形成有压扁加工部7a、7b、7c、7d、7e、7f。通过在岛状区背面设置压扁加工部7a～7f，岛状区2与内部引线3之间的间隙8能够缩小通过冲压冲裁加工设置的起初的间隙。还可以根据起初的间隙的大小而通过压扁加工形成一半以下的大小。因此，岛状区可纵横地被扩大。
在图14中，由于用于支承岛状区2的悬吊引线18从上下的岛状区2的两端延伸配置，因此，在该部分无法在背面设置压扁加工部。压扁加工部7a与7f、7c与7d被悬吊引线18隔断。延伸到半导体封装外的外部引线23与各内部引线3相连。
图15是沿着图14所示的C-C切断线的截面详图。在岛状区2的背面按深度11、宽度12形成有压扁加工部7b、7e。即使压扁深度11是板厚的一半以上也能够进行加工而没有问题。通过加深压扁深度能够进一步扩大岛状区尺寸。压扁宽度12可以至与引线框的板厚T同等。
图16是沿着图14所示的D-D切断线的截面详图。在岛状区2的背面按深度11、宽度12形成有压扁加工部7d、7f。即使压扁深度11是板厚的一半以上也能够进行加工而没有问题。通过加深压扁深度能够进一步扩大岛状区尺寸。压扁宽度12可以至与引线框的板厚T同等。
由于悬吊引线18在利用密封树脂将岛状区2、内部引线3、被装载在岛状区2上的半导体元件(未图示)、和将半导体元件与内部引线连接起来的丝(未图示)密封后被切断，因此，被切断后的悬吊引线18的端面从密封树脂露出。
图17是作为本发明的第三实施例的被用于隐藏式引线型半导体封装的引线框的正面俯视图，在冲压冲裁加工后沿着岛状区2的背面的周围进行压扁加工，形成有压扁加工部7a、7b、7c、7d、7e、7f。通过在岛状区背面设置压扁加工部7a～7f，岛状区2与内部引线3之间的间隙8能够缩小通过冲压冲裁加工设置的起初的间隙。还可以根据起初的间隙的大小而通过压扁加工形成一半以下的大小。因此，岛状区可纵横地被扩大。
在图17中，由于用于支承岛状区2的悬吊引线18从岛状区2的两端延伸配置在左右的岛状区2的两端，因此，在该部分无法在背面设置压扁加工部。压扁加工部7b与7c、7e与7f被悬吊引线18隔断。稍微露出于半导体封装外的外部引线23与各内部引线3相连。
图18是沿着图17所示的E-E切断线的截面详图。在岛状区2的背面按深度11、宽度12形成有压扁加工部7c、7e。即使压扁深度11是板厚的一半以上也能够进行加工而没有问题。通过加深压扁深度能够进一步扩大岛状区尺寸。压扁宽度12可以至与引线框的板厚T同等。
图19是沿着图17所示的F-F切断线的截面详图。在岛状区2的背面按深度11、宽度12形成有压扁加工部7a、7d。即使压扁深度11是板厚的一半以上也能够进行加工而没有问题。通过加深压扁深度能够进一步扩大岛状区尺寸。压扁宽度12可以至与引线框的板厚T同等。
由于悬吊引线18在利用密封树脂将岛状区2、内部引线3、被装载在岛状区2上的半导体元件(未图示)、和将半导体元件与内部引线连接起来的丝(未图示)密封后被切断，因此，被切断后的端面从密封树脂露出。
如以上说明的那样，只要是使用了引线框的半导体封装，则可与封装的形状无关地实施本申请的发明。

Claims (4)

1.一种半导体装置的制造方法，该制造方法具有如下工序：
准备引线框材料；
使用所述引线框材料通过使用了冲压模的冲裁加工来制造规定板厚的引线框，该引线框具有装载半导体元件的岛状区、内部引线和与所述内部引线相连的外部引线；
在所述冲裁加工后，从背面对所述岛状区的周围实施压扁加工，将所述岛状区的面积扩大；
利用芯片粘接材料将半导体元件紧固于所述岛状区的正面；
利用密封树脂对所述半导体元件、所述岛状区和所述内部引线以所述岛状区的背面不露出的方式进行密封；以及
将由所述引线框支承的半导体装置从所述引线框切断，该半导体装置的所述外部引线从所述密封树脂突出，所述半导体元件、所述岛状区和所述内部引线被所述密封树脂密封。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，
在所述压扁加工后，所述岛状区与所述内部引线之间的间隙的大小小于所述引线框的所述规定板厚。
3.根据权利要求1或2所述的半导体装置的制造方法，其特征在于，
所述引线框的所述规定板厚相对于经过了进行所述密封的工序的所述密封树脂的厚度为1/4以上。
4.根据权利要求1或2所述的半导体装置的制造方法，其特征在于，
进行所述切断的工序包括将从所述岛状区延伸的悬吊引线切断。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108461995A (zh) * 2018-03-22 2018-08-28 无锡工赢智能科技有限公司 大电流功率mos封装装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109935565A (zh) * 2019-03-28 2019-06-25 江西芯诚微电子有限公司 一种带散热四引脚的集成电路封装结构

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63208255A (ja) * 1987-02-25 1988-08-29 Hitachi Ltd 電子装置
JPH0547975A (ja) * 1990-09-25 1993-02-26 Sanyo Electric Co Ltd リードフレームおよび表面実装型半導体装置
EP1237187A2 (en) * 2001-03-01 2002-09-04 Matsushita Electric Industrial Co., Ltd. Resin-encapsulated semiconductor device and method for manufacturing the same
US20030164535A1 (en) * 2002-03-04 2003-09-04 Tatsuya Inatsugu Lead frame manufacturing method
JP2006049372A (ja) * 2004-07-30 2006-02-16 Apic Yamada Corp リードフレーム及び半導体装置の製造方法
US20080191328A1 (en) * 2004-06-23 2008-08-14 Rohm Co., Ltd. Surface Mount Electronic Component and Process for Manufacturing Same
CN101640178A (zh) * 2008-07-30 2010-02-03 三洋电机株式会社 半导体装置、半导体装置的制造方法及引线框
JP2014116499A (ja) * 2012-12-11 2014-06-26 Mitsui High Tec Inc リードフレーム及びその製造方法
US20140374890A1 (en) * 2013-06-25 2014-12-25 Renesas Electronics Corporation Semiconductor device and method for manufacturing the same
CN205519098U (zh) * 2016-04-27 2016-08-31 天津市津南区振华玻璃制品有限公司 一种气泵冲压式玻璃金属包角折弯装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6734536B2 (en) 2001-01-12 2004-05-11 Rohm Co., Ltd. Surface-mounting semiconductor device and method of making the same
JP4574868B2 (ja) 2001-01-12 2010-11-04 ローム株式会社 半導体装置

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63208255A (ja) * 1987-02-25 1988-08-29 Hitachi Ltd 電子装置
JPH0547975A (ja) * 1990-09-25 1993-02-26 Sanyo Electric Co Ltd リードフレームおよび表面実装型半導体装置
EP1237187A2 (en) * 2001-03-01 2002-09-04 Matsushita Electric Industrial Co., Ltd. Resin-encapsulated semiconductor device and method for manufacturing the same
US20030164535A1 (en) * 2002-03-04 2003-09-04 Tatsuya Inatsugu Lead frame manufacturing method
US20080191328A1 (en) * 2004-06-23 2008-08-14 Rohm Co., Ltd. Surface Mount Electronic Component and Process for Manufacturing Same
JP2006049372A (ja) * 2004-07-30 2006-02-16 Apic Yamada Corp リードフレーム及び半導体装置の製造方法
CN101640178A (zh) * 2008-07-30 2010-02-03 三洋电机株式会社 半导体装置、半导体装置的制造方法及引线框
JP2010034349A (ja) * 2008-07-30 2010-02-12 Sanyo Electric Co Ltd 半導体装置の製造方法およびリードフレーム
JP2014116499A (ja) * 2012-12-11 2014-06-26 Mitsui High Tec Inc リードフレーム及びその製造方法
US20140374890A1 (en) * 2013-06-25 2014-12-25 Renesas Electronics Corporation Semiconductor device and method for manufacturing the same
CN205519098U (zh) * 2016-04-27 2016-08-31 天津市津南区振华玻璃制品有限公司 一种气泵冲压式玻璃金属包角折弯装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108461995A (zh) * 2018-03-22 2018-08-28 无锡工赢智能科技有限公司 大电流功率mos封装装置
CN108461995B (zh) * 2018-03-22 2023-09-26 无锡工赢智能科技有限公司 大电流功率mos封装装置

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US10381245B2 (en) 2019-08-13

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