CN107546272A - Ldmos晶体管和方法 - Google Patents

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Abstract

本发明涉及LDMOS晶体管和方法。在一个实施例中，一种半导体设备包括：具有前表面的半导体衬底，布置在衬底的前表面中并且具有本征源极的LDMOS晶体管，以及贯穿衬底通孔。第一导电层铺衬贯穿衬底通孔的侧壁并且从贯穿衬底通孔延伸到半导体衬底的前表面上并且与本征源极电耦合。

Description

LDMOS晶体管和方法
背景技术
现在正需要适于操作在越来越高的频率（包括微波频率）下的固态电路。在本文中所使用的术语“微波”意图是指处于或高于大约300MHz的频率，例如300MHz到3GHz之间的频率。已经产生了能够在这样的频率范围内提供增益的多种晶体管结构。LDMOS（横向扩散金属氧化物半导体）晶体管是此类晶体管结构的一个实例。
在诸如LDMOS晶体管设备之类的一些横向晶体管设备中，源极通常耦合到在其中形成晶体管结构的衬底的背面。源极可以通过衬底的高度掺杂区段（通常称作沉降（sinker）结构）或者导电贯穿衬底通孔（TSV）而耦合到衬底的背面。
针对源极与衬底的后表面之间的连接的进一步改进是符合期望的。
发明内容
在一个实施例中，一种半导体设备包括：包括前表面的半导体衬底，布置在半导体衬底的前表面中并且具有本征源极的LDMOS晶体管，以及贯穿衬底通孔。第一导电层铺衬贯穿衬底通孔的侧壁并且从贯穿衬底通孔延伸到半导体衬底的前表面上。第一导电层与本征源极电耦合。
在一个实施例中，提供了一种用于把布置在衬底的第一表面处的晶体管结构的电极电耦合到布置在与第一表面相对的衬底的第二表面处的导电层的方法。所述方法包括：在衬底中形成邻近晶体管结构的盲通孔；把第一导电层沉积到盲通孔的侧壁和第二导电层的区段上，所述第二导电层布置在衬底的第一表面上邻近盲通孔并且耦合到晶体管结构的电极；对衬底的第二表面进行加工从而暴露出第一导电层的一部分；以及把第三导电层沉积到衬底的第二表面和第一导电层的所述部分上以便把第三导电层与晶体管结构的电极电耦合。
通过阅读以下的详细描述并且通过查看附图，本领域技术人员将认识到附加的特征和优点。
附图说明
附图的各个单元不一定相对于彼此成比例。相同的附图标记标示相应的类似部分。除非彼此排斥，否则可以组合各个所示出的实施例的特征。在附图中描绘出示例性实施例，并且将在后面的描述中详述所述示例性实施例。
图1示出了包括晶体管结构和贯穿衬底通孔的半导体设备。
图2a示出了包括晶体管结构和贯穿衬底通孔的半导体设备。
图2b示出了包括晶体管结构和贯穿衬底通孔的半导体设备。
图3示出了图2a的晶体管设备的平面图。
图4示出了包括LDMOS晶体管和贯穿衬底通孔的半导体设备。
图5示出了包括LDMOS晶体管和贯穿衬底通孔的半导体设备。
图6示出了用于把衬底的第一表面中的晶体管结构的电极电耦合到布置在衬底的第二表面处的导电层的方法的流程图。
图7示出了包括LDMOS晶体管的半导体设备的一部分。
图8示出了还包括导电层的图7的半导体设备。
图9示出了包括布置在贯穿衬底通孔中的抗蚀剂层的图8的半导体设备。
图10示出了平面化工艺之后的图9的半导体设备。
图11示出了图10的半导体设备的示意性剖面图。
图12示出了移除衬底的后表面之后的图11的半导体设备的示意性剖面图。
图13示出了施加到衬底的后表面的导电层的示意性剖面图。
图14示出了包括LDMOS晶体管的半导体设备的示意性剖面图。
具体实施方式
在以下的详细描述中参照附图，所述附图形成所述详细描述的一部分并且在所述附图中作为说明示出了可以实践本发明的具体实施例。在这方面，参照所描述的（多幅）附图的方位使用了诸如“顶部”、“底部”、“正面”、“背面”、“在前”、“在后”等等的方向术语。由于各个实施例的组件可以被定位在许多不同的方位中，因此所述方向术语被用于说明的目的而绝不是进行限制。应理解的是，在不背离本发明的范围的情况下，可以利用其他实施例并且可以做出结构或逻辑上的改变。因此，不应在限制的意义上理解以下对本发明的详细描述，并且本发明的范围由所附权利要求书限定。
下面将解释许多示例性实施例。在这种情况下，完全相同的结构特征在各幅附图中由完全相同或类似的附图标记标识。在本说明书的上下文中，“横向”或“横向方向”应当被理解成意味着总体上平行于半导体材料或半导体载体的横向范围延伸的方向或范围。因此，横向方向总体上平行于这些表面或侧面延伸。与此相对，术语“垂直”或“垂直方向”被理解成意味着总体上垂直于这些表面或侧面并且因此垂直于横向方向延伸的方向。因此，垂直方向在半导体材料或半导体载体的厚度方向上延伸。
正如在本说明书中所采用的那样，当提到一个单元（诸如层、区段或衬底）“处于另一个单元上”或者“延伸到另一个单元上”时，所述单元可以直接处于另一个单元上或者直接延伸到另一个单元上，或者还可以存在中间的单元。与此相对，当提到一个单元“直接处于另一个单元上”或者“直接延伸到另一个单元上”时，则不存在中间的单元。
正如在本说明书中所采用的那样，当提到一个单元“连接”或者“耦合”到另一个单元时，所述单元可以直接连接或者耦合到另一个单元，或者可以存在中间的单元。与此相对，当提到一个单元“直接连接”或者“直接耦合”到另一个单元时，则不存在中间的单元。
在本文中所使用的各种设备类型和/或掺杂半导体区段可以被标识成具有n型或p型，但是这仅仅是为了描述方便而不意图进行限制，这样的标识可以通过具有“第一导电类型”或者“相反的第二导电类型”的更加一般性的描述来替代，其中第一类型可以是n或p型而第二类型则是p或n型。
本领域技术人员将理解的是，诸如LDMOS晶体管之类的（多个）有源设备可以被形成在衬底上或衬底上方、或者完全被形成在衬底内、或者部分地被形成在衬底内并且部分地被形成在衬底上或衬底上方，这取决于所述（多个）设备的性质。因此，在本文中关于（多个）有源设备所使用的术语“在衬底中”、“在半导体衬底中”以及等效表述意图包括所有这样的变型。
图1示出了包括半导体衬底21的半导体设备20，所述半导体衬底21包括前表面22和后表面23。半导体设备20还包括布置在衬底21的前表面22中的晶体管结构24，所述晶体管结构24具有本征源极25。半导体设备20还包括从前表面22延伸到后表面23的贯穿衬底通孔（TSV）26。第一导电层27铺衬贯穿衬底通孔26的侧壁28并且从贯穿衬底通孔26横向延伸到衬底20的前表面22上。第一导电层27电耦合到本征源极25。
第一导电层27从后表面23垂直穿过半导体衬底21延伸到第一表面22，并且从贯穿衬底通孔26在衬底21的前表面22上朝晶体管结构24的本征源极25方向横向延伸。第一导电层27把本征源极25电耦合到半导体衬底21的后表面23。第一导电层27可以包括高纯铜，并且可以使用双大马士革技术来制作。
第一导电层27提供再分布路径，所述再分布路径具有贯穿衬底通孔26内的垂直部分和半导体衬底21的前表面21上的横向部分。所述垂直部分和横向部分是一体的，并且可以使用单次沉积工艺来形成。所述沉积工艺可以是电镀。
晶体管结构24可以是具有横向漂移路径的横向晶体管结构。所述晶体管结构可以是LDMOS（横向扩散金属氧化物半导体）晶体管。
半导体设备20还可以包括耦合到本征源极25的布置在衬底21的前表面22上的第二导电层。第二导电层可以是第一金属化层的一部分，例如是晶体管结构24的前道工序（FEOL）金属化的第一层的一部分。第一导电层27被布置在第二导电层的一部分上。具体来说，第一导电层27可以与第二导电层直接接触，并且在第一导电层27与第二导电层之间提供大面积的表面到表面接触。
第一导电层27可以具有一定横向范围，从而使第一导电层27定位成横向邻近本征源极25并且与本征源极25间隔开。第二导电层具有一定横向范围，从而第二导电层在被布置在前表面22上的第一导电层27的一部分下方从本征源极25延伸。第二导电层可以与贯穿衬底通孔26间隔开。第二导电层的一部分通过第一导电层27露出。第二导电层与第一导电层27的布置在衬底21的前表面22上的所述部分的组合提供本征源极25与贯穿衬底通孔26之间的源极连接的横向再分布。
第一导电层27可以比第二导电层更厚。在一些实施例中，第一导电层具有厚度t1，并且第二导电层具有厚度t2，其中t1≥5t2。第一导电层可以包括高纯铜，并且第二导电层可以包括Ti或TiN。高纯铜层可以使用电镀技术来沉积，而钛层可以使用诸如物理气相沉积或化学气相沉积之类的真空沉积技术来沉积。
贯穿衬底通孔26可以具有不同的横向形状。举例来说，贯穿衬底通孔26可以具有细长的横向区域（例如矩形），或者可以具有正方形、圆形或六边形的横向形状。
可以为本征源极与衬底的后表面之间的单一导电连接提供多个贯穿衬底通孔。所述贯穿衬底通孔可以被布置在基本上平行于本征源极25延伸的一行中。
半导体衬底21可以具有大于或等于100欧姆厘米（ohm.cm）的体电阻率，并且可以被描述成具有高度电阻性。在一些实施例中，高度电阻性的半导体衬底21包括硅，并且可以包括硅单晶。
当半导体衬底的体电阻率等于或大于预定水平时，可以减少衬底相关的电感和电容寄生效应。合乎期望的预定水平有用的是等于或大于100欧姆厘米电阻率，便利的是等于或大于大约500欧姆厘米电阻率，更加便利的是等于或大于大约1000欧姆厘米电阻率。在本文中所使用的术语“体电阻率”指的是衬底21的位于设备区段外部（例如位于LDMOS晶体管和任何相关联的RESURF结构的掺杂区段的外部）的那些部分。
在一些实施例中，半导体衬底21包括高度掺杂的硅衬底（诸如硅晶片）以及基于高度掺杂的硅衬底的外延硅层。LDMOS晶体管被布置在外延硅层的前表面中。
半导体设备20还可以包括：在衬底31的后表面23上的第三导电层，经由第一导电层27和第二导电层而电耦合到本征源极。
可以在第一导电层与贯穿衬底通孔26的侧壁之间以及在第一导电层27与衬底21的前表面22之间提供多层衬垫结构。贯穿衬底通孔26的侧壁上的所述多层衬垫结构的一部分的层数可以不同于沉积在衬底21的前表面22上的多层衬垫的一部分的层数。所述多层衬垫可以与半导体衬底21直接接触。
提供在贯穿衬底通孔26中的导电路径可以具有不同的形式。在一些实施例中，在贯穿衬底通孔的基底处布置导电插塞，并且在导电插塞上布置第一导电层。导电插塞填充通孔，而布置在导电插塞上的第一导电连接层则围绕间隙。在一些实施例中，第一导电层26铺衬侧壁，并且围绕从后表面23到前表面22延伸贯穿衬底21的整个厚度的间隙。
在一些实施例中，贯穿衬底通孔26还包括：第一导电层上的一个或更多电介质层，封闭贯穿衬底通孔内的空腔。
图2a示出了包括半导体衬底31的半导体设备30的一部分的剖面图并且图3示出了所述半导体设备30的部分的平面图，其中半导体衬底31具有前表面32和后表面33。LDMOS晶体管34被布置在衬底31的前表面32中。在图2a的实施例中，半导体衬底31是具有大于或等于100欧姆厘米的体电阻率的高度电阻性的衬底。
LDMOS晶体管34包括彼此并行地耦合的多个晶体管单元或节段。图2示出了关于中心线36具有对称布置的两个晶体管单元35、35’，由此对全部两个晶体管单元35、35’所共有的漏极区段37被对称地布置在中心线36处。每一个晶体管单元35、35’包括源极区段38或本征源极以及横向布置在源极区段38与漏极区段37之间的栅极39。
半导体设备30包括从衬底31的前表面32延伸到表面33的贯穿衬底通孔41。至少一个贯穿衬底通孔41被布置成横向邻近每一个晶体管单元35、35’的源极区段38并且与所述源极区段38间隔开。由被插入在贯穿衬底通孔41中的导电材料提供从前表面32到后表面33的导电路径。
提供粘附促进的一个或更多衬垫层、扩散阻挡层和/或种子层布置在定义TSV 40的侧壁的半导体衬底11的材料与导电衬里41之间。
在图2a所示出的实施例中，贯穿衬底通孔41内的导电路径由两个导电部分提供。第一导电部分42被布置在邻近后表面33的贯穿衬底通孔41的基底处。第一导电部分42填充贯穿衬底通孔41的基底，并且具有与衬底31的后表面33基本上共面的下表面。第二导电部分具有第一导电层43的形式，所述第一导电层43铺衬贯穿衬底通孔41的上部分的侧壁44并且围绕在贯穿衬底通孔41的上部分中的间隙45。第一导电层43可以被共形沉积，从而第一导电层43覆盖第一导电部分42的上表面和侧壁44，并且在邻近贯穿衬底通孔41的区段中横向延伸到衬底31的前表面32上。第一导电部分42和第一导电层43包括高纯铜。第一导电部分42和第一导电层43可以具有不同的微结构，例如不同的平均颗粒尺寸。第一导电部分42与第一导电层43之间的界面在一些实施例中可以是可辨别的。
导电贯穿衬底通孔41和衬底31可以具有高度h1，而第一导电部分42可以具有高度h2，其中h2≤2h1/3。作为一个实例，20μm≤h1≤100μm并且5μm≤h2≤70μm。
第二导电部分43可以具有厚度t，例如0.5μm≤t≤3μm，并且第一导电部分42可以具有高度h2，例如5μm≤h2≤70μm。
半导体设备30包括布置在LDMOS晶体管34的前表面上的金属化结构40。金属化结构40可以包括具有源极金属接触件的形式的第二导电层46，所述源极金属接触件耦合到源极区段38并且从中心线36朝贯穿衬底通孔41方向横向向外延伸。第二导电层46可以包括Ti。
关于中心线36向内延伸的第一导电层43的远端部分被布置在第二导电层46的远端部分上，以便提供第一导电层43与第二导电层46之间的大面积的表面到表面接触，从而把源极区段38电耦合到衬底31的后表面33。
第一导电层可以具有厚度t1，并且第二导电层可以具有厚度t2，其中t1≥5t2。
第三导电层47可以被布置在半导体衬底31的后表面33上，所述第三导电层47与贯穿衬底通孔41内的第一导电部分42直接接触。第三导电层47可以具有可焊接表面或者包括焊料，以便允许将半导体衬底31安装在封装的管芯焊盘或地平面上并且与封装的管芯焊盘或地平面电耦合。第三导电层47可以包括两个或更多子层，例如金属层和可焊接层。
图3示出了半导体设备30的前表面22的平面图。每一个晶体管单元35、35’的源极区段38、栅极39和漏极区段37具有条带状的细长形式，并且彼此平行地延伸。贯穿衬底通孔41可以是关于中心线36横向在源极区段38外面布置成一行的多个贯穿衬底通孔当中的一个。第一导电层43被布置在贯穿衬底通孔41的侧壁44上，并且在邻近贯穿衬底通孔41的区段中延伸到前表面22上。第一导电层43与布置在源极区段38上并且与源极区段38电耦合的第二导电层46的远端部分重叠。第二导电层46的一部分通过第一导电层43露出，并且被横向定位在第二导电层46的内侧。第一导电层43被布置成横向邻近源极区段38并且与源极区段38间隔开。如果提供多个贯穿衬底通孔，则所述多个贯穿衬底通孔可以被布置在基本上平行于源极区段38延伸的一行中。
图2b示出了半导体设备30’的剖面图，其中半导体设备30’与半导体设备30的不同之处仅在于半导体衬底31。半导体设备30包括高度掺杂的半导体衬底48和在高度掺杂的半导体衬底48上的外延层49。高度掺杂的半导体衬底48可以包括p+掺杂的硅晶片并且外延层49可以包括p掺杂的硅。
图4示出了可以在半导体设备30中使用的LDMOS晶体管34的更加详细的视图。所示出的LDMOS晶体管结构34和贯穿衬底通孔41的尺寸之间的关系不是成比例的。具体来说，出于说明的目的，LDMOS晶体管结构34的尺寸被放大。LDMOS晶体管34包括多个晶体管单元35、35’，每一个晶体管单元35、35’包括布置在半导体衬底21的前表面32中的掺杂源极区段38、掺杂漏极区段37和栅极39。栅极39被横向布置在源极区段38与漏极区段37之间。栅极39可以被非对称地布置在源极区段38与漏极区段37之间，从而使得源极区段38与栅极39之间的距离小于栅极39与漏极区段37之间的距离。
在一些实施例中，半导体衬底31可以包括：硅，用第一导电类型（例如p--）轻度掺杂且具有高度电阻性。在其中半导体衬底31包括高度掺杂的衬底和外延层的实施例中，所述高度掺杂的衬底可以是p+，并且外延层可以是p掺杂。
源极区段38用第二导电类型（例如n+）高度掺杂，而漏极区段37用第二导电类型（例如n+）高度掺杂。
漂移区段50朝漏极区段37方向在栅极39下方延伸到前表面32中，并且可以用第二导电类型（例如n）掺杂。漂移区段50比漏极区段37延伸到半导体衬底31中的更深处。漂移区段50用第二导电类型（例如n）掺杂，并且漂移区段50的掺杂剂浓度低于漏极区段37和源极区段38的掺杂剂浓度。
LDMOS晶体管24还包括：用第一导电类型（例如p）掺杂的沟道区段51，从源极区段38下方的漂移区段50延伸；以及主体接触区段52，用第一导电类型掺杂并且与沟道区段51相比从前表面32延伸到半导体衬底31中的更深处。漂移区段50延伸到半导体衬底31中的距离大于沟道区段51延伸到半导体衬底31中的距离。由第一导电类型（例如p+）的高度掺杂的阱提供主体接触区段52。
漏极区段37的掺杂浓度有用的是至少5.1019cm-3，便利的是至少1.1020cm-3，并且更加便利的是至少3.1020cm-3，但是还可以使用更高或更低的掺杂浓度。漂移区段50在对称结构中横向邻接漏极区段37，并且漂移区段50的掺杂浓度有用的是处于1.1016cm-3到1.1018cm-3的范围内，便利的是处于7.1016cm-3到3.1017cm-3的范围内，并且更加便利的是处于1.1017cm-3到2.1017cm-3的范围内，但是还可以使用更高或更低的掺杂浓度。关于中心线36处于漂移区段50的横向外侧的是处于栅极39的至少一部分下方的沟道区段51。沟道区段51的掺杂浓度有用的是处于1.1017cm-3到2.1018cm-3的范围内，便利的是处于3.1017cm-3到1.1018cm-3的范围内，并且更加便利的是处于5.1017cm-3到9.1017cm-3的范围内，但是还可以使用更高或更低的掺杂浓度。处于沟道区段51的横向外侧的是源极区段38。源极区段38的掺杂浓度有用的是至少5.1019cm-3，便利的是至少1.1020cm-3，并且更加便利的是至少3.1020cm-3，但是还可以使用更高或更低的掺杂浓度。处于源极区段38的横向外侧的是主体接触区段52。主体接触区段52的掺杂浓度有用的是处于1.1018cm-3到1.1020cm-3的范围内，便利的是处于2.1018cm-3到7.1019cm-3的范围内，并且更加便利的是处于5.1018cm-3到5.1019cm-3的范围内，但是还可以使用更高或更低的掺杂浓度。衬底31可以具有处于1.1017cm-3到2.1018cm-3的范围内的掺杂浓度。
当栅极39被适当地偏置时，在源极区段38与漏极区段37之间形成导电沟道。上面给出的示例性导电类型适合于形成N沟道结构，但是通过适当地互换各种掺杂区段的导电类型以及适当地修改栅极39上的偏置，也可以形成P沟道结构。
在其中LDMOS晶体管34包括具有大于或等于100欧姆厘米的体电阻率的衬底的实施例中，所述LDMOS晶体管34还可以包括RESURF（降低表面电场）结构53。除了场板55和漂移区段50之外，RESURF结构53还可以包括掺杂掩埋层54。提供RESURF结构53以减小半导体衬底31的前表面32处的电场并且特别是栅极39的漏极侧边缘处和朝漏极37方向的半导体衬底31的前表面32处的电场。RESURF结构53可以被用来提高晶体管的击穿电压，同时保持低接通电阻。
RESURF结构53的掺杂掩埋层54在半导体衬底31的整个横向区域内连续地延伸，并且在LDMOS晶体管34的源极区段38、栅极39和漏极区段37下方连续地延伸。掺杂掩埋层54通过半导体衬底31的一部分而与漂移区段51和沟道区段52间隔开。掺杂掩埋层54的第一导电类型的掺杂剂浓度高于半导体衬底31的掺杂剂浓度并且低于沟道区段52的掺杂剂浓度。掺杂掩埋层54可以具有处于1.1013cm-3到2.1015cm-3的范围内的掺杂浓度。
半导体设备30包括半导体衬底31的前表面32上的第一电介质层57（例如氧化物层），所述第一电介质层57被结构化并且具有漏极区段37上方的开口（在所述开口中形成漏极金属接触件58）以及源极区段38上方的开口（在所述开口中形成源极金属接触件59）。源极金属接触件59延伸到导电层46中。第一电介质层57覆盖栅极39，并且在源极-栅极边缘60与源极金属接触件59之间以及在漏极侧栅极边缘61与漏极金属接触件58之间延伸。
场板55被定位在栅极39上方的第一电介质层57上，并且在第一电介质层57上朝漏极金属接触件58方向延伸。
电介质层62被布置在场板55上，并且在栅极39、源极金属接触件59和漏极金属接触件58上方延伸。栅极屏蔽56被定位在栅极39上的电介质层62上，并且与场板55部分地重叠。栅极屏蔽56从栅极21朝源极区段19方向延伸。
LDMOS晶体管34的源极区段38通过导电层46和贯穿衬底通孔41耦合到半导体衬底31的后表面33，所述贯穿衬底通孔41在图4所示出的实施例中包括：第一部分42，填充邻近后表面33的贯穿衬底通孔41的基底；以及导电层42，围绕贯穿衬底通孔41的上部分中的间隙43并且延伸到前表面32和导电层46上。贯穿衬底通孔41可以被定位成使得主体接触件52围绕导电通孔的上部分。
图5示出了可以在半导体设备30中使用的根据另一个实施例的贯穿衬底通孔（TSV）70的结构。所示出的LDMOS晶体管结构34和贯穿衬底通孔70的尺寸之间的关系不是成比例的。具体来说，出于说明的目的，LDMOS晶体管结构34的尺寸被放大。
TSV 70包括：单一导电层71，铺衬贯穿衬底通孔70的侧壁72并且围绕间隙73。所述单一导电层71和间隙73从前表面32到后表面33延伸贯穿衬底31的厚度。导电层71还延伸到衬底31的前表面32上，并且延伸到与源极区段38耦合的导电层46上。可以把另外的一层或更多层布置在导电层71与衬底31之间的TSV 70的壁上，从而充当粘附促进层、扩散阻挡层和/或种子层，例如可以使用物理气相沉积和/或化学气相沉积技术来沉积Ti、TiN和Cu种子层并且通过电沉积技术来沉积导电层71。可以使用双大马士革技术来形成导电层71。
图6示出了用于把布置在衬底的第一表面处的晶体管结构的电极电耦合到布置在与第一表面相对的衬底的第二表面处的导电层的方法的流程图80。在方块81处，在衬底中形成邻近晶体管结构的盲通孔。在方块82中，将第一导电层沉积到盲通孔的侧壁上并且沉积到被布置在衬底的第一表面上的第二导电层的一个区段上。第二导电层被定位成邻近盲通孔，并且耦合到晶体管结构的电极。在方块83中，对衬底的第二表面进行加工以便暴露出第一导电层的一部分。可以通过研磨对第二表面进行加工以便移除后表面处的衬底的材料，从而减小衬底的厚度并且在后表面中暴露出通孔内的第一导电层的一部分。在方块84中，将第三导电层沉积到衬底的第二表面和第一导电层的所述部分上，以便把第三导电层与晶体管结构的电极电耦合。
被沉积到盲通孔的侧壁上并且沉积到衬底的第一表面上的第一导电层可以比耦合到电极的布置在第一表面上的第二导电层更厚。在一些实施例中，第一导电层具有厚度t1，并且第二导电层具有厚度t2，其中t1≥5t2。第一导电层可以包括高纯铜，并且第二导电层可以包括Ti。
可以通过以下步骤来沉积第一导电层：用导电材料填充盲通孔的基底，并且将导电连接层共形沉积到所述导电材料、所述盲通孔的侧壁以及邻近所述盲通孔布置在衬底的第一表面上的第二导电层的所述区段上。
第一导电层可以通过电镀来沉积。在其中首先用导电材料填充盲通孔的基底并且将导电连接层沉积到所述导电材料、所述盲通孔的侧壁以及所述第二导电层的至少一部分上的实施例中，对于沉积导电材料和导电连接层可以使用不同的电镀条件。
在一些实施例中，所述方法可以附加地包括：在盲通孔中的导电连接层之上形成电介质层，并且在第一表面中的盲通孔的开放末端之上形成另一个电介质层，从而在盲通孔内形成封闭的空腔。
可以通过以下步骤来沉积第一导电层：将掩模施加到第一表面，从而使得将开口定位在盲通孔和第二导电层的区段之上，并且使得电极被所述掩模覆盖；以及将第一导电层施加到所述掩模的开口中。随后可以将衬底的第一表面平面化，从而使得第一导电层的上表面与布置在衬底的第一表面上的氧化物层的上表面基本上共面。在将第一表面平面化之前，可以暂时在第一表面处将贯穿衬底通孔封顶。可以使用化学机械抛光将衬底的第一表面平面化。
多层衬垫可以沉积到盲通孔中并且沉积到邻近通孔在衬底的第一表面上的第二导电层的所述区段上，并且第一导电层被沉积到所述多层衬垫上。被沉积到盲通孔的侧壁上的所述多层衬垫的一部分的层数可以不同于被沉积在衬底的第一表面上的第二导电层的所述区段上的所述多层衬垫的一部分的层数。
第二导电层可以耦合到晶体管结构的源极电极。在一些实施例中，所述晶体管结构是LDMOS晶体管结构，并且所述电极是硅衬底的高度掺杂的源极区段。所述硅衬底可以具有体电阻率ρ≥100欧姆厘米。
现在将参照图7到12描述一种用于将布置在衬底的第一表面中的晶体管结构的电极电耦合到布置在衬底的第二表面处的导电层的方法，由此第二表面与第一表面相对。
图7示出了包括布置在衬底90的前表面92中的LDMOS晶体管91的半导体衬底90的一部分。所述LDMOS晶体管包括布置在前表面92上的源极金属接触件92、漏极金属接触件93以及栅极金属接触件94。处于LDMOS晶体管91的有源部分正上方的衬底90的区段被氧化物层95和电介质层96的层叠覆盖。氧化物层95和电介质层96包括邻近LDMOS晶体管91的有源区域的第一开口97以及第二开口99。导电层98形成第一开口97和第二开口99的至少一部分的基底，所述导电层98作为源极金属接触件92的一部分。
在图7到10中仅示出了第二开口99的右手部分以及衬底90的靠近上表面92的区段。
图8示出了在开口99中的前表面92中形成盲通孔100之后的半导体衬底90。多层衬里101被沉积在盲通孔100的侧壁102上，沉积在开口97、99中暴露出的衬底90的前表面92的部分和导电层98上，以及沉积在电介质层96的外部表面上。包括高纯铜的导电层103被沉积在多层衬里101上，从而使得导电层103铺衬盲通孔100并且在衬底90的前表面92之上延伸，并且覆盖氧化物层95和电介质层96。导电层103的厚度可以使得开口99和97基本上填充有导电材料，并且盲通孔100的侧壁上的层103的部分围绕间隙104。
图9示出了在衬底90的正面92处将抗蚀剂105插入到盲通孔100中的间隙104的至少上部分中之后的衬底90。抗蚀剂105、导电层103和电介质层96的最上部分的突出区段可以被移除以便产生基本上平面状的表面106，其中导电层103的部分107被布置在电介质层96中的开口97、99中，正如在图10中所示出的那样。导电部分107可以基本上被电介质材料96围绕。这样的方法被称作双大马士革工艺，这是因为使用单一沉积工艺在贯穿衬底通孔101中形成垂直导电层并且在衬底90的前表面92上形成横向导电层，并且形成嵌入在电介质基质中的导电部分。随后可以从盲通孔100移除抗蚀剂105。
图11示出了其中衬底90的后表面110是可见的衬底90的视图。在图11中可以看到，盲通孔100的最下表面被定位在衬底90内。
导电层103可以使用两级工艺来沉积并且包括两个子部分。导电层103可以通过首先把第一子部分112沉积在盲通孔100的基底中来沉积，所述第一子部分112完全填充盲通孔100的基底从而提供某种类型的导电插塞布置。第二子部分113具有层的形式，所述层覆盖盲通孔100的侧壁和所述导电插塞的上表面114，从而使得第二子部分113在盲通孔100的上部分中围绕间隙115。第二子部分113可以在沉积状态下具有U形形式。
第一子部分112和第二子部分113可以通过电镀来沉积。可以选择用来电镀第一子部分112和第二子部分113的条件，从而使得在第一子部分112的沉积期间有利于垂直生长并且抑制横向生长以便填充盲通孔100的体积，并且使得在第二层113的生长期间有利于横向生长以便产生围绕间隙115的衬里。第一子部分112和第二子部分113可以具有不同的微结构。举例来说，第一子部分112的平均颗粒尺寸可以大于第二子部分113的平均颗粒尺寸。
在一些未示出的实施例中，导电层103涂覆贯穿衬底通孔的侧壁，并且围绕延伸贯穿衬底90的整个厚度的间隙。
在后续的处理步骤中，例如在后续的退火工艺期间可以使衬底90经受升高的温度。升高的温度可以导致第一子部分112和第二子部分113内的颗粒生长，从而使得第二子部分113的基底与第一子部分112之间的界面不再是可辨别的。布置在盲通孔100的侧壁上的第二子部分113的区段可以通过微结构的差异（例如更小的平均颗粒尺寸）而与填充盲通孔100的第一子部分112是可辨别的。
为了把源极电耦合到衬底90的后表面110，对初始衬底90的后表面110进行加工以便移除材料并且在最终衬底90’的后表面117中暴露出盲通孔101的基底116，正如图12中所示出的那样。衬底90’的完工厚度可以被减小到大约60μm。
由导电层103的第一子部分112的暴露出的基底116在后表面111中形成导电区域。第一子部分112和第二子部分113提供导电通孔119，所述导电通孔119从最终半导体衬底90’的后表面117延伸到前表面92。
图13示出了沉积在最终半导体衬底90’的后表面117和导电通孔119的基底116上的一个或另外的导电层118。导电层118通过导电层103耦合到源极95。最终衬底90’的后表面117上的导电层118可以被用来安装设备并且把源极95电耦合到管芯焊盘或凸缘。
图14示出了半导体衬底90’的实施例，其中被导电通孔119的第二子部分113围绕的间隙115由布置在衬底90’的前表面92上的第一导电层103上的电介质层122封顶，从而在导电通孔119内形成空腔120或空隙。
在一些实施例中，空腔120可以由铺衬空隙115的第一电介质层121和对导电通孔119的开放末端形成顶盖的第二电介质层122定义。第二电介质层122与第一电介质层121一起定义空腔120的所有侧面。
根据在本文中所描述的任一个实施例的包括一个或更多LDMOS晶体管的半导体设备可以用于高频功率放大电路，诸如用于在700MHz到3.6GHz的范围内的频率下操作的蜂窝通信的RF功率放大电路、蜂窝通信网络中的功率转换以及Doherty配置放大电路。
为了易于描述，使用诸如“在…以下”、“在…之下”、“下”、“在…之上”、“上”等的空间相对术语以便解释一个元件相对于第二元件的定位。除了不同于附图中所描绘的方位之外，这些术语意图涵盖设备的不同方位。此外，诸如“第一”、“第二”等的术语也被用来描述各个元件、区段、节段等等并且也不意图进行限制。相同的术语在整个描述中始终指代相同的元件。
在本文中所使用的术语“具有”、“含有”、“包含”、“包括”等等是开放性术语，所述开放性术语表明所陈述的元件或特征的存在，而不排除附加的元件或特征。除非上下文明确地另有所指，否则冠词“一个”、“一项”和“所述”意图包括复数以及单数。应理解的是，除非明确地另行表明，否则在本文中所描述的各个实施例的特征可以彼此组合。
虽然在本文中示出并描述了具体的实施例，但是本领域普通技术人员将认识到，在不背离本发明的范围的情况下，可以用多种替换和/或等效的实现方式来替代所示出并描述的具体实施例。本申请意图涵盖在本文中所讨论的具体实施例的任何适配或变型。因此，意图是本发明仅由权利要求书及其等效表述限制。

Claims (26)

1.一种用于把布置在衬底的第一表面处的晶体管结构的电极电耦合到布置在与第一表面相对的衬底的第二表面处的导电层的方法，所述方法包括：
在衬底中形成邻近晶体管结构的盲通孔；
把第一导电层沉积到盲通孔的侧壁和第二导电层的区段上，所述第二导电层布置在衬底的第一表面上邻近盲通孔并且耦合到晶体管结构的电极；
对衬底的第二表面进行加工从而暴露出第一导电层的一部分；以及
把第三导电层沉积到衬底的第二表面和第一导电层的所述部分上，以便把第三导电层与晶体管结构的电极电耦合。
2.根据权利要求1所述的方法，其中，第一导电层具有厚度t1并且第二导电层具有厚度t2，其中t1≥5t2。
3.根据权利要求2所述的方法，其中，第一导电层包括高纯铜并且第二导电层包括Ti。
4.根据权利要求1所述的方法，其中，沉积第一导电层包括：
用导电材料填充盲通孔的基底；以及
把导电连接层共形沉积到所述导电材料、所述盲通孔的侧壁以及邻近所述盲通孔布置在衬底的第一表面上的所述第二导电层的所述区段上。
5.根据权利要求4所述的方法，其中，所述导电连接层具有厚度t1并且第二导电层具有厚度t2，其中t1≥5t2。
6.根据权利要求5所述的方法，其中，所述导电连接层包括高纯铜并且第二导电层包括Ti。
7.根据权利要求4所述的方法，还包括：
在盲通孔中的导电连接层之上形成电介质层；以及
在第一表面中的盲通孔的开放末端之上形成另一个电介质层，从而在盲通孔内形成封闭的空腔。
8.根据权利要求1所述的方法，其中，通过电镀来沉积第一导电层。
9.根据权利要求1所述的方法，还包括：
将掩模施加到第一表面，从而使得将开口定位在盲通孔和第二导电层的所述区段之上并且使得晶体管结构的电极被掩模覆盖；
将第一导电层施加到掩模的所述开口中；以及
将衬底的第一表面平面化，从而使得第一导电层的上表面与布置在衬底的第一表面上的氧化物层的上表面基本上共面。
10.根据权利要求1所述的方法，还包括：
将多层衬垫沉积到盲通孔中并且沉积到邻近通孔在衬底的第一表面上的第二导电层的所述区段上；以及
将第一导电层沉积到多层衬垫上。
11.根据权利要求10所述的方法，其中，被沉积到盲通孔的侧壁上的多层衬垫的一部分的层数不同于被沉积在衬底的第一表面上的第二导电层的所述区段上的多层衬垫的一部分的层数。
12.根据权利要求1所述的方法，其中，第一导电层被耦合到晶体管结构的源极电极。
13.根据权利要求1所述的方法，其中，所述晶体管结构是LDMOS（横向扩散金属氧化物半导体）晶体管结构，并且所述电极是硅衬底的高度掺杂的源极区段。
14.根据权利要求13所述的方法，其中，所述硅衬底具有体电阻率ρ≥100欧姆厘米。
15.一种半导体设备，包括：
包括前表面的半导体衬底；
LDMOS晶体管，布置在半导体衬底的前表面中并且具有本征源极；以及
贯穿衬底通孔，
其中，第一导电层铺衬贯穿衬底通孔的侧壁并且从贯穿衬底通孔延伸到半导体衬底的前表面上并且与本征源极电耦合。
16.根据权利要求15所述的半导体设备，其中，第一导电层包括高纯铜。
17.根据权利要求15所述的半导体设备，还包括：第二导电层，布置在衬底的前表面上并且从本征源极朝向所述第一导电层横向延伸，其中所述第一导电层被布置在所述第二导电层的一部分上。
18.根据权利要求17所述的半导体设备，其中，第一导电层具有厚度t1并且第二导电层具有厚度t2，其中t1≥5t2。
19.根据权利要求18所述的半导体设备，其中，第一导电层包括高纯铜并且第二导电层包括Ti。
20.根据权利要求17所述的半导体设备，还包括：在衬底的后表面上的第三导电层，经由所述第一导电层和所述第二导电层而电耦合到本征源极。
21.根据权利要求15所述的半导体设备，还包括在所述第一层与所述贯穿衬底通孔的侧壁以及衬底的前表面之间的多层衬垫。
22.根据权利要求21所述的半导体设备，其中，贯穿衬底通孔的侧壁上的多层衬垫的一部分的层数不同于被沉积在半导体衬底的前表面上的多层衬垫的一部分的层数。
23.根据权利要求21所述的半导体设备，其中，所述多层衬垫与衬底直接接触。
24.根据权利要求15所述的半导体设备，还包括布置在贯穿衬底通孔的基底处的导电插塞，其中第一导电层被布置在所述导电插塞上。
25.根据权利要求24所述的半导体设备，其中，所述贯穿衬底通孔还包括：第一导电层上的一个或更多电介质层，在贯穿衬底通孔内封闭空腔。
26.根据权利要求15所述的半导体设备，其中，所述半导体衬底具有体电阻率ρ≥100欧姆厘米。
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