CN101635272A - 内连结构的形成方法 - Google Patents

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Abstract

本发明提供了一种在半导体集成电路中的内连结构的形成方法。本发明的内连结构的形成方法通过双镶嵌工艺形成内连导线与介层物，包括：于一基板的表面上形成一介层物介电层；形成一蚀刻停止层于该介层物介电层之上；图案化该蚀刻停止层，以形成多个穿透该蚀刻停止层内的开口；形成一沟槽介电层于经图案化的该蚀刻停止层之上；于该沟槽介电层内形成多个沟槽开口，所述多个沟槽开口分别位于该蚀刻停止层内的所述多个开口上；以及穿透该沟槽介电层内与该蚀刻停止层内的所述多个开口而于该介层物介电层内形成多个介层物开口。本发明免除了起因于介层物与沟槽硬掩模间的误对准情形所造成的金属桥接/断路等问题。避免了高深宽比蚀刻开口所遭遇问题。

Description

内连结构的形成方法
技术领域
本发明涉及于超大型半导体集成电路(very-large-scale semiconductorintegrated circuit，VLSI)中内连结构(interconnect structures)的形成方法，且特别涉及采用自对准双镶嵌工艺的内连结构的形成方法。
背景技术
双镶嵌内连结构为用于内部连接位于集成电路内用于高速及可靠信号传递的半导体装置的公知方法之一，其特别适用于当集成电路中如半导体装置的元件尺寸持续缩减时的应用。双镶嵌内连结构为在形成于介电层中的沟槽与介层物中嵌入金属导线所形成。相较于其他公知方法，双镶嵌内连结构的工艺步骤较少且具有较高的成品率与可靠度。双镶嵌内连结构也特别适用于采用如铜的金属的应用，借以提供期望的导电性。然而，铜金属不容易通过离子蚀刻方式将之图案化且其极易扩散进入金属层间介电层与硅等膜层或材料中，因而劣化了元件表现。图1A-图1G为一系列剖面图，分别示出了在部分制备的集成电路之中用于形成内连结构的一公知双镶嵌工艺。
请参照图1A，显示了用于双镶嵌程序的一基板10。基板10包括一介电层13，基板10例如为二氧化硅或含有机物的低介电常数材料等材质的基板，而介电层13则具有经蚀刻形成的数个导线图案(如沟槽与介层物等图案)。介电层13可为位于例如硅的半导体基板上的一层间介电层(inter-layer dielectriclayer，ILD layer)，或者为位于具有下方内连物(underlying interconnect level)的另一介电层上的一金属层间介电层(inter-metal dielectric layer，IMD layer)。介电层13内嵌入有内连功能的铜金属导线17，借以电性耦接位于一下方内连膜层内的导电构件以及位于一上方内连膜层内的导电构件。
请参照图1B，于基板之上形成一扩散阻障层19，以避免下方的铜材料扩散进入介电材料与硅之中。接着，于扩散阻障层19之上沉积形成双层介电结构20中的介层物介电层14。接着于介层物介电层14之上沉积形成一蚀刻停止层21。接着采用形成介层物介电层14的相似方式于蚀刻停止层21上继续形成双层介电结构20中的沟槽介电层16。接着于沟槽介电层16的顶面上沉积形成抗反射层23。接着于欲形成内连导线与内连介层物之处蚀刻移除部分的沟槽介电层16以及介层物介电层14，抗反射层23有助于形成这些蚀刻图案时的光刻工艺的实施。
请继续参照图1C，接着针对双层介电结构20施行光刻与蚀刻工艺，以形成设置金属导线的数个开口。在公知的“介层物先形成”方法中，首先针对双层介电结构20施行一第一光刻与蚀刻工艺，在此双层介电结构20的表面上涂布有一阻剂层且通过上述光刻程序曝光后而于阻剂层中形成介层物的图案。这些介层物的图案经过显影后而形成于阻剂层之中，并接着实行一各向异性蚀刻工艺以在双层介电结构20之中形成数个介层物开口25。上述蚀刻工艺蚀刻通过了沟槽介电层16、蚀刻停止层21、介层物介电层14与扩散阻障层19并停止于基板10上。
请参照图1D，接着对双层介电结构20施行第二光刻与蚀刻工艺，此时双层介电结构20上涂布有一阻剂层且通过上述光刻工艺曝光后而于阻剂层中形成沟槽图案。接着于显影后于阻剂层中形成沟槽的图案，并通过一各向异性蚀刻程序以切割并形成数个沟槽开口27。蚀刻形成沟槽开口27的过程经过控制而不会穿透蚀刻停止层21。因此，在沟槽介电层16内便蚀刻形成了数个沟槽开口27，而这些沟槽开口27则分别连接于先前形成于介层物介电层14内的一介层物开口25，这些介层物开口25用于电性耦接位于下方的内连结构之用。
请参照图1E，接着采用公知沉积工艺，例如化学气相沉积、等离子体辅助化学气相沉积、溅镀与电镀等工艺，在这些介层物开口25与沟槽开口27内填入铜材料35。接着施行一平坦化程序以自双镶嵌结构20的顶面以移除过量的铜材料，借以提供一平坦表面以利后续工艺步骤的施行。一般而言，在填入铜材料35于经蚀刻所形成的介层物开口25以及与沟槽开口27内之前，通常会先沉积形成顺应的扩散阻障层。扩散阻障层避免了铜材料扩散进入硅以及介电层间介电层以及金属层间介电层内。适用于扩散阻障层的材料包括钽、氮化钽、钨、钛、钨化钛、氮化钛以及其他相似物等。
或者，介层物开口25与沟槽开口27可通过公知的“沟槽先行形成”方法所形成，在此法中先通过第一光刻与蚀刻工艺的实施以图案化并蚀刻形成这些沟槽开口27，并接着通过第二光刻与蚀刻程序的实施以图案化与蚀刻形成这些介层物开口。
随着半导体装置的临界尺寸逐渐缩减的趋势，上述图案化的介层物开口与沟槽开口的尺寸也将进一步窄化与加深，即介层物开口与沟槽开口的深宽比(aspect ratio)将大幅增加。因此，在如45纳米或少于45纳米的先进工艺节点的工艺中，经窄化的沟槽开口的线宽将趋近于介层物开口的线宽以符合大幅增加的绕线需求。如此的趋势将使得现今双镶嵌结构的形成方式遭遇了至少于下列所述几点的严峻挑战。
首先，由于金属线密度的大幅增加，在目前的两次光刻与蚀刻程序施行时的介层物图案与沟槽图案间的对准情形变的较为困难且较为容易出错。在介层物图案与沟槽图案间的细微误对准情形可能导致了双镶嵌结构内出现断路(open)或短路(short)，导致了大幅的成品率损失与可靠度的问题。举例来说，如图1F所示的实施情形中的沟槽图案与介层物图案不对准时，将于铜导线与铜介层物之间形成了不期望的金属桥接现象与断路现象。
此外，随着于双镶嵌结构内的介层物开口与沟槽开口的深宽比的增加，其不利形成双镶嵌结构时所应用的光刻程序的实施，上述光刻程序于第二光刻与蚀刻程序施行之前需由第一光刻与蚀刻程序施行之后所形成的蚀刻开口内填入如非晶碳(amorphous carbon)的可灰化阻剂沉积材料。由于这些先进的工艺节点内的介层物开口与沟槽开口的深宽比经过增加后恐会在未填入或部分填入的蚀刻开口内的形成孔洞以及造成不期望的表面步阶高度以及其他不良效应，因而明显地劣化或不利于目前的可灰化阻剂材料的填入。
发明内容
有鉴于此，本发明提供了一种内连结构的形成方法，以解决上述公知问题。
于一实施例中，本发明的内连结构的形成方法，包括：
于一基板的表面上形成一介层物介电层；形成一蚀刻停止层于该介层物介电层之上；图案化该蚀刻停止层，以形成多个穿透该蚀刻停止层内的开口；形成一沟槽介电层于经图案化的该蚀刻停止层之上；于该沟槽介电层内形成多个沟槽开口，所述多个沟槽开口分别位于该蚀刻停止层内的所述多个开口上；以及穿透该沟槽介电层内与该蚀刻停止层内的所述多个开口而于该介层物介电层内形成多个介层物开口。
于另一实施例中，本发明的内连结构的形成方法，包括：
于一基板上形成一第一介电层；形成一蚀刻停止层于该第一介电层上；施行一第一光刻程序，以形成穿透该蚀刻停止层内的多个开口；形成一第二介电层于该蚀刻停止层之上；施行一第二光刻程序，以于该第二介电层内形成多个图案化的沟槽开口，所述多个沟槽开口大体对准于位于该蚀刻停止层内的所述多个开口；以及采用该图案化的蚀刻停止层作为硬掩模，于该第一介电层内形成多个介层物开口。
本发明的内连结构的形成方法具有以下优点。第一，沟槽开口与介层物开口通过施行单一光刻与蚀刻步骤而形成。硬掩模膜层与沟槽掩模膜层间的对准情形非如公知双镶嵌工艺为必要的。如此可免除了起因于介层物与沟槽硬掩模间的误对准情形所造成的金属桥接/断路等问题。第二，于本发明的形成内连结构的方法并不需要如公知双镶嵌工艺需要进行连续的光刻与蚀刻程序，因此抗反射涂层的填入问题较小，因此避免了公知高深宽比蚀刻开口所遭遇问题。
为了让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合附图，作详细说明如下。
附图说明
图1A-图1F为一系列剖面图，显示了依据公知双镶嵌工艺所形成的内连结构的制作情形；
图2A-图2E为一系列剖面图，分别显示了依据本发明的一实施例中的内连结构的形成方法中不同阶段的制造情形；
图3A-图3D为一系列剖面图，显示了依据本发明的一实施例的回蚀刻程序中不同阶段的制造情形；以及
图4A-图4F为一系列剖面图，显示了依据本发明的另一实施例中的内连结构的形成方法中不同阶段的制造情形。
上述附图中的附图标记说明如下：
10～基板；
13～介电层；
14～介层物介电层；
16～沟槽介电层；
17～铜金属导线；
19～扩散阻障层；
20～蚀刻停止层；
21～蚀刻停止层；
23～抗反射层；
25～抗反射层；
27～沟槽开口；
35～铜材料；
100～基板；
113～层间介电层/金属层间介电层；
114～介层物介电层；
116a～第一沟槽氧化硅层/第一沟槽介电层；
116b～第二沟槽氧化硅层/第二沟槽介电层；
116～沟槽介电层；
117a～介层物/接触物部；
117b～导线部；
117～内连结构；
119～扩散阻障层；
121～介层物介电层；
124～开口；
125～抗反射层；
127～开口；
130～步阶高度；
135～牺牲层；
145～抗反射层；
150～内连结构；
155A、155B～导线图案；
157A～沟槽/介层物开口；
157B～沟槽开口；
158～扩散阻障层；
160A～沟槽/介层物内连结构；
160B～沟槽内连结构；
169～扩散阻障层；
200～内连结构；
214～内连结构；
216～沟槽介电层；
221～内连结构；
260A、260B～内连结构；
PR～阻剂层。
具体实施方式
本发明将通过以下实施例解说形成自对准双镶嵌内连结构的方法。通过以下数个实施例以解说通过单一各向异性蚀刻程序的施行并采用介于介层物介电层与沟槽介电层间的预先形成与预先图案化的阻障层作为介层物开口蚀刻时的自对准硬掩模。于优选实施例中，可改善先进技术节点的制作，使得其内形成的沟槽与介层物间对准情形获得改善。于优选实施例中也提供了于高深宽比的沟槽开口与介层物开口的材料填入的改善方案，其即为当今双镶嵌制造技术所遭遇的问题之一。
请参照图2A，显示了用于本实施例的双镶嵌工艺中的基板100。在此，基板100包括了埋设有内连结构117的层间介电层(ILD)或金属层间介电层(IMD)113。于一实施例中，内连结构117包括介层物/接触物部117a以及导线部117b。介层物/接触物部117a可耦接于下方的内连膜层或半导体基板，而于先进技术的节点中导线部117b则可具有近似于介层物/接触物部117a尺寸的一尺寸。为了简化描述，在此仅示出了一内连结构117，然而实际上于层间介电层或金属层间介电层113内可形成有多个内连结构117。适用于内连结构117的金属包括铝、铜与钨或相似的材料。于基板100之上形成有扩散阻障层119以避免下方内连结构117内的材料扩散进入介电层与硅之内。于扩散阻障层119的顶面或底面处也可包括一黏着促进层。适用于扩散阻障层119的材料包括氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)或相似物。扩散阻障层119可通过如溅镀的一物理气相沉积程序，或通过化学气相沉积程序所形成。于以下优选实施例中采用“基板100”称呼一起始工件，而于下文中“基板”与“晶片基板”等描述则可为互换并借以称呼于优选实施例内的中间工艺步骤施行完毕后所得到的晶片表面。
请参照图2B，于扩散阻障层119之上沉积形成介层物介电层114。于一实施例中，介层物介电层114包括化学气相沉积形成的二氧化硅层，例如为未经掺杂的硅玻璃层，介层物介电层114可通过等离子体加强型化学气相沉积形成且具有介于约1500-3000埃之一厚度。于另一实施例中，介层物介电层114包括一或多个低介电常数(具有约3.5或少于3.5的介电常数)介电材料，例如为有机硅玻璃(organic silicate glass，OSG)、多孔性的甲基硅酸盐(porous methylsilsesquioxane，p-MSQ)、含氢硅酸盐(hydrogen silsesquioxane，HSQ)及相似物，其通过适当沉积程序所形成。接着沉积一蚀刻停止层121于介层物介电层114之上。于本实施例中，蚀刻停止层121包括氮化硅、氮氧化硅、氮碳化硅及相似材料，具有约为600埃之一厚度且可通过等离子体加强型化学气相沉积程序所形成，虽然其也可采用其他适当工艺所形成。
请继续参照图2C，对基板施行第一光刻与蚀刻程序，以于蚀刻停止层121内形成数个开口。于施行第一光刻蚀刻程序之前，优选地可于基板表面形成抗反射层(BARC)125以利光刻程序的进行。于基板之上则涂布有阻剂层PR且光刻地曝光此阻剂层以形成相似于用于后续工艺步骤中的介层物图案的图案，此图案接着经过显影而形成于阻剂层PR之内。值得注意的是于本实施例中，在目前工艺步骤中经过显影形成的图案化的开口124的尺寸大体与介层物图案的开口的尺寸相同。于其他实施例中，此图案化的开口124的尺寸则大于介层物图案的开口的尺寸。于一实施例中，采用如XT 1077i的193纳米浸润型光刻系统时以形成介于纳米尺寸的图案，例如是形成介于32～90纳米临界尺寸且具有不大于其两倍临界尺寸的一间距。
请参照图2D，接着对基板施行一各向异性蚀刻，以于蚀刻停止层121内蚀刻形成一开口127的并停止于介电物介电层114处。于一实施例中，采用目前所使用的氮化硅、氮氧化硅及氮碳化硅等蚀刻技术以于未经掺杂硅玻璃材质的介电物介电层114内形成此开口127。且优选地可采用轻度过度蚀刻，以确保完全移除于开口127内的蚀刻停止层121。当上述蚀刻程序结束后，图案化的开口127具有大体相同于介层物的尺寸的一尺寸。上述工艺中采用一介层物光掩模以蚀刻并图案化此开口127，进而于蚀刻停止层121内形成具有介层物图案的硬掩模。于另一实施例中，此图案化的开口127具有大于所对应的介层物的尺寸的一尺寸，且于依据各技术节点的需求于其各侧边具有约10～50％的尺寸裕度。举例来说，当采用具有介层物临界尺寸为45纳米的一先进技术时，其对应的蚀刻停止层开口127将具有约为70纳米的一尺寸，且具有于介层物开口的各侧边约12.5纳米的一尺寸裕度。于下文中，也称呼此具有蚀刻形成的图案化开口127的蚀刻停止层121为一硬掩模121。接着施行等离子体灰化程序以移除残留于晶片基板上的抗反射层125的材料。
请参照图2E，接着于晶片基板上沉积形成一沟槽介电层116，以覆盖蚀刻停止层121并使之填入于蚀刻停止层内的开口127内。于一实施例中，沟槽介电层116包括化学气相沉积形成的二氧化硅层，具有约为2000～4000埃的一厚度。于优选实施例中，沟槽介电层116包括一或多个低介电常数介电材料，例如为有机硅玻璃(organic silicate glass，OSG)、多孔性的甲基硅酸盐(porous methylsilsesquioxane，p-MSQ)、含氢硅酸盐(hydrogen silsesquioxane，HSQ)及相似物，其通过适当程序所形成。无论其所使用的材料与工艺，沟槽介电层116优选地具有以下特性：可填充于蚀刻停止层内的开口127时大体不会产生孔洞以及于沟槽介电层116沉积完毕后具有大体平坦的基板表面。上述特性对于工艺整合、元件可靠度与产品成品率等目的极为有利。
当沟槽介电层116采用氧化硅材料时，可采用多种化学气相沉积方法以形成此氧化硅材料。于一实施例中，沟槽介电层116的氧化硅材料采用等离子体加强型化学气相沉积方式于介于300～500℃的温度下沉积形成。其采用包括含流量介于30～3000sccm的硅甲烷以及流量介于30～3000sccm的氧化亚氮的一混合反应气体所形成，其实际的反应气体流量则依据实际应用与晶片尺寸而定。
除了等离子体加强型化学气相沉积方式，沟槽介电层116内的氧化硅材料也可沉积采用高密度等离子体化学气相沉积方式于介于350～700℃温度下以及介于1000～10000W的射频功率下形成。其采用含有流量介于30～3000sccm的硅甲烷以及流量介于30～3000sccm的氧气的混合反应气体所形成。高密度等离子体化学气相沉积法的施行压力(于毫托mT的范围)通常数倍低于对等离子体加强型化学气相沉积法的施行压力。此外，于高密度等离子体反应器内，由于电源耦合感应地而不是电容耦合地而提供至等离子体，进而产生了较高的等离子体密度。于高密度等离子体反应器中，由于压力与等离子体特性，于沉积膜层表面的原子碰撞可较其于相较于等离子体加强型化学气相沉积反应器中具有较高能量，以致于气固碰撞而导致溅镀并形成了沉积膜层。这些存在于等离子体加强型化学气相沉积法与高密度等离子体程序的物理与化学上的差异造成了沉积膜层成长方面的显著差异。举例来说，通过等离子体加强型化学气相沉积工艺所形成的氧化硅膜层116具有平坦的表面形态，而高密度等离子体的氧化硅沉积程序则表现出较佳的填充能力。
于本发明中的优选实施例中，沟槽介电层116的形成通过多重步骤的化学气相沉积方式所形成并具有一双膜层形态。首先施行高密度等离子体化学气相沉积程序以形成第一沟槽氧化硅层116a，其具有介于1000～2000埃的一厚度，其实际的薄膜厚度则依据实际应用以及晶片尺寸而定。上述高密度等离子体化学气相沉积程序优选地于介于约350～700℃的温度下以及于介于1000～10000W的功率下施行。其采用了包括流量介于30～3000sccm的硅甲烷以及流量介于30～3000sccm的氧气所组成的反应气体。接着，施行一等离子体加强型化学气相沉积程序以沉积一第二沟槽氧化硅层116b，其具有介于1000～2000埃的一厚度，并可采用相同或不同的反应腔所形成，其实际厚度则依据实际应用与晶片尺寸而定。上述采用多重步骤的化学气相沉积程序形成了沟槽介电层116，并使得其内的氧化硅材质具有大体无孔洞地填入于蚀刻停止层内的开口127内且于沉积后具有大体平坦表面等期望特性。
于另一实施例中，相似于前述的双重膜层结构的沟槽介电层116中则采用了不同于前述的第二沟槽介电层116b内的二氧化硅材料与其制作情形。于本实施例中，第二沟槽介电层116b包括一或多个低介电常数材料，例如为有机硅玻璃(organic silicate glass，OSG)、多孔性的甲基硅酸盐(porousmethylsilsesquioxane，p-MSQ)、含氢硅酸盐(hydrogen silsesquioxane，HSQ)及相似物，其通过如等离子体加强型化学气相沉积程序的一适当程序所形成。低介电常数的材料的应用有助于降低层间介电层/金属层间介电层的电容表现，其可降低信号的阻容延迟并改善信号表现。因此，本实施例适用于高速的逻辑超大型集成电路产品的应用。
于另一实施例中，可于用于形成氧化硅材质的第一沟槽介电层116a的高密度化学气相沉积施行之后以及形成氧化硅、低介电常数介电材料或其他适当介电材料的第二沟槽介电层116b的等离子体加强型化学气相沉积施行之前，对晶片基板施行一平坦化程序。上述平坦化程序可达成期望的高度表面平坦度。以下则揭示了可应用的平坦化程序的实施情形。
请参照图3A，显示了如图2E所示的通过高密度等离子体化学气相沉积工艺沉积形成于晶片基板内且具有介于1000～2000埃的一厚度的第一沟槽介电层116a。由于高密度等离子体的氧化硅沉积的工艺特性，此时第一沟槽介电层116a于蚀刻停止层121的开口127内表现出大体无孔洞的填充表现，然而于蚀刻停止层121表面上留下了不期望的步阶高度130。因此，请参照图3B，平坦化程序的施行首先通过涂布一或多个牺牲层135，例如阻剂、聚酰亚胺以及旋涂玻璃等一般低黏度液体。接着晶片基板经过烘烤后将上述液体固化成为厚度够厚的薄膜并形成大体平坦的表面。请参照图3C，接着通过等离子体蚀刻程序的施行以回蚀刻牺牲层135直至蚀刻移除所有的牺牲层135以及部分的第一沟槽介电层116a，进而留下适用于沉积如氧化硅、低介电常数材料或其他适当介电材料等材质的第二沟槽介电层116b的一大体平坦表面。
请参照图3D，于另一实施例中，也可于完成了如前所述具有一或多重膜层结构的沟槽介电层116之后，再通过额外的平坦化步骤的施行，例如为化学机械研磨步骤，以于晶片基板上形成有利于后续工艺步骤施行的一大体平坦晶片表面。
请继续参照图4A，接着对晶片基板施行第二光刻与蚀刻程序，以于沟槽介电层116与介层物介电层114内形成数个作为导线图案的开口。如图4A所示，导线图案155A用于形成包括形成于位于介层物介电层114内的一介层物上且位于沟槽介电层116内的一内连导线的双镶嵌内连结构，而导线图案155B用于包括位于沟槽介电层116内的内连导线的一单镶嵌内连结构。同样地，于一实施例中，上述导线图案采用如XT 1700i的193纳米浸润型光刻系统所形成，且其具有如介于32-90纳米的临界尺寸以及不大于此临界尺寸两倍的一间距。于基板表面首先形成抗反射涂层145以利光刻程序的进行。接着于基板表面上涂布形成阻剂层PR并接着光刻地曝光而形成导线图案155A与155B于其内，这些图案在经过显影后而形成于阻剂层PR内。于一实施例中，于目前工艺步骤中图案155A经过显影后将具有大于一介层物的一尺寸，而经图案化的蚀刻停止层121则将作为介层物图案的一硬掩模。于另一实施例中，上述图案155A作为介层物图案之用，而于先前形成的掩模层121内所形成的开口127则具有尺寸大于介层物的尺寸。形成图案155A与155B的光掩模则可中心地对准于硬掩模层121并具有10～50％的侧边尺寸裕度。于对应于图2D所示的情形，介层物的临界尺寸约为45nm，而位于硬掩模121上的开口127则具有约为70nm的一临界尺寸，因而具有约为50％的侧边尺寸裕度。
接着，对晶片基板施行一各向异性蚀刻程序。如图4B所示，此蚀刻程序首先蚀刻穿够了抗反射层145以及沟槽介电层116。当仅需于沟槽介电层116内形成内连导线时，此蚀刻程序将停止于蚀刻停止层121处，然而在需要在介层物介电层114内形成介层物时，此蚀刻程序可更进一步抵达介电层114内。上述工艺需要图案化的蚀刻停止层121的使用以于此蚀刻工艺施行至介层物介电层114时作为硬掩模之用。上述蚀刻工艺可进一步进入介层物介电层114以蚀刻通过扩散阻障层119并停止于下方的内连结构117。并可通过一轻度的过度蚀刻的施行以确保完全露出了内连结构117。当蚀刻程序完成后，沟槽与介层物部分的开口157A可于一单一蚀刻步骤中同时且自对准地形成。此外，也可同时形成用于双镶嵌内连结构的沟槽/介层物开口157A以及用于单镶嵌内连结构的沟槽开口157B。
图4B示出了于一实施例中当蚀刻后的开口157A具有大于介层物尺寸的一尺寸的实施情形，而经图案化的蚀刻停止层121作为介层物图案的硬掩模。图4C则示出了另一实施例中当蚀刻后的开口157A具有大体相似于介层物开口尺寸的一尺寸，而位于先前形成的硬掩模121内的开口127则具有大于介层物图案尺寸的一尺寸。于其他实施例中，介于导线图案157A与157B的误对准情形，以及硬掩模121处所产生的误差情形通常不会造成邻近的内连结构间的短路或断路情形。如此有助于改善先进工艺节点的制作中双镶嵌内连结构制作时工艺裕度。
请参照图4D，于另一实施例中，抗反射层145具有一BARC-SiON-ARD(抗反射材料，如amorphous carbon)层叠形态。于本实施例中，前述蚀刻步骤可包括多重蚀刻步骤。举例来说，首先通过第一蚀刻步骤的施行并采用PR图案作为掩模，借以蚀刻BARC，接着通过第二蚀刻步骤的施行并采用BARC图案作为后续蚀刻步骤的掩模，借以蚀刻SiON，及通过第三蚀刻步骤的施行并采用SiON图案作为掩模以蚀刻ARD，并接着进行后续蚀刻工艺。于本实施例中，这些蚀刻步骤临场地(in-situ)进行，以将光掩模上纳米尺寸的图案通过蚀刻而准确地转移至晶片基板上。
请参照图4E，接着可施行一等离子体灰化程序，以移除位于晶片上的阻剂层PR及/或抗反射涂层145。接着于沟槽/介层物开口157A与沟槽开口157B内填入适用于内连结构集成电路内的导电金属。此导电金属材料优选地择自由铝、铜、银、钨及上述材料的合金所组成的族群，虽然本发明中也可采用如其他金属或导电陶瓷的导电材料。上述导电材料采用公知沉积方法而填入于开口内，包括化学气相沉积、等离子体辅助化学气相沉积、溅镀、电镀等方法。于一实施例中，可使用如化学气相沉积、等离子体辅助化学气相沉积、溅镀、电镀等方法等公知沉积工艺以填入铜材料并形成沟槽/介层物内连结构160A与沟槽内连结构160B。接着这些内连结构结构160A与160B于经过平坦化后，以自其顶面处移除过量的铜材料并提供用于后续工艺步骤的一平坦表面。一般而言，于蚀刻形成的沟槽/介层物以及沟槽开口157A与157B内填入铜金属之前会先行形成一顺应的扩散阻障层158。此扩散阻障层158避免了铜扩散进入硅及或层间介电层以及金属层间介电层之内。扩散阻障层158的适当材料包括钽、氮化钽、钨、钛、钨化钛、氮化钛或相似材料。于另一实施例中，于结构为铜金属所填入之前，先行于扩散阻障层158上涂布铜晶种层(未显示)并通过化学机械研磨程序将之平坦化。接着形成相似于扩散阻障层119的相同介电材料与沉积工艺，以形成扩散阻障层169于晶片基板表面，借以避免下方的内连结构160A与160B的材料扩散进入介电材料与硅之内。工艺至此，于本实施例中的一内连膜层中已形成有一内连结构150。
随着后续工艺步骤的施行，可重复采用形成内连结构150的必要的光刻程序、介层物/沟槽蚀刻以及导体回填等程序以形成更高位置的内连结构。最后，如图4F所示，便形成了一内连结构200，其包括了介层物介电层214、硬掩模层221、沟槽介电层216、以及内连结构260A与260B。
本发明的前述实施例具有以下优点。第一，沟槽开口与介层物开口通过施行单一光刻与蚀刻步骤而形成。硬掩模膜层与沟槽掩模膜层间的对准情形非如公知双镶嵌工艺为必要的。如此可免除了起因于介层物与沟槽硬掩模间的误对准情形所造成的金属桥接/断路等问题。第二，于本发明实施例中的形成内连结构的方法并不需要如公知双镶嵌工艺需要进行连续的光刻与蚀刻程序，因此抗反射涂层的填入问题较小，因此避免了公知高深宽比蚀刻开口所遭遇问题。
虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，任何本领域普通技术人员在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (13)

1.一种内连结构的形成方法，包括：
于一基板的表面上形成一介层物介电层；
形成一蚀刻停止层于该介层物介电层之上；
图案化该蚀刻停止层，以形成多个穿透该蚀刻停止层内的开口；
形成一沟槽介电层于经图案化的该蚀刻停止层之上；
于该沟槽介电层内形成多个沟槽开口，所述多个沟槽开口分别位于该蚀刻停止层内的所述多个开口上；以及
穿透该沟槽介电层内与该蚀刻停止层内的所述多个开口而于该介层物介电层内形成多个介层物开口。
2.如权利要求1所述的内连结构的形成方法，其中穿透该蚀刻停止层的所述多个开口较所述多个介层物开口大10～50％。
3.如权利要求1所述的内连结构的形成方法，其中所述多个沟槽开口与所述多个介层物开口采用一共同的光刻与蚀刻步骤所形成。
4.如权利要求1所述的内连结构的形成方法，其中形成该沟槽介电层包括：
采用高密度等离子体气相沉积工艺形成一第一介电层；以及
采用等离子体加强型化学气相沉积程序以形成一第二介电层于该第一介电层上。
5.如权利要求4所述的内连结构的形成方法，于形成该沟槽介电层之后还包括平坦化该基板表面的步骤。
6.如权利要求1所述的内连结构的形成方法，还包括于所述多个介层物开口与所述多个沟槽开口内填入导电材料的步骤。
7.一种内连结构的形成方法，包括：
于一基板上形成一第一介电层；
形成一蚀刻停止层于该第一介电层上；
施行一第一光刻程序，以形成穿透该蚀刻停止层内的多个开口；
形成一第二介电层于该蚀刻停止层之上；
施行一第二光刻程序，以于该第二介电层内形成多个图案化的沟槽开口，所述多个沟槽开口大体对准于位于该蚀刻停止层内的所述多个开口；以及
采用该图案化的蚀刻停止层作为硬掩模，于该第一介电层内形成多个介层物开口。
8.如权利要求7所述的内连结构的形成方法，其中该第一光刻程序采用一介层物遮罩层而实施。
9.如权利要求7所述的内连结构的形成方法，其中该第二介电层大体完全地填入于该蚀刻停止层内的所述多个开口。
10.如权利要求7所述的内连结构的形成方法，其中该第一光刻程序与该第二光刻程序分别为一浸润型光刻程序。
11.如权利要求7所述的内连结构的形成方法，其中形成该第二介电层包括：
采用高密度等离子体加强型化学气相沉积法形成一下方膜层；以及
采用等离子体加强型化学气相沉积法以形成一上方膜层于该下方膜层之上。
12.如权利要求11所述的内连结构的形成方法，还包括平坦化该上方介电层表面的步骤。
13.如权利要求7所述的内连结构的形成方法，还包括于所述多个介层物开口与所述多个沟槽开口内填入导电材料的步骤。
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