CN107546196B - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN107546196B
CN107546196B CN201710516059.XA CN201710516059A CN107546196B CN 107546196 B CN107546196 B CN 107546196B CN 201710516059 A CN201710516059 A CN 201710516059A CN 107546196 B CN107546196 B CN 107546196B
Authority
CN
China
Prior art keywords
terminal
semiconductor device
conductive material
lead frame
exposed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710516059.XA
Other languages
English (en)
Other versions
CN107546196A (zh
Inventor
岩井裕次
宫胁胜巳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN107546196A publication Critical patent/CN107546196A/zh
Application granted granted Critical
Publication of CN107546196B publication Critical patent/CN107546196B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49531—Additional leads the additional leads being a wiring board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49558—Insulating layers on lead frames, e.g. bridging members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48175—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H01L2224/49176—Wire connectors having the same loop shape and height
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

本发明涉及半导体装置及其制造方法，涉及适合用作高频电子部件的半导体装置及其制造方法，本发明的目的在于得到一种利用封装树脂进行封装，具有针对电磁波的屏蔽功能，且能够实现小型化的半导体装置及其制造方法。本发明所涉及的半导体装置具有：引线框架，其具有第1端子和用于接地的第2端子；封装树脂，其将所述引线框架覆盖；露出部，其是所述第2端子的一部分、且从所述封装树脂露出；以及导电性材料，其将所述封装树脂的表面覆盖，在所述露出部与所述第2端子接触。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，涉及适合用作高频电子部件的半导体装置及其制造方法。
背景技术
在专利文献1中公开了利用封装树脂进行封装的半导体装置。就该半导体装置而言，通过利用导电性材料将封装树脂的表面覆盖，从而设置有针对电磁波的屏蔽功能。为了得到屏蔽功能，将导电性材料接地。
专利文献1：日本特开2013－197209号公报
在专利文献1所示的构造中，为了将导电性材料接地，在与半导体装置所具有的端子相比更靠外侧的区域配置有用于接地的导电体。在该构造中，为了对导电体进行配置，需要将芯片尺寸扩大。因此，妨碍半导体装置的小型化。
发明内容
本发明就是为了解决上述的问题而提出的，第1目的在于得到一种半导体装置，该半导体装置由封装树脂进行封装，具有针对电磁波的屏蔽功能，且能够实现小型化。
第2目的在于得到一种半导体装置的制造方法，该半导体装置由封装树脂进行封装，具有针对电磁波的屏蔽功能，且能够实现小型化。
本发明所涉及的半导体装置具有：引线框架，其具有第1端子和用于接地的第2端子；封装树脂，其将所述引线框架覆盖；露出部，其是所述第2端子的一部分、且从所述封装树脂露出；以及导电性材料，其将所述封装树脂的表面覆盖，在所述露出部与所述第2端子接触。
本发明所涉及的半导体装置的制造方法具有下述工序：封装工序，利用封装树脂将具有第1端子和用于接地的第2端子的引线框架覆盖，在所述第2端子形成从所述封装树脂露出的露出部；以及导电性材料形成工序，在所述封装树脂的表面涂敷导电性材料，以在所述露出部使所述导电性材料与所述第2端子接触。
发明的效果
就本发明所涉及的半导体装置而言，引线框架由封装树脂覆盖。因此，第1端子由封装树脂覆盖。另外，在第2端子形成从封装树脂露出的露出部。因此，如果利用导电性材料将封装树脂的表面覆盖，则导电性材料在露出部与第2端子接触。另一方面，第1端子由封装树脂覆盖，因此不与导电性材料接触。因此，能够仅使得用于接地的第2端子与导电性材料接触。因此，能够将成为针对电磁波的屏蔽层的导电性材料接地，得到屏蔽功能。在这里，就本发明所涉及的半导体装置而言，能够在第2端子之上将导电性材料接地。因此，无需为了将导电性材料接地而在与端子相比更靠外侧的区域配置用于接地的导电体。因此，能够将半导体装置小型化。
在本发明所涉及的半导体装置的制造方法中，在封装工序中利用封装树脂将引线框架覆盖。因此，第1端子由封装树脂覆盖。另外，在第2端子形成从封装树脂露出的露出部。因此，如果利用导电性材料将封装树脂的表面覆盖，则导电性材料在露出部与第2端子接触。另一方面，第1端子由封装树脂覆盖，因此不与导电性材料接触。因此，能够仅使得用于接地的第2端子与导电性材料接触。因此，能够将成为针对电磁波的屏蔽层的导电性材料接地，得到屏蔽功能。在这里，就本发明所涉及的半导体装置而言，能够在第2端子之上将导电性材料接地。因此，无需为了将导电性材料接地而在与端子相比更靠外侧的区域配置用于接地的导电体。因此，能够将半导体装置小型化。
附图说明
图1是本发明的实施方式1所涉及的半导体装置的剖视图。
图2是本发明的实施方式1所涉及的半导体装置的俯视图。
图3是对本发明的实施方式1所涉及的半导体装置的制造方法进行说明的图。
图4A表示实施半切割后的状态，是第1端子部分处的剖视图。
图4B表示实施半切割后的状态，是第2端子部分处的剖视图。图4C表示形成导电性材料后的状态，是第1端子部分处的剖视图。图4D表示形成导电性材料后的状态，是第2端子部分处的剖视图。
图5是本发明的实施方式2所涉及的半导体装置的剖视图。
图6是本发明的实施方式2所涉及的半导体装置的俯视图。
图7是本发明的实施方式3所涉及的半导体装置的剖视图。
图8是本发明的实施方式4所涉及的半导体装置的剖视图。
图9是本发明的实施方式4所涉及的引线框架的俯视图。
图10是本发明的实施方式5所涉及的半导体装置的剖视图。
图11是本发明的实施方式6所涉及的半导体装置的剖视图。
标号的说明
10、210、310、410、510、610封装件，100、200、300、400、500、600半导体装置，23第1端子，22、222、322、422、622第2端子，20、220、320、420、620引线框架，30、230、330、430、530、630封装树脂，24、224、324、624露出部，40、240、340、440、540、640、340导电性材料，11、211、511、611端部，50、250、550、650薄壁部，228第3端子，226、326导电性部件，12半导体芯片，21芯片焊盘，429、629引脚，14电路基板
具体实施方式
参照附图，对本发明的实施方式所涉及的半导体装置进行说明。对相同或对应的结构要素标注相同的标号，有时省略重复说明。
实施方式1.
图1是本发明的实施方式1所涉及的半导体装置的剖视图。图2是本发明的实施方式1所涉及的半导体装置的俯视图。本实施方式所涉及的半导体装置100具有引线框架20。引线框架20具有第1端子23及第2端子22。第1端子23及第2端子22配置于半导体装置100的端部11。第2端子22的高度比第1端子23高。第2端子是用于接地的接地端子。此外，如图2所示，在本实施方式中，第1端子23和第2端子22交替地配置，但第1端子23及第2端子22也可以是其他配置及数量。
引线框架20在中央具有用于搭载半导体芯片12的芯片焊盘21。在芯片焊盘21的表面通过接合剂16而固定有半导体芯片12及电路基板14。半导体芯片12及电路基板14通过导线18连接。另外，半导体芯片12及电路基板14通过导线18而与第1端子23连接。电路基板14例如是在陶瓷或者环氧玻璃等电介体基板之上形成有金属配线的基板。另外，电路基板14也可以是在砷化镓、玻璃基板或者硅等半导体基板之上形成有金属配线的基板等。特别是在使用半导体基板的情况下，能够将在半导体芯片12形成的有源元件以外的有源元件集成化在电路基板14之上。
引线框架20由封装树脂30覆盖。封装树脂30的表面由导电性材料40覆盖。此外，在图2中为了方便起见，将封装树脂30及导电性材料40省略。引线框架20、封装树脂30、导电性材料40形成封装件10。在本实施方式中，封装件10是QFN(Quad Flat No－Lead)封装件。
另外，在第2端子22的端部11设置有切口。因此，第2端子22在端部11具有厚度薄的部分。另外，在端部11的厚度薄的部分，第2端子22也比第1端子23高。封装树脂30在端部11具有薄壁部50。在端部11，薄壁部50的高度与第2端子22的高度相等，比第1端子23的高度高。因此，第1端子23成为由封装树脂30包覆的状态。另外，在端部11，形成第2端子22的一部分从封装树脂30露出的露出部24。露出部24及薄壁部50以围绕芯片焊盘21的方式形成在端部11。在端部11，导电性材料40形成为将薄壁部50的表面及露出部24覆盖。此时，在露出部24，第2端子22和导电性材料40接触。
接下来，对半导体装置100的制造方法进行说明。首先，实施端子形成工序。端子形成工序是下述工序，即，将第1端子23及第2端子22形成为第2端子22的高度比第1端子23高。在端子形成工序中，对第1端子23实施半蚀刻。因此，第2端子22的高度比第1端子23高。
然后，将半导体芯片12及电路基板14通过接合剂16固定于芯片焊盘21的表面。然后，将半导体芯片12、电路基板14及第1端子23通过导线18进行配线。然后，实施封装工序。在封装工序中，首先，利用封装树脂30将引线框架20覆盖。由此，能够保护半导体芯片12不受异物及外力的影响。
然后，实施半切割工序。图3是对本发明的实施方式1所涉及的半导体装置的制造方法进行说明的图。此外，在图3中为了方便起见，省略了封装树脂30及导电性材料40。在半切割工序中，在半导体装置100的端部11，以围绕半导体装置100的方式进行半切割。在这里，半切割表示直至不将半导体装置100切断的深度为止对半导体装置100进行切割。其结果，在图3所示的与实线25相比更靠外侧处，在半导体装置100设置切口。
在本实施方式中，将封装树脂30的一部分和第2端子22的一部分切除，直至不到达第1端子23的深度为止对半导体装置100实施半切割。因此，半切割使第1端子23保持包覆状态，使第2端子22从封装树脂30露出。另外，通过半切割，在封装树脂30设置薄壁部50。
图4A表示实施半切割后的状态，是第1端子部分处的剖视图。在半切割工序中，直至不到达第1端子23的表面的深度为止对半导体装置100进行切割。因此，第1端子23在端部11也被封装树脂30覆盖。
图4B表示实施半切割后的状态，是第2端子部分处的剖视图。在半切割工序中，第2端子22的表面及侧面的一部分被切除。其结果，形成第2端子22的一部分从封装树脂30露出的露出部24。因此，在半导体装置100的端部11，露出部24和薄壁部50形成为将芯片焊盘21围绕。
然后，实施导电性材料形成工序。在导电性材料形成工序中，在封装树脂30的表面及露出部24涂敷导电性材料40。图4C表示形成导电性材料后的状态，是第1端子23部分处的剖视图。第1端子23由封装树脂30覆盖。因此，第1端子23和导电性材料40不接触。图4D表示形成导电性材料后的状态，是第2端子部分处的剖视图。第2端子22在露出部24从封装树脂30露出。因此，在露出部24，导电性材料40和第2端子22接触。然后，以围绕半导体装置100的方式实施全切割。其结果，半导体装置100分离成单片。在导电性材料形成工序中，使用Au、Ag、Cu、镍铬合金等金属，通过溅射法形成导电性材料40。另外，也可以使用Au、Ag、Cu、镍铬合金等，通过金属蒸镀法形成导电性材料40。另外，也可以通过Ag、Cu等超细金属颗粒的烧结法形成导电性材料40。另外，也可以通过使用Au、Ag、Cu、Pd等进行的镀敷来形成导电性材料40。另外，也可以通过导电性氟类树脂等导电性聚合物的涂敷来形成导电性材料40。另外，也可以通过使用了Ag、Cu、Pd等的金属粉末膏体的涂敷来形成导电性材料40。
就本实施方式所涉及的半导体装置100而言，利用导电性材料40将封装件10的表面覆盖。导电性材料40在露出部24与第2端子22接触。第2端子22是用于将半导体装置100接地的接地端子。因此，在安装了半导体装置100时，导电性材料40经由第2端子22接地。因此，导电性材料40具有针对电磁波的屏蔽功能。
并且，在本实施方式中，在通过实施半切割而形成的切口的表面也涂敷导电性材料40。因此，如图1所示，在封装件10的侧面也能够形成导电性材料40。因此，在封装件10的侧面也具有屏蔽功能。因此，与导电性材料40仅形成于封装件的上表面的情况相比较，能够强化屏蔽功能。另外，第1端子23在实施半切割工序后，也被封装树脂30覆盖。因此，即使利用导电性材料40将切口的表面覆盖，第1端子23和导电性材料40也不会短路。
就高频电路模块而言，由安装在封装件内部的高频电子部件产生的电磁波有时会泄露。另外，有时会发生由于从封装件外部侵入的电磁波对高频电子部件的干扰。作为对该电磁波的影响进行抑制的方法，考虑使用以金属为主体而构成的金属构造封装件。但是，金属构造封装件的成本比模塑树脂封装件高。与此相对，本实施方式中的封装件10是利用模塑树脂进行封装的QFN封装件。在本实施方式中，利用导电性材料40将由模塑树脂进行封装的QFN封装件覆盖，由此得到针对电磁波的屏蔽功能。因此，能够以低成本得到针对电磁波的屏蔽功能。
另外，作为将对封装树脂进行覆盖的导电性材料接地的方法，考虑下述构造，即，在与半导体装置所具有的端子相比更靠外侧的区域配置用于接地的导电体，将导电体和导电性材料连接。在该情况下，为了配置导电体而需要将芯片尺寸扩大。与此相对，就本发明所涉及的半导体装置100而言，能够经由第2端子22将导电性材料40接地。第2端子22与导电性材料40在形成于第2端子22的表面的露出部24处接触。因此，无需为了将导电性材料40接地而将芯片尺寸扩大。因此，能够对为了得到屏蔽功能而使芯片尺寸增大这一情况进行抑制。因此，能够将半导体装置100小型化。
在本实施方式中，以围绕半导体装置100的方式在半导体装置100的整个外周部实施了半切割。作为本实施方式的变形例，关于实施半切割的部位，只要在第2端子22形成从封装树脂30露出的露出部24即可，也可以不是整个外周部。例如，半切割也可以仅在封装树脂30的外周部中的1边～3边实施。另外，在本实施方式中，在芯片焊盘21搭载有半导体芯片12及电路基板14。与此相对，只要在芯片焊盘21搭载有半导体芯片12即可，也可以不搭载电路基板14。在该情况下，露出部24及薄壁部50形成为将半导体芯片12围绕。另外，半导体芯片12及电路基板14以外的电路部件也可以搭载于芯片焊盘21。
实施方式2.
图5是本发明的实施方式2所涉及的半导体装置的剖视图。本实施方式所涉及的半导体装置200具有引线框架220。引线框架220具有第1端子23及第2端子222。第2端子222具有第3端子228及在第3端子228的表面配置的导电性部件226。第3端子228具有与第1端子23相同的高度。因此，第2端子222的高度比第1端子23高。第3端子228是用于接地的接地端子。
引线框架220被封装树脂230覆盖。封装树脂230在半导体装置200的端部211具有薄壁部250。在端部211，薄壁部250的高度与第2端子222的高度相等，比第1端子23及第3端子228的高度高。因此，第1端子23成为由封装树脂230包覆的状态。另外，在端部211形成导电性部件226的一部分从封装树脂230露出的露出部224。在露出部224，第2端子222和导电性材料240接触。
图6是本发明的实施方式2所涉及的半导体装置的俯视图。在图6中，为了方便起见，省略了封装树脂230及导电性材料240。在本实施方式中，半导体装置200在相对的边分别具有一个第2端子222，但第2端子222也可以是其他配置及数量。
接下来，对半导体装置200的制造方法进行说明。首先，实施端子形成工序。在本实施方式中，在端子形成工序中对第1端子23及第3端子228实施半蚀刻。其结果，第1端子23及第3端子228形成为相同的高度。然后，在第3端子228的表面配置导电性部件226。导电性部件226通过接合剂而固定于第3端子228的表面。其结果，形成第2端子222。在这里，导电性部件226的固定也可以通过在芯片焊盘21固定半导体芯片12及电路基板14的工序而进行。
后续的工序与实施方式1相同。此外，在半切割工序中，与实施方式1同样地，将第1端子23保持为包覆状态，直至使第2端子222露出的深度为止实施半切割。因此，在半切割工序中，封装树脂230的一部分和导电性部件226的一部分被切除。其结果，在半导体装置200的端部211，露出部224和薄壁部250形成为将芯片焊盘21围绕。
与实施方式1同样地，在本实施方式中，封装树脂230的上表面及切口的表面也由导电性材料240覆盖。在安装了半导体装置200时，导电性材料240经由导电性部件226及第3端子228接地。因此，能够在封装件210的上表面及侧面形成针对电磁波的屏蔽层。
在实施方式1中，在实施半蚀刻的时刻，需要决定第2端子22的配置。与此相对，在本实施方式中，对全部端子实施半蚀刻。因此，在实施半蚀刻的时刻，无需决定第2端子222的配置。第2端子222的配置能够通过对固定导电性部件226的端子进行选择而任意地变更。因此，能够将对全部端子实施半蚀刻后的共通的引线框架用于多个产品，在后续阶段将第2端子222的配置对应于产品规格进行变更。
实施方式3.
图7是本发明的实施方式3所涉及的半导体装置的剖视图。本实施方式所涉及的半导体装置300具有引线框架320。引线框架320具有第1端子23及第2端子322。第2端子322具有与实施方式2相同的第3端子228及在第3端子228的表面配置的导电性部件326。
引线框架320由封装树脂330覆盖。封装树脂330形成为高度与第2端子322对齐。因此，导电性部件326的表面从封装树脂330的表面露出。因此，在本实施方式中，露出部324是通过从封装树脂330的表面将导电性部件326的表面露出而形成的。导电性材料340形成为将封装树脂330的上表面覆盖。此时，在露出部324，第2端子322和导电性材料340接触。
接下来，对半导体装置300的制造方法进行说明。直至实施半蚀刻的工序为止，半导体装置300的制造方法与实施方式2是相同的。在实施半蚀刻后，在第3端子228的表面配置导电性部件326。导电性部件326通过接合剂而固定于第1端子23的表面。其结果，形成第2端子322。
然后，实施封装工序。在封装工序中，引线框架320由封装树脂330覆盖。在这里，导电性部件326的高度设定为与第3端子228的表面的封装树脂330的高度相同。因此，导电性部件326的表面从封装树脂330的表面露出。因此，形成露出部324。然后，实施导电性材料形成工序。在导电性材料形成工序中，封装树脂330的上表面及露出部324由导电性材料340覆盖。此时，导电性材料340和露出部324接触。因此，能够得到针对电磁波的屏蔽功能。
在实施方式3中，封装件310的上表面由导电性材料340覆盖。因此，能够在封装件310的上表面得到屏蔽功能。另外，与实施方式2同样地，能够将对全部端子实施半蚀刻后的共通的引线框架用于多个产品。另外，在本实施方式中不需要半切割工序。因此，能够减少组装成本。
在本实施方式中，在第3端子228的表面配置导电性部件326。因此，第2端子322形成为高度比第1端子23高。作为本实施方式的变形例，也可以与实施方式1同样地，对第1端子23实施半蚀刻，将第1端子23形成为高度比第2端子322低。在该情况下，在实施端子形成工序前，引线框架320具有第1端子23及第2端子322。在这里，在实施端子形成工序前，第1端子23及第2端子322具有与封装树脂330的高度相同的高度。
实施方式4.
图8是本发明的实施方式4所涉及的半导体装置的剖视图。本实施方式所涉及的半导体装置400具有引线框架420。引线框架420具有第1端子23及第2端子422。第2端子422由一端与芯片焊盘21成为一体的引脚429形成。引脚429的高度比第1端子23高，该引脚429在与芯片焊盘21的表面垂直的方向延伸。
引线框架420由封装树脂430覆盖。引脚429的另一端从封装树脂430的表面露出。因此，在本实施方式中，露出部424是通过将引脚429的另一端从封装树脂430的表面露出而形成的。导电性材料440形成为将封装树脂430的表面覆盖。此时，在露出部424，第2端子422和导电性材料440接触。
接下来，对半导体装置400的制造方法进行说明。直至实施半蚀刻的工序为止，半导体装置400的制造方法与实施方式2是相同的。图9是本发明的实施方式4所涉及的引线框架的俯视图。图9示出实施半蚀刻后的引线框架420。引线框架420具有第1端子23及引脚429。在实施半蚀刻后，以引脚429朝向与芯片焊盘21的表面垂直的方向的方式将引脚429弯折。由此，形成第2端子422。在本实施方式中，引脚429从根部进行弯折。与此相对，只要引脚429的另一端朝向封装树脂430的表面即可，也可以将引脚429从中途进行弯折。在这里，对第2端子422的高度进行调整，以使得第2端子422的另一端从封装树脂430的表面露出。
然后，实施封装工序。在封装工序中，引线框架420由封装树脂430覆盖。在这里，对第2端子422的高度进行调整，以使得第2端子422的另一端从封装树脂430的表面露出。因此，第2端子422的另一端从封装树脂430的表面露出。因此，在第2端子422的另一端形成露出部424。
然后，实施导电性材料形成工序。在导电性材料形成工序中，封装树脂430的上表面及露出部424由导电性材料440覆盖。此时，导电性材料440和第2端子422的另一端接触。在这里，第2端子422的一端从芯片焊盘21伸出。芯片焊盘21在安装了半导体装置400时被接地。因此，在安装了半导体装置400时，导电性材料440经由第2端子422接地。因此，能够在封装件410的上表面具有针对电磁波的屏蔽功能。
在本实施方式中，作为第2端子422而使用从芯片焊盘21伸出的引脚429。在本实施方式中，第2端子422没有配置在引线框架420的端部。因此，能够将引线框架420的端部处的用于配置端子的区域减小。因此，能够将引线框架420小型化。另外，半导体装置400具有从芯片焊盘21伸出的引脚429，由此能够增加可配置于半导体装置400的端子数。
实施方式5.
图10是本发明的实施方式5所涉及的半导体装置的剖视图。本实施方式所涉及的引线框架420的结构与实施方式4相同。在本实施方式中，在半导体装置500的端部511，以围绕芯片焊盘21的方式在封装树脂530设置薄壁部550。薄壁部550的高度比第1端子23的高度高。因此，第1端子23在薄壁部550也被封装树脂530覆盖。导电性材料540形成为将封装树脂530的表面及露出部424的表面覆盖。在露出部424，第2端子422和导电性材料540接触。
接下来，对半导体装置500的制造方法进行说明。直至利用封装树脂530将引线框架420封装的工序为止，半导体装置500的制造方法与实施方式4是相同的。然后，实施半切割工序。在半切割工序中，以围绕半导体装置500的方式对端部511实施半切割。直至将第1端子23保持为包覆状态的深度为止实施半切割。通过半切割工序，封装树脂530的表面及侧面的一部分被切除。其结果，在端部511，薄壁部550形成为将芯片焊盘21围绕。
然后，实施导电性材料形成工序。在导电性材料形成工序中，在封装树脂530的表面及露出部424涂敷导电性材料540。此时，第2端子422的另一端和导电性材料540接触。因此，与实施方式4同样地能够得到针对电磁波的屏蔽功能。
在实施方式4中，仅在封装件410的上表面设置有导电性材料440。与此相对，在本实施方式中，通过设置半切割工序，从而以围绕芯片焊盘21的方式在端部511形成切口。因此，在切口的表面也形成导电性材料540。因此，封装件510在上表面及侧面具有导电性材料540。因此，在封装件510的侧面也得到屏蔽功能，与半导体装置400相比较能够强化屏蔽功能。
实施方式6.
图11是本发明的实施方式6所涉及的半导体装置的剖视图。本实施方式所涉及的半导体装置600具有引线框架620。引线框架620具有第1端子23及第2端子622。第2端子622由高度比第1端子23高的引脚629形成。引脚629的一部分与芯片焊盘21成为一体，该引脚629与芯片焊盘21导通。
封装树脂630在端部611具有薄壁部650。薄壁部650的高度在端部611与第2端子622的高度相等，比第1端子23的高度高。因此，第1端子23成为由封装树脂630包覆的状态。另外，在端部611，形成第2端子622的一部分从封装树脂630露出的露出部624。露出部624及薄壁部650在端部611形成为将芯片焊盘21围绕。导电性材料640形成为将封装树脂630的表面及露出部624覆盖。此时，在露出部624，第2端子622和导电性材料640接触。
接下来，对半导体装置600的制造方法进行说明。首先，实施端子形成工序。在端子形成工序中，对第1端子23实施半蚀刻。通过半蚀刻，第1端子23的高度变得比引脚629低。另外，在本实施方式中，引脚629成为第2端子622。后续的工序与实施方式1相同。
在本实施方式中，封装树脂630的表面及露出部624由导电性材料640覆盖。在露出部624，导电性材料640和第2端子622接触。在这里，第2端子622与芯片焊盘21接触。因此，与实施方式5同样地，能够在封装件610的表面具有屏蔽功能。
在本实施方式中，具有半切割工序。因此，以围绕芯片焊盘21的方式在端部611形成切口。因此，在切口的表面也形成导电性材料640。因此，封装件610在上表面及侧面具有导电性材料640。因此，在封装件610的侧面也得到屏蔽功能。另外，与实施方式4同样地，半导体装置600具有从芯片焊盘21伸出的引脚629，由此能够增加可配置于半导体装置600的端子数。并且，在本实施方式中，不需要将引脚629弯折的工序。因此，与实施方式5相比较，能够提高组装性。

Claims (9)

1.一种半导体装置，其特征在于，具有：
引线框架，其具有第1端子和用于接地的第2端子；
封装树脂，其将所述引线框架覆盖；
露出部，其是所述第2端子的一部分、且从所述封装树脂露出；以及
导电性材料，其将所述封装树脂的表面覆盖，在所述露出部与所述第2端子接触，
所述第1端子及所述第2端子配置在所述半导体装置的端部，
所述第2端子在该端部具有第1部分、与所述第1部分相比位于内侧且比所述第1部分高度高的第2部分，所述第1部分比所述第1端子中的高度最高的部分高，
所述封装树脂在所述端部具有所述端部处的高度与所述第1部分相等的薄壁部。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第2端子具有：
第3端子，其高度与所述引线框架所具有的所述第1端子相同；以及
导电性部件，其配置在所述第3端子的表面。
3.根据权利要求1所述的半导体装置，其特征在于，
所述引线框架具有用于搭载半导体芯片的芯片焊盘，
所述第2端子与所述芯片焊盘导通。
4.根据权利要求1至3中任一项所述的半导体装置，其特征在于，
所述露出部和所述薄壁部形成为将半导体芯片围绕，
所述导电性材料将围绕所述半导体芯片的所述露出部及所述薄壁部的表面覆盖。
5.一种半导体装置的制造方法，其特征在于，具有下述工序：
封装工序，利用封装树脂将具有第1端子和用于接地的第2端子的引线框架覆盖，在所述第2端子形成从所述封装树脂露出的露出部；以及
导电性材料形成工序，在所述封装树脂的表面涂敷导电性材料，以在所述露出部使所述导电性材料与所述第2端子接触，
所述第1端子及所述第2端子配置于所述半导体装置的端部，
该半导体装置的制造方法具有：端子形成工序，将所述第1端子及所述第2端子形成为所述第2端子的高度比所述第1端子高，
所述封装工序具有：半切割工序，在所述端子形成工序后，在所述半导体装置的端部实施将所述第1端子保持为包覆状态、使所述第2端子露出的半切割，在所述第2端子形成第1部分、第2部分，该第1部分比所述第1端子中的高度最高的部分高，该第2部分与所述第1部分相比位于内侧且比所述第1部分高度高。
6.根据权利要求5所述的半导体装置的制造方法，其特征在于，
所述端子形成工序具有对所述第1端子进行半蚀刻的工序。
7.根据权利要求5所述的半导体装置的制造方法，其特征在于，
所述端子形成工序具有下述工序：
对所述第1端子及所述引线框架所具有的第3端子进行半蚀刻的工序；以及
在所述第3端子的表面配置导电性部件，形成所述第2端子的工序。
8.根据权利要求6所述的半导体装置的制造方法，其特征在于，
所述引线框架具有用于搭载半导体芯片的芯片焊盘，
所述第2端子与所述芯片焊盘导通。
9.根据权利要求5至8中任一项所述的半导体装置的制造方法，其特征在于，
在所述半切割工序中，以围绕所述半导体装置的方式实施半切割，以围绕半导体芯片的方式形成所述露出部和所述封装树脂的薄壁部，
在所述导电性材料形成工序中，利用所述导电性材料将围绕所述半导体芯片的所述薄壁部的表面及所述露出部覆盖。
CN201710516059.XA 2016-06-29 2017-06-29 半导体装置及其制造方法 Active CN107546196B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016-128977 2016-06-29
JP2016128977A JP6597499B2 (ja) 2016-06-29 2016-06-29 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
CN107546196A CN107546196A (zh) 2018-01-05
CN107546196B true CN107546196B (zh) 2020-03-13

Family

ID=60662316

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710516059.XA Active CN107546196B (zh) 2016-06-29 2017-06-29 半导体装置及其制造方法

Country Status (5)

Country Link
US (1) US10373898B2 (zh)
JP (1) JP6597499B2 (zh)
KR (1) KR101962017B1 (zh)
CN (1) CN107546196B (zh)
DE (1) DE102017210901B4 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7134137B2 (ja) * 2019-05-31 2022-09-09 三菱電機株式会社 半導体装置
US11552006B2 (en) * 2020-07-22 2023-01-10 Texas Instruments Incorporated Coated semiconductor devices
WO2022042998A1 (en) 2020-08-27 2022-03-03 Hitachi Energy Switzerland Ag Power semiconductor module and manufacturing method

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101477972A (zh) * 2007-10-04 2009-07-08 松下电器产业株式会社 引线框、具备引线框的电子元器件及其制造方法
CN102931094A (zh) * 2011-08-09 2013-02-13 万国半导体股份有限公司 具有增大焊接接触面的晶圆级封装结构及制备方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7030469B2 (en) 2003-09-25 2006-04-18 Freescale Semiconductor, Inc. Method of forming a semiconductor package and structure thereof
US7968377B2 (en) * 2005-09-22 2011-06-28 Stats Chippac Ltd. Integrated circuit protruding pad package system
CN101344222A (zh) * 2007-07-12 2009-01-14 富士迈半导体精密工业（上海）有限公司 室外灯具
US7977782B2 (en) * 2007-11-07 2011-07-12 Stats Chippac Ltd. Integrated circuit package system with dual connectivity
US7902644B2 (en) * 2007-12-07 2011-03-08 Stats Chippac Ltd. Integrated circuit package system for electromagnetic isolation
US7714419B2 (en) * 2007-12-27 2010-05-11 Stats Chippac Ltd. Integrated circuit package system with shielding
US8362598B2 (en) * 2009-08-26 2013-01-29 Amkor Technology Inc Semiconductor device with electromagnetic interference shielding
TWI404187B (zh) * 2010-02-12 2013-08-01 矽品精密工業股份有限公司 能避免電磁干擾之四方形扁平無引腳封裝結構及其製法
US20120126378A1 (en) * 2010-11-24 2012-05-24 Unisem (Mauritius ) Holdings Limited Semiconductor device package with electromagnetic shielding
JP2013197209A (ja) 2012-03-16 2013-09-30 Toshiba Corp 半導体装置及びその製造方法
JP5802695B2 (ja) * 2013-03-19 2015-10-28 株式会社東芝 半導体装置、半導体装置の製造方法
KR101840626B1 (ko) * 2013-08-29 2018-03-21 로베르트 보쉬 게엠베하 반도체 패키지 및 반도체 패키지의 제조 방법
KR102245134B1 (ko) * 2014-04-18 2021-04-28 삼성전자 주식회사 반도체 칩을 구비하는 반도체 패키지
US10729001B2 (en) * 2014-08-31 2020-07-28 Skyworks Solutions, Inc. Devices and methods related to metallization of ceramic substrates for shielding applications
EP3232467B1 (en) * 2014-12-09 2020-06-10 Mitsubishi Electric Corporation Semiconductor package
JP6519181B2 (ja) 2015-01-09 2019-05-29 富士通株式会社 乱雑度の変化の傾向監視方法、乱雑度の変化の傾向監視プログラムおよび乱雑度の変化の傾向監視装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101477972A (zh) * 2007-10-04 2009-07-08 松下电器产业株式会社 引线框、具备引线框的电子元器件及其制造方法
CN102931094A (zh) * 2011-08-09 2013-02-13 万国半导体股份有限公司 具有增大焊接接触面的晶圆级封装结构及制备方法

Also Published As

Publication number Publication date
KR20180002531A (ko) 2018-01-08
US10373898B2 (en) 2019-08-06
US20180005926A1 (en) 2018-01-04
JP6597499B2 (ja) 2019-10-30
JP2018006464A (ja) 2018-01-11
DE102017210901A1 (de) 2018-01-04
DE102017210901B4 (de) 2021-05-27
KR101962017B1 (ko) 2019-03-25
CN107546196A (zh) 2018-01-05

Similar Documents

Publication Publication Date Title
US7816187B2 (en) Method for fabricating semiconductor package free of substrate
US6570249B1 (en) Semiconductor package
US7646083B2 (en) I/O connection scheme for QFN leadframe and package structures
US7423340B2 (en) Semiconductor package free of substrate and fabrication method thereof
US7816186B2 (en) Method for making QFN package with power and ground rings
US7348659B2 (en) Semiconductor device and method of manufacturing thereof
CN110010489B (zh) 用于制作带有侧壁凹陷的半导体器件的方法及相关器件
US20060113642A1 (en) Semiconductor device
US20110049685A1 (en) Semiconductor device with electromagnetic interference shielding
US7939383B2 (en) Method for fabricating semiconductor package free of substrate
CN110289248B (zh) 通过3d堆叠解决方案的qfn上的smd集成
US6876087B2 (en) Chip scale package with heat dissipating part
EP3232467B1 (en) Semiconductor package
US9653414B2 (en) Shielded QFN package and method of making
CN107546196B (zh) 半导体装置及其制造方法
US7354796B2 (en) Method for fabricating semiconductor package free of substrate
US20050194665A1 (en) Semiconductor package free of substrate and fabrication method thereof
CN107342276B (zh) 半导体器件及相应方法
JPH11297917A (ja) 半導体装置及びその製造方法
US20050184368A1 (en) Semiconductor package free of substrate and fabrication method thereof
KR100319400B1 (ko) 반도체패키지및그제조방법
KR100704311B1 (ko) 내부리드 노출형 반도체 칩 패키지와 그 제조 방법
KR200148753Y1 (ko) 반도체 패키지
KR20020031881A (ko) 반도체 패키지 및 그 제조방법
KR20010009374A (ko) 패키지의 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant