CN107492522A - Cmos器件、pmos器件及nmos器件的形成方法 - Google Patents

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Abstract

一种CMOS器件、PMOS器件及NMOS器件的形成方法，CMOS器件的形成方法包括：对PMOS区域的不同区域进行第一阈值电压掺杂处理和第二阈值电压掺杂处理，第一阈值电压掺杂处理浓度小于第二阈值电压掺杂处理浓度；且在PMOS区域不同区域的栅介质层上形成的P型功函数层厚度不同；对NMOS区域的不同区域进行第三阈值电压掺杂处理和第四阈值电压掺杂处理，第三阈值电压掺杂处理浓度大于第四阈值电压掺杂处理浓度；且在NMOS区域不同区域的栅介质层上形成的N型功函数层的厚度不同。本发明形成的器件具有不同阈值电压，且不同器件之间的阈值电压差值较大，满足器件性能的需求。

Description

CMOS器件、PMOS器件及NMOS器件的形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种CMOS器件、PMOS器件及NMOS器件的形成方法。
背景技术
集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体结构的几何尺寸遵循摩尔定律不断缩小。当半导体结构尺寸减小到一定程度时，各种因为半导体结构的物理极限所带来的二级效应相继出现，半导体结构的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，最具挑战性的是如何解决半导体结构漏电流大的问题。半导体结构的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。
当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体结构的漏电流。
阈值电压(Vt)是MOS晶体管的重要参数之一，现有技术中对不同的MOS晶体管的阈值电压有着不同的要求。然而，现有技术形成的半导体器件中，不同MOS管的阈值电压差值较小，半导体器件中的阈值电压差值范围不足以满足器件的需求。
发明内容
本发明解决的问题是提供一种CMOS器件、PMOS器件及NMOS器件的形成方法，满足半导体器件对阈值电压的要求。
为解决上述问题，本发明提供一种CMOS器件的形成方法，包括：提供包括PMOS区域和NMOS区域的基底，所述PMOS区域包括第一P型阈值电压区、第二P型阈值电压区以及第三P型阈值电压区，所述NMOS区域包括第一N型阈值电压区、第二N型阈值电压区以及第三N型阈值电压区；对所述第一P型阈值电压区以及第三P型阈值电压区的基底进行第一阈值电压掺杂处理；对所述第二P型阈值电压区的基底进行第二阈值电压掺杂处理，且所述第一阈值电压掺杂处理的掺杂浓度小于第二阈值电压掺杂处理的掺杂浓度；对所述第一N型阈值电压区以及第三N型阈值电压区的基底进行第三阈值电压掺杂处理；对所述第二N型阈值电压区的基底进行第四阈值电压掺杂处理，且所述第三阈值电压掺杂处理的掺杂浓度大于第四阈值电压掺杂处理的掺杂浓度；在所述基底上形成栅介质层；在所述第一P型阈值电压区的栅介质层上形成第一P型功函数层；在所述第二P型阈值电压区以及第三P型阈值电压区的栅介质层上形成第二P型功函数层，且所述第二P型功函数层的厚度大于所述第一P型功函数层的厚度；在所述第一N型阈值电压区的栅介质层上形成第一N型功函数层；在所述第二N型阈值电压区以及第三N型阈值电压区的栅介质层上形成第二N型功函数层，且所述第二N型功函数层的厚度大于所述第一N型功函数层的厚度；在所述第一P型功函数层上、第二P型功函数层上、第一N型功函数层上以及第二N型功函数层上形成金属层。
可选的，所述第一阈值电压掺杂处理的掺杂离子为N型离子，掺杂浓度为掺杂浓度为1E12atom/cm3至1E14atom/cm3；所述第二阈值电压掺杂处理的掺杂离子为N型离子，掺杂浓度为5E13atom/cm3至1E16atom/cm3。
可选的，所述第三阈值电压掺杂处理的掺杂离子为P型离子，掺杂浓度为5E13atom/cm3至1E16atom/cm3；所述第四阈值电压掺杂处理的掺杂离子为P型离子，掺杂浓度为1E12atom/cm3至1E14atom/cm3。
可选的，在形成所述第一P型功函数层以及第二P型功函数层的工艺过程中，还在所述第一N型阈值电压区的栅介质层上形成第一阻挡层，在所述第二N型阈值电压区以及第三阈值电压区的栅介质层上形成第二阻挡层。
可选的，形成所述第一P型功函数层、第二P型功函数层、第一阻挡层以及第二阻挡层的工艺步骤包括：在所述第二P型阈值电压区以及第三P型阈值电压区的栅介质层上形成第一P型子功函数层；在所述第一P型阈值电压区的栅介质层上、所述第一P型子功函数层上、以及第一N型阈值电压区的栅介质层上形成第二P型子功函数层，其中，位于所述第一N型阈值电压区的第二P型子功函数层作为第一阻挡层；在所述PMOS区域的第二P型子功函数层上、以及第二N型阈值电压区和第三N型阈值电压区的栅介质层上形成第三P型子功函数层，其中，位于所述第二N型阈值电压区以及第三N型阈值电压区的第三P型子功函数层作为第二阻挡层。
可选的，形成所述第一P型子功函数层的工艺步骤包括：在所述PMOS区域以及NMOS区域的栅介质层上形成第一P型子功函数膜；在所述第二P型阈值电压区以及第三P型阈值电压区的第一P型功函数膜上形成第一图形层；以所述第一图形层为掩膜，刻蚀去除露出的第一P型子功函数膜，形成所述第一P型子功函数层；去除所述第一图形层。
可选的，在形成所述第三P型子功函数层之前，还包括步骤，在所述第二P型子功函数层上形成保护层。
可选的，所述第二P型子功函数层的材料为TiN；所述保护层的材料为TaN。
可选的，形成所述第二P型子功函数层以及保护层的工艺步骤包括：在所述第一P型阈值电压区的栅介质层上、所述第一P型子功函数层上、以及NMOS区域的栅介质层上形成第二P型子功函数膜；在所述第二P型子功函数膜上形成保护膜；在所述PMOS区域、以及第一N型阈值电压区的保护膜上形成第二图形层；以所述第二图形层为掩膜，刻蚀去除露出的保护膜以及第二P型子功函数膜，形成所述保护层以及第二P型子功函数层；去除所述第二图形层。
可选的，形成所述第一N型功函数层以及第二N型功函数层的工艺步骤包括：在所述第二N型阈值电压区以及第三N型阈值电压区的第三P型子功函数层上形成第一N型子功函数层；在所述第一N型阈值电压区的第二P型子功函数层上、以及所述第一N型子功函数层上形成第二N型子功函数层。
可选的，形成所述第一N型子功函数层以及第三P型子功函数层的工艺步骤包括：在所述PMOS区域的第二P型子功函数层上、第一N型阈值电压区的第二P型子功函数层上、以及第二N型阈值电压区和第三N型阈值电压区的栅介质层上形成第三P型子功函数膜；在所述第三P型子功函数膜上形成第一N型子功函数膜；在所述第二N型阈值电压区以及第三N型阈值电压区的第一N型子功函数膜上形成第三图形层；以所述第三图形层为掩膜，刻蚀去除第一N型阈值电压区的第一N型子功函数膜，形成所述第一N型子功函数层，且还刻蚀去除第一N型阈值电压区的第三P型子功函数膜，形成所述第三P型子功函数层。
可选的，所述第一P型子功函数层的厚度为30埃～80埃；所述第二P型子功函数层的厚度为10埃～50埃；所述第三P型子功函数层的厚度为10埃～50埃。
可选的，在形成所述栅介质层之前，还包括步骤：在所述基底上形成层间介质层，所述层间介质层内形成有贯穿所述层间介质层的开口，所述开口包括，位于第一P型阈值电压区的第一开口、位于第二P型阈值电压区的第二开口、位于第三P型阈值电压区的第三开口、位于第一N型阈值电压区的第四开口、位于第二N型阈值电压区的第五开口、以及位于第三N性阈值电压区的第六开口，其中，所述栅介质层位于所述开口底部和侧壁上，且形成的所述金属层填充满开口。
可选的，在形成所述栅介质层之前，还包括步骤：在所述基底上形成层间介质层，所述层间介质层内形成有贯穿所述层间介质层的开口，所述开口包括，位于第一P型阈值电压区的第一开口、位于第二P型阈值电压区的第二开口、位于第三P型阈值电压区的第三开口、位于第一N型阈值电压区的第四开口、位于第二N型阈值电压区的第五开口、以及位于第三N性阈值电压区的第六开口，其中，所述栅介质层位于所述开口底部和侧壁上，且形成的所述金属层填充满开口。
可选的，所述基底包括衬底以及位于衬底上的分立的鳍部。
可选的，所述栅介质层包括界面层以及位于界面层表面的高k栅介质层。
本发明还提供一种PMOS器件的形成方法，包括：提供包括PMOS区域的基底，所述PMOS区域包括第一P型阈值电压区、第二P型阈值电压区以及第三P型阈值电压区；对所述第一P型阈值电压区以及第三P型阈值电压区的基底进行第一阈值电压掺杂处理；对所述第二P型阈值电压区的基底进行第二阈值电压掺杂处理，且所述第一阈值电压掺杂区的掺杂浓度小于所述第二阈值电压掺杂区的掺杂浓度；在所述基底上形成栅介质层；在所述第一P型阈值电压区的栅介质层上形成第一P型功函数层；在所述第二P型阈值电压区以及第三P型阈值电压区的栅介质层上形成第二P型功函数层，且所述第二P型功函数层的厚度大于所述第一P型功函数层的厚度；在所述第一P型功函数层上以及第二P型功函数层上形成金属层。
本发明还提供一种NMOS器件的形成方法，包括：提供包括NMOS区域的基底，所述NMOS区域包括第一N型阈值电压区、第二N型阈值电压区以及第三N型阈值电压区；对所述第一N型阈值电压区以及第三N型阈值电压区的基底进行第一阈值电压掺杂处理；对所述第二N型阈值电压区的基底进行第一阈值电压掺杂处理，所述第一阈值电压掺杂处理的掺杂浓度大于第二阈值电压掺杂处理的掺杂浓度；在所述第一N型阈值电压区的栅介质层上形成第一N型功函数层；在所述第二N型阈值电压区以及第三N型阈值电压区的栅介质层上形成第二N型功函数层，且所述第二N型功函数层的厚度大于所述第一N型功函数层的厚度；在所述第一N型功函数层上以及第二N型功函数层上形成金属层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的CMOS器件的形成方法的技术方案中，阈值电压掺杂处理对第一P型阈值电压区以及第三P型阈值电压区的阈值电压影响相同，在阈值电压掺杂处理影响下，第一P型阈值电压区以及第三P型阈值电压区的器件阈值电压相同且为高阈值电压，第二P型阈值电压区的器件阈值电压为低阈值电压；且第一P型阈值电压区的P型功函数层的厚度最薄，因此在P型功函数层的影响下，第一P型阈值电压区的器件阈值电压为高阈值电压，第二P型阈值电压区以及第三P型阈值电压区的器件阈值电压为低阈值电压。因此本发明第一P型阈值电压区、第二P型阈值电压区以及第三P型阈值电压区形成的器件阈值电压各不相同；第一P型阈值电压区形成的器件阈值电压最大，且第一P型阈值电压区和第二P型阈值电压区形成的器件阈值电压相差较大，满足器件对阈值电压的要求。同样的，本发明第一N型阈值电压区、第二N型阈值电压区以及第三N型阈值电压区形成器件阈值电压各不相同，第一N型阈值电压区形成的器件阈值电压最大，且第一N型阈值电压区和第二N型阈值电压区形成的器件阈值电压相差较大，满足器件对阈值电压的要求。
可选方案中，在形成所述第一P型功函数层以及第二P型功函数层的工艺过程中，还在所述第一N型阈值电压区的栅介质层上形成第一阻挡层，在所述第二N型阈值电压区以及第三阈值电压区的栅介质层上形成第二阻挡层，从而减少了工艺步骤，节约了工艺所需光罩。
可选方案中，第一P型子功函数层的厚度为30埃～80埃，使得第一P型阈值电压区与PMOS区域其他区域的P型功函数层的厚度相差较大，从而进一步提高PMOS器件中不同器件的阈值电压差值。
可选方案中，在刻蚀去除第一N型阈值电压区的第一N型子功函数膜的工艺过程中，还刻蚀去除第一N型阈值电压区的第三P型子功函数膜，使得第一N型阈值电压区的有效沟道长度较长，提高第一N型阈值电压区的栅极结构对沟道区的控制能力。
附图说明
图1至图9为本发明实施例提供CMOS器件形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成的半导体器件中的阈值电压差值较小，难以满足器件需求。
经研究发现，现有技术形成的具有不同阈值电压的半导体器件中，阈值电压中的最大值与最小值之间的差值在150mV左右，但是随着技术的发展，对半导体器件中的所述阈值电压的差值通常要大于200mV，因此，亟需提供一种新的半导体器件的形成方法，增加阈值电压中最大值与最小值之间的差值，从而满足器件的需求。特别是当形成的半导体器件中的器件至少具有三种不同大小阈值电压时，各器件中的阈值电压差值小。
为解决上述问题，本发明提供一种CMOS器件的形成方法，对所述第一P型阈值电压区以及第三P型阈值电压区的基底进行第一阈值电压掺杂处理；对所述第二P型阈值电压区的基底进行第二阈值电压掺杂处理，且所述第一阈值电压掺杂处理的掺杂浓度小于第二阈值电压掺杂处理的掺杂浓度；对所述第一N型阈值电压区以及第三N型阈值电压区的基底进行第三阈值电压掺杂处理；对所述第二N型阈值电压区的基底进行第四阈值电压掺杂处理，且所述第三阈值电压掺杂处理的掺杂浓度大于第四阈值电压掺杂处理的掺杂浓度；在所述基底上形成栅介质层；在所述第一P型阈值电压区的栅介质层上形成第一P型功函数层；在所述第二P型阈值电压区以及第三P型阈值电压区的栅介质层上形成第二P型功函数层，且所述第二P型功函数层的厚度大于所述第一P型功函数层的厚度；在所述第一N型阈值电压区的栅介质层上形成第一N型功函数层；在所述第二N型阈值电压区以及第三N型阈值电压区的栅介质层上形成第二N型功函数层，且所述第二N型功函数层的厚度大于所述第一N型功函数层的厚度。
本发明形成的CMOS器件中，包括具有三种不同阈值电压的PMOS器件，且所述PMOS器件的阈值电压差值较大，满足PMOS器件对不同阈值电压的需求；且还包括具有三种不同阈值电压的NMOS器件，且所述NMOS器件的阈值电压相差较大，满足NMOS器件对不同阈值电压的需求。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图9为本发明实施例提供的CMOS器件形成过程的剖面结构示意图。
本实施例中，以采用后栅工艺(gate last)技术形成所述CMOS器件作为示例。
参考图1，提供基底，所述基底包括PMOS区域和NMOS区域，所述PMOS区域包括第一P型阈值电压区11、第二P型阈值电压区12以及第三P型阈值电压区13，所述NMOS区域包括第一N型阈值电压区21、第二N型阈值电压区22以及第三N型阈值电压区23。
本实施例中，以形成的半导体器件为鳍式场效应管为例，所述基底包括衬底101以及位于衬底101上的分立的鳍部102。所述衬底101的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底101还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部102的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底101为硅衬底，所述鳍部102的材料为硅。
所述基底还包括：位于衬底101上且覆盖鳍部102侧壁的隔离层103，所述隔离层103顶部低于鳍部102顶部。所述隔离层103起到电隔离相邻鳍部102的作用。本实施例中，所述隔离层103的材料为氧化硅，在其他实施例中，所述隔离层的材料还可以为氮化硅或氮氧化硅。
在其他实施例中，形成的半导体器件为平面场效应管时，所述基底包括硅衬底、锗衬底、硅锗衬底或碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)。
所述PMOS区域为形成PMOS器件提供工艺平台，所述NMOS区域为形成NMOS器件提供工艺平台。PMOS区域形成的器件的阈值电压由高至低的排序为：第一P型阈值电压区11、第三P型阈值电压区13、第二P型阈值电压区12；NMOS区域形成的器件的阈值电压由高至低的排序为：第一N型阈值电压区21、第三N型阈值电压区23、第二N型阈值电压区22。
本实施例中，以采用后栅工艺(gate last)形成半导体器件作为示例，在基底上形成栅介质层之前，还包括步骤：在所述基底上形成层间介质层104，且所述层间介质层104内形成有贯穿所述层间介质层104的开口，所述开口包括：位于第一P型阈值电压区11上的第一开口10、位于第二P型阈值电压区12上的第二开口20、位于第三P型阈值电压区13上的第三开口30、位于第一N型阈值电压区21上的第四开口40、位于第二N型阈值电压区22上的第五开口50以及位于第三N型阈值电压区23上的第六开口60。
其中，所述层间介质层104位于隔离层103上以及部分鳍部102上，且所述开口横跨鳍部102，且暴露出鳍部102的部分顶部和侧壁。
在一具体实施例中，形成所述开口的工艺步骤包括：在所述基底上形成分立的伪栅结构，所述伪栅结构的位置和尺寸与待形成的开口的位置和尺寸相对应；接着，对所述伪栅结构两侧的基底进行掺杂处理，形成相应的源漏掺杂区；在所述基底上形成层间介质层104，所述层间介质层104覆盖伪栅结构侧壁；去除所述伪栅结构，在所述第一P型阈值电压区11上形成第一开口10，在所述第二P型阈值电压区12上形成第二开口20，在所述第三P型阈值电压区13上形成第三开口30，在所述第一N型阈值电压区21上形成第四开口40，在所述第二N型阈值电压区22上形成第五开口50，在所述第三N型阈值电压区23上形成第六开口60。
还需要说明的是，在形成伪栅结构之前，还包括步骤：对所述第一P型阈值电压区11以及第三P型阈值电压区13的基底进行第一P型阈值电压掺杂处理；对所述第二P型阈值电压区12的基底进行第二P型阈值电压掺杂处理，所述第二P型阈值电压掺杂处理的掺杂浓度大于第一P型阈值电压掺杂处理的掺杂浓度。
具体的，本实施例中，对所述第一P型阈值电压区11的鳍部102、以及第三P型阈值电压区13的鳍部102进行第一P型阈值电压掺杂处理，对所述第二P型阈值电压区12的鳍部102进行第二P型阈值电压掺杂处理。
所述第一P型阈值电压掺杂处理以及第二P型阈值电压掺杂处理的掺杂离子为N型离子，例如为P、As或Sb；且所述第一P型阈值电压掺杂处理的掺杂浓度小于第二P型阈值电压掺杂处理的掺杂浓度，因此，就考虑阈值电压掺杂处理对阈值电压的影响而言，阈值电压掺杂处理使所述第一P型阈值电压区11和第三P型阈值电压区13的阈值电压相同且为高阈值电压，且阈值电压掺杂处理对第二P型阈值电压区12的阈值电压为低阈值电压区。需要说明的是，此处的高阈值电压和低阈值电压是两者阈值电压相比较得出的。
本实施理中，所述第一阈值电压掺杂处理的掺杂离子为N型离子，掺杂浓度为掺杂浓度为1E12atom/cm3至1E14atom/cm3；所述第二阈值电压掺杂处理的掺杂离子为N型离子，掺杂浓度为5E13atom/cm3至1E16atom/cm3。在其他实施例中，还可以根据实际阈值电压需求确定所述第一阈值电压掺杂处理的掺杂浓度以及第二阈值电压掺杂处理的掺杂浓度。
在形成伪栅结构之前，还包括步骤：对所述第一N型阈值电压区21以及第三N型阈值电压区23的基底进行第三阈值电压掺杂处理；对所述第二N型阈值电压区22的基底进行第四阈值电压处理，所述第三阈值电压掺杂处理的掺杂浓度大于第四阈值电压掺杂处理的掺杂浓度。
具体的，本实施例中，对所述第一N型阈值电压区21的鳍部102、以及第三N型阈值电压区23的鳍部102进行第一N型阈值电压掺杂处理，对所述第二N型阈值电压区22的鳍部102进行第二N型阈值电压掺杂处理。
所述第一N型阈值电压掺杂处理以及第二N型阈值电压掺杂处理的掺杂离子为P型离子，例如为B、Ga或In；且所述第三阈值电压掺杂处理的掺杂浓度大于第四阈值电压掺杂处理的掺杂浓度。因此，就考虑阈值电压掺杂处理对与阈值电压的影响而言，阈值电压掺杂处理使第一N型阈值电压区21和第三N型阈值电压区23的阈值电压相同且为高阈值电压，且阈值电压掺杂处理使第二阈值电压区22的阈值电压为低阈值电压。需要说明的是，此处的高阈值电压和低阈值电压是两者相比较得出的。
本实施例中，所述第三阈值电压掺杂处理的掺杂离子为P型离子，掺杂浓度为5E13atom/cm3至1E16atom/cm3；所述第四阈值电压掺杂处理的掺杂离子为P型离子，掺杂浓度为1E12atom/cm3至1E14atom/cm3。在其他实施例中，还可以根据实际阈值电压需求确定第三阈值电压掺杂处理浓度以及第四阈值电压掺杂处理浓度。
继续参考图1，在所述基底上形成栅介质层105。
本实施例中，形成横跨所述鳍部102以及覆盖鳍部102部分顶部和侧壁的栅介质层105。具体的，在所述第一开口10底部和侧壁上、第二开口20底部和侧壁上、第三开口30底部和侧壁上、第四开口40底部和侧壁上、第五开口50底部和侧壁上以及第六开口60底部和侧壁上形成所述栅介质层105，所述栅介质层105还位于层间介质层104顶部上。
本实施例中，所述栅介质层105的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，所述高k栅介质层105的材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
为了提高栅介质层105与鳍部102之间的界面性能，在形成所述栅介质层105之前，还在所述第一开口10底部、第二开口20底部、第三开口30底部、第四开口40底部、第五开口50底部以及第六开口60底部形成界面层100，采用热氧工艺形成所述界面层100，所述界面层100的材料为氧化硅。
在其他实施例中，所述栅介质层的材料还可以为氧化硅。
后续的工艺步骤还包括：在所述第一P型阈值电压区11的栅介质层105上形成第一P型功函数层；在所述第二P型阈值电压区12以及第三P型阈值电压区13的栅介质层105上形成第二P型功函数层，且所述第二P型功函数层的厚度大于所述第一P型功函数层的厚度；在所述第一N型阈值电压区21的栅介质层105上形成第一N型功函数层；在所述第二N型阈值电压区22以及第三N型阈值电压区23的栅介质层105上形成第二N型功函数层，且所述第二N型功函数层的厚度大于所述第一N型功函数层的厚度。
其中，所述第一P型功函数层包括第二P型子功函数层以及第三P型子功函数层，所述第二P型功函数层包括第一P型子功函数层、第二P型子功函数层以及第三P型子功函数层；所述第一N型功函数层包括第二N型子功函数层，所述第二N型功函数层包括第一N型子功函数层以及第二N型子功函数层。
需要说明的是，本实施例中，为了避免第一N型功函数层中的Al离子扩散进入栅介质层105内，避免第二N型功函数层中的Al离子扩散进入栅介质层105内，还在NMOS区域的栅介质层105上形成阻挡层。本实施例中，为了简化工艺步骤，节约光罩，在形成所述第一P型功函数层以及第二P型功函数层的工艺过程中，在所述第一N型阈值电压区21的栅介质层105上形成第一阻挡层，在所述第二N型阈值电压区22以及第三阈值电压区23的栅介质层105上形成第二阻挡层。
以下将结合附图进行详细说明。
参考图2及图3，在所述第二P型阈值电压区12以及第三P型阈值电压区13的栅介质层105上形成第一P型子功函数层116。
具体到本实施例中，在所述第二开口20底部和侧壁上、第三开口30底部和侧壁上形成所述第一P型子功函数层116。
所述第一P型子功函数层116的材料为P型功函数材料，其中，P型功函数材料的功函数值范围为5.1ev～5.5ev，例如，5.2ev、5.3ev或5.4ev。本实施例中，所述第一P型子功函数层116的材料为TiN。在其他实施例中，所述第一P型功函数层的材料还可以为TaN、TaSiN或TiSiN。
具体的，形成所述第一P型子功函数层116的工艺步骤包括：在所述PMOS区域和NMOS区域的栅介质层105上形成第一P型子功函数膜106；在所述第二P型阈值电压区12以及第三P型阈值电压区13的栅介质层105上形成第一图形层；以所述第一图形层为掩膜，刻蚀去除位于所述第一P型阈值电压区11、以及NMOS区域的第一P型子功函数膜106，即刻蚀去除露出的第一P型子功函数膜106，在所述第二P型阈值电压区12以及第三P型阈值电压区13的高k栅介质层105上形成第一P型子功函数层116；接着，去除所述第一图形层。
所述第一P型子功函数层116的厚度不宜过厚，也不宜过薄。若所述第一P型子功函数层116的厚度过厚，则刻蚀第一P型子功函数层116所需的刻蚀时间过长；若所述第一P型子功函数层116的厚度过薄，则后续在第一P型阈值电压区11和第三P型阈值电压区13上形成的P型功函数层的厚度相差过小，P型功函数层的厚度参数对第一P型阈值电压区11、第二P型阈值电压区12以及第三P型阈值电压区13的阈值电压影响相差过小。为此，本实施例中，所述第一P型子功函数层116的厚度为30埃～80埃。
参考图4及图5，在所述第一P型阈值电压区11的栅介质层105上、所述第一P型子功函数层116上、以及第一N型阈值电压区21的栅介质层105上形成第二P型子功函数层117。
其中，位于所述第一N型阈值电压区21的第二P型子功函数层117作为第一阻挡层，起到阻挡后续形成的第二N型子功函数层中易扩散离子扩散进入栅介质层105中的作用。
本实施例中，所述第二P型子功函数层117位于所述第一开口10、第二开口20、第三开口30、第四开口40内。
所述第二P型子功函数层117的材料为P型功函数材料。本实施例中，所述第二P型子功函数层117的材料为TiN，所述第二P型子功函数层117的厚度为10埃～50埃。
本实施例中，还在所述第二P型子功函数层117上形成保护层118，在后续的刻蚀工艺过程中，所述保护层118起到刻蚀停止作用，对所述第二P型子功函数层117起到保护，使得第二P型子功函数层117保持良好性能。并且，利用形成PMOS区域的第二P型子功函数层117的工艺步骤形成所述第一阻挡层，简化了工艺步骤。
所述第二P型子功函数层117的材料为TiN，所述保护层118的材料为TaN。所述保护层118的厚度不宜过厚，否则所述保护层118占据的空间体积较大，会导致第一阈值电压区21的有效沟道长度过短；并且，若所述保护层118的厚度过薄，所述保护层118对第二P型子功函数层117的保护能力弱。为此，本实施例中，所述保护层118的厚度为5埃～20埃。
形成所述第二P型子功函数层117以及保护层118的工艺步骤包括：在所述第一P型阈值电压区11的栅介质层105上、所述第一P型子功函数层116上、以及NMOS区域的栅介质层105上形成第二P型子功函数膜107；在所述第二P型子功函数膜107上形成保护膜108；在所述PMOS区域、以及第一N型阈值电压区21的保护膜108上形成第二图形层；以所述第二图形层为掩膜，刻蚀去除露出的保护膜108以及第二P型子功函数膜107，形成所述保护层118以及第二P型子功函数层117；接着，去除所述第二图形层。
还需要说明的是，在其他实施例中，还可以仅形成所述第二P型子功函数层。
参考图6及图7，在所述PMOS区域的第二子功函数层117上、以及第二N型阈值电压区22和第三N型阈值电压区23的栅介质层105上形成第三P型子功函数层119。
其中，位于所述第二N型阈值电压区22以及第三N型阈值电压区23的第三P型子功函数层119作为第二阻挡层。本实施例中，由于第二P型子功函数层117上还形成有保护层118，因此所述第三P型子功函数层119位于所述保护层118表面。
所述第三P型子功函数层119的材料为P型功函数材料。本实施中，所述第三P型子功函数层119的材料为TiN。所述第三P型子功函数层119的厚度不宜过厚，也不宜过薄。若所述第三P型子功函数层119的厚度过厚，则所述第二N型阈值电压区22和第三N型阈值电压区23的第二阻挡层的厚度过厚，造成栅极结构对沟道区的控制能力较弱；若所述第三P型子功函数层119的厚度过薄，则相应第二阻挡层对第二N型阈值电压区22和第三N型阈值电压区23的栅介质层105的保护能力不足。为此，本实施例中，所述第三P型子功函数层119的厚度为10埃～50埃。
还包括步骤，在所述第二N型阈值电压区22以及第三N型阈值电压区23的第三P型子功函数层119上形成第一N型子功函数层211。所述第一N型子功函数层211的材料为N型功函数材料，N型功函数材料功函数值范围为3.9ev至4.5ev，例如为4ev、4.1ev或4.3ev。本实施例中，所述第一N型子功函数层211的材料为TiAl。在其他实施例中，所述第一N型子功函数层的材料还可以为TiAlN或TiAlC。
所述第一N型子功函数层211的厚度不宜过薄，否则N型功函数层的厚度对第一N型阈值电压区21、第二N型阈值电压区22以及第三N型阈值电压区23的器件阈值电压的影响相差过小。为此，本实施例中，所述第一N型子功函数层211的厚度为30埃～100埃。
本实施例中，为了节约光罩，形成所述第一N型子功函数层211以及第三P型子功函数层119的工艺步骤包括：在所述PMOS区域的第二P型子功函数层117上、第一N型阈值电压区21的第二P型子功函数层117上、以及第二N型阈值电压22和第三N型阈值电压区23的栅介质层105上形成第三P型子功函数膜109；在所述第三P型子功函数膜109上形成第一N型子功函数膜201；在所述第二N型阈值电压区22和第三N型阈值电压区23的第一N型子功函数膜201上形成第三图形层；以所述第三图形层为掩膜，刻蚀去除第一N型阈值电压区21的第一N型子功函数膜201，形成所述第一N型子功函数层211，且还刻蚀去除第一N型阈值电压区21的第三P型子功函数膜109，形成所述第三P型子功函数层119。
本实施例中，刻蚀去除第一N型阈值电压区21的第三P型子功函数膜109的好处包括，由于前述在第一N型阈值电压区21已形成第一阻挡层，所述第一阻挡层对栅介质层105起到足够的保护作用，因此无需再第一阻挡层上保留所述第三P型子功函数膜109，使得第一N型阈值电压区21的有效沟道度较长，提高栅极结构对沟道的控制能力。若保留第一N型阈值电压区的第三P型子功函数膜，则第一N型阈值电压区的第三P型子功函数膜占据一定的体积空间，导致第一N型阈值电压区的栅极结构控制的沟道区的有效沟道长度变短。
在刻蚀去除所述第一N型阈值电压区21的第三P型子功函数膜109的工艺过程中，所述保护层118对所述第二P型子功函数层117起到保护作用。
需要说明的是，本实施例中，所述第一N型子功函数层211还位于PMOS区域的第三P型子功函数层119上。在其他实施例中，还可以刻蚀去除位于PMOS区域的第三P型子功函数层上的第一N型子功函数层。
参考图8，在所述第一N型阈值电压区21的第二P型子功函数层117、以及所述第一N型子功函数层211上形成第二N型子功函数层212。
本实施例中，由于第一N型阈值电压区21的第二P型子功函数层117上还形成有保护层118，因此所述第二N型子功函数层212位于第一N型阈值电压区21的保护层118上。且为了减少工艺步骤，形成的所述第二N型子功函数层212还位于PMOS区域的第一N型子功函数层211上。
所述第二N型子功函数层212的材料为N型功函数材料。本实施例中，所述第二N型子功函数层212的材料为TiAl，所述第二N型子功函数层212的厚度为20埃～50埃。
参考图9，在所述第一P型功函数层上、第二P型功函数层上、第一N型功函数层上以及第二N型功函数层上形成金属层300。
本实施例中，所述金属层300位于第二N型子功函数层212上，且还填充满所述第一开口10(参考图8)、第二开口20(参考图8)、第三开口30(参考图8)、第四开口40(参考图8)、第五开口50(参考图8)以及第六开口60(参考图8)。
所述金属层300的材料为铜、铝或钨。本实施例中，所述金属层300的材料为钨，在形成所述金属层300之前，还可以在所述第二N型子功函数层212上形成盖帽层，所述盖帽层用于阻挡金属层300中易扩散离子向下扩散。
形成所述金属层300的工艺步骤包括：在所述第二N型子功函数层212上形成金属膜，所述金属膜顶部高于层间介质层104顶部；去除高于所述层间介质层104顶部的金属膜，形成所述金属层300，且还去除高于所述层间介质层104顶部的第一P型功函数层、第二P型功函数层、第一N型功函数层以及第二N型功函数层。
在其他实施例中，采用先栅工艺(gate first)技术形成半导体器件时，则在进行第一阈值电压掺杂处理、第二阈值电压掺杂处理、第三阈值电压掺杂处理以及第四阈值电压掺杂处理之后，形成层间介质层之前，在所述基底上形成栅介质层，且相应形成所述第一P型功函数层、第二P型功函数层、第一N型功函数层、第二N型功函数层以及金属层；且还对所述金属层、第二N型功函数层、第一N型功函数层、第二P型功函数层、第一P型功函数层以及栅介质层进行图形化处理，相应形成分立的栅极结构。
本实施例中，阈值电压掺杂处理对第一P型阈值电压区11以及第三P型阈值电压区13的阈值电压影响相同，在阈值电压掺杂处理影响下，第一P型阈值电压区11以及第三P型阈值电压区13的器件阈值电压相同且为高阈值电压，第二P型阈值电压区12的器件阈值电压为低阈值电压。
本实施例中，在第一P型阈值电压区11的栅介质层105上形成第一P型功函数层，所述第一P型功函数层包括第二P型子功函数层117以及第三P型子功函数层119；在第二P型阈值电压区12以及第三P型阈值电压区13的栅介质层105上形成第二P型功函数层，所述第二P型功函数层的厚度大于第一P型功函数层的厚度，所述第二P型功函数层包括第一P型子功函数层116、第二P型子功函数层117以及第三P型子功函数层119。
由于第一P型阈值电压区11的P型功函数层的厚度最薄，因此在P型功函数层的影响下，第一P型阈值电压区11的器件阈值电压为高阈值电压；且第二P型阈值电压区12以及第三P型阈值电压区13的P型功函数层的厚度最厚，因此在P型功函数层的影响下，第二P型阈值电压区12以及第三P型阈值电压区13的器件的阈值电压相同且为低阈值电压。
因此综合考虑阈值电压掺杂处理浓度参数以及P型功函数层的厚度参数，本实施例中，第一P型阈值电压区11、第二P型阈值电压区12以及第三P型阈值电压区13形成的器件阈值电压各不相同；第一P型阈值电压区11形成的器件阈值电压最大，且第一P型阈值电压区11和第二P型阈值电压区12形成的器件阈值电压相差较大，满足器件对阈值电压的要求。
本实施例种，阈值电压掺杂处理对第一N型阈值电压区21以及第三N型阈值电压区23的阈值电压影响相同，在阈值电压掺杂处理影响下，第一N型阈值电压区21以及第三N型阈值电压区23的器件阈值电压相同且为高阈值电压，第二N型阈值电压区22的器件阈值电压为低阈值电压。
在第一N型阈值电压区21的栅介质层105上形成第一N型功函数层，所述第一N型功函数层包括第二N型子功函数层212；在第二N型阈值电压区22以及第三N型阈值电压区23的栅介质层105上形成第二N型功函数层，所述第二N型功函数层的厚度大于第一N型功函数层的厚度，所述第二N型功函数层包括第一N型子功函数层211以及第二N型子功函数层212。
由于第一N型阈值电压区21的N型功函数层的厚度最薄，因此在N型功函数层的影响下，第一N型阈值电压区21的器件阈值电压为高阈值电压；且第二N型阈值电压区22以及第三N型阈值电压区23的N型功函数层的厚度最厚，因此在N型功函数层的影响下，所述第二N型阈值电压区22以及第三N型阈值电压区23的器件阈值电压相同且为低阈值电压。
因此综合考虑阈值电压掺杂处理浓度参数以及N型功函数层的厚度参数，本实施例中，第一N型阈值电压区21、第二N型阈值电压区22以及第三N型阈值电压区23形成的器件阈值电压各不相同；第一N型阈值电压区21形成的器件阈值电压最大，且第一N型阈值电压区11和第二N型阈值电压区22形成器件阈值电压相差较大，满足器件对阈值电压的要求。
并且，在形成所述第一P型功函数层和第二P型功函数层的工艺过程中，还在栅介质层105与第一N型功函数层之间形成第一阻挡层(第一阻挡层即为位于第一N型阈值电压区21的第二P型子功函数层117)，在栅介质层105与第二N型功函数层之间形成第二阻挡层(第二阻挡层即为位于第二N型阈值电压区22和第三N型阈值电压区23的第三P型子功函数层119)，从而节约了工艺步骤减少了光罩数量，简化了工艺难度。
本发明另一实施例还提供一种PMOS器件的形成方法，包括：提供包括PMOS区域的基底，，所述PMOS区域包括第一P型阈值电压区、第二P型阈值电压区以及第三P型阈值电压区；对所述第一P型阈值电压区以及第三P型阈值电压区的基底进行第一阈值电压掺杂处理；对所述第二P型阈值电压区的基底进行第二阈值电压掺杂处理，且所述第一阈值电压掺杂区的掺杂浓度小于所述第二阈值电压掺杂区的掺杂浓度；在所述基底上形成栅介质层；在所述第一P型阈值电压区的栅介质层上形成第一P型功函数层；在所述第二P型阈值电压区以及第三P型阈值电压区的栅介质层上形成第二P型功函数层，且所述第二P型功函数层的厚度大于所述第一P型功函数层的厚度；在所述第一P型功函数层上以及第二P型功函数层上形成金属层。
在一具体实施例中，形成所述第一P型功函数层、第二P型功函数层的工艺步骤包括：在所述栅介质层上形成第一P型子功函数膜，所述第一P型子功函数膜位于第一P型阈值电压区、第二P型阈值电压区以及第三P型阈值电压区；刻蚀去除位于所述第一P型阈值电压区的第一P型子功函数膜，在第二P型阈值电压区以及第三P型阈值电压区形成第一P型子功函数层；接着，在所述第一P型阈值电压区的栅介质层上、以及所述第一P型子功函数层上形成第二P型子功函数层，其中，位于所述第一P型阈值电压区的第二P型子功函数层作为所述第一P型功函数层，所述第一P型子功函数层以及位于第一P型子功函数层上的第二P型子功函数层作为所述第二P型功函数层。
有关第一P型阈值电压区、第二P型阈值电压区、第三P型阈值电压区、第一P型子功函数层以及第二P型子功函数层的描述可参考前一实施例的相应描述，在此不再赘述。本发明形成的PMOS器件包括具有三种不同阈值电压的器件，且不同器件之间的阈值电压相差较大，满足器件对阈值电压的需求。
本发明又一实施例还提供一种NMOS器件的形成方法，包括：提供包括NMOS区域的基底，所述NMOS区域包括第一N型阈值电压区、第二N型阈值电压区以及第三N型阈值电压区；对所述第一N型阈值电压区以及第三N型阈值电压区的基底进行第一阈值电压掺杂处理；对所述第二N型阈值电压区的基底进行第一阈值电压掺杂处理，所述第一阈值电压掺杂处理的掺杂浓度大于第二阈值电压掺杂处理的掺杂浓度；在所述第一N型阈值电压区的栅介质层上形成第一N型功函数层；在所述第二N型阈值电压区以及第三N型阈值电压区的栅介质层上形成第二N型功函数层，且所述第二N型功函数层的厚度大于所述第一N型功函数层的厚度；在所述第一N型功函数层上以及第二N型功函数层上形成金属层。
在一具体实施例中，形成所述第一N型功函数层以及第二N型功函数层的工艺步骤包括：在所述栅介质层上形成第一N型子功函数膜，所述第一N型子功函数膜位于第一N型阈值电压区、第二N型阈值电压区以及第三N型阈值电压区；刻蚀去除位于所述第一N型阈值电压区的第一N型子功函数膜，在所述第二N型阈值电压区以及第三N型阈值电压区形成第一N型子功函数层；接着，在所述第一N型阈值电压区的栅介质层上、以及所述第一N型子功函数层上形成第二N型子功函数层，其中，位于所述第一N型阈值电压区的第二N型子功函数层作为所述第一N型功函数层，所述第一N型子功函数层以及位于第一N型子功函数层上的第二N型子功函数层作为所述第二N型功函数层。
有关第一N型阈值电压区、第二N型阈值电压区、第三N型阈值电压区、第一N型子功函数层以及第二N型子功函数层的描述可参考前一实施例的相应描述，在此不再赘述。本发明形成的NMOS器件包括具有三种不同阈值电压的器件，且不同器件之间的阈值电压相差较大，满足器件对阈值电压的需求。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种CMOS器件的形成方法，其特征在于，包括：
提供包括PMOS区域和NMOS区域的基底，所述PMOS区域包括第一P型阈值电压区、第二P型阈值电压区以及第三P型阈值电压区，所述NMOS区域包括第一N型阈值电压区、第二N型阈值电压区以及第三N型阈值电压区；
对所述第一P型阈值电压区以及第三P型阈值电压区的基底进行第一阈值电压掺杂处理；
对所述第二P型阈值电压区的基底进行第二阈值电压掺杂处理，且所述第一阈值电压掺杂处理的掺杂浓度小于第二阈值电压掺杂处理的掺杂浓度；
对所述第一N型阈值电压区以及第三N型阈值电压区的基底进行第三阈值电压掺杂处理；
对所述第二N型阈值电压区的基底进行第四阈值电压掺杂处理，且所述第三阈值电压掺杂处理的掺杂浓度大于第四阈值电压掺杂处理的掺杂浓度；
在所述基底上形成栅介质层；
在所述第一P型阈值电压区的栅介质层上形成第一P型功函数层；
在所述第二P型阈值电压区以及第三P型阈值电压区的栅介质层上形成第二P型功函数层，且所述第二P型功函数层的厚度大于所述第一P型功函数层的厚度；
在所述第一N型阈值电压区的栅介质层上形成第一N型功函数层；
在所述第二N型阈值电压区以及第三N型阈值电压区的栅介质层上形成第二N型功函数层，且所述第二N型功函数层的厚度大于所述第一N型功函数层的厚度；
在所述第一P型功函数层上、第二P型功函数层上、第一N型功函数层上以及第二N型功函数层上形成金属层。
2.如权利要求1所述的CMOS器件的形成方法，其特征在于，所述第一阈值电压掺杂处理的掺杂离子为N型离子，掺杂浓度为掺杂浓度为1E12atom/cm3至1E14atom/cm3；所述第二阈值电压掺杂处理的掺杂离子为N型离子，掺杂浓度为5E13atom/cm3至1E16atom/cm3。
3.如权利要求1所述的CMOS器件的形成方法，其特征在于，所述第三阈值电压掺杂处理的掺杂离子为P型离子，掺杂浓度为5E13atom/cm3至1E16atom/cm3；所述第四阈值电压掺杂处理的掺杂离子为P型离子，掺杂浓度为1E12atom/cm3至1E14atom/cm3。
4.如权利要求1所述的CMOS器件的形成方法，其特征在于，在形成所述第一P型功函数层以及第二P型功函数层的工艺过程中，还在所述第一N型阈值电压区的栅介质层上形成第一阻挡层，在所述第二N型阈值电压区以及第三阈值电压区的栅介质层上形成第二阻挡层。
5.如权利要求4所述的CMOS器件的形成方法，其特征在于，形成所述第一P型功函数层、第二P型功函数层、第一阻挡层以及第二阻挡层的工艺步骤包括：
在所述第二P型阈值电压区以及第三P型阈值电压区的栅介质层上形成第一P型子功函数层；
在所述第一P型阈值电压区的栅介质层上、所述第一P型子功函数层上、以及第一N型阈值电压区的栅介质层上形成第二P型子功函数层，其中，位于所述第一N型阈值电压区的第二P型子功函数层作为第一阻挡层；
在所述PMOS区域的第二P型子功函数层上、以及第二N型阈值电压区和第三N型阈值电压区的栅介质层上形成第三P型子功函数层，其中，位于所述第二N型阈值电压区以及第三N型阈值电压区的第三P型子功函数层作为第二阻挡层。
6.如权利要求5所述的CMOS器件的形成方法，其特征在于，所述第一P型子功函数层的厚度为30埃～80埃；所述第二P型子功函数层的厚度为10埃～50埃；所述第三P型子功函数层的厚度为10埃～50埃。
7.如权利要求5所述的CMOS器件的形成方法，其特征在于，形成所述第一P型子功函数层的工艺步骤包括：在所述PMOS区域以及NMOS区域的栅介质层上形成第一P型子功函数膜；在所述第二P型阈值电压区以及第三P型阈值电压区的第一P型功函数膜上形成第一图形层；以所述第一图形层为掩膜，刻蚀去除露出的第一P型子功函数膜，形成所述第一P型子功函数层；去除所述第一图形层。
8.如权利要求7所述的CMOS器件的形成方法，其特征在于，在形成所述第三P型子功函数层之前，还包括步骤，在所述第二P型子功函数层上形成保护层。
9.如权利要求8所述的CMOS器件的形成方法，其特征在于，所述第二P型子功函数层的材料为TiN；所述保护层的材料为TaN。
10.如权利要求8所述的CMOS器件的形成方法，其特征在于，形成所述第二P型子功函数层以及保护层的工艺步骤包括：在所述第一P型阈值电压区的栅介质层上、所述第一P型子功函数层上、以及NMOS区域的栅介质层上形成第二P型子功函数膜；在所述第二P型子功函数膜上形成保护膜；在所述PMOS区域、以及第一N型阈值电压区的保护膜上形成第二图形层；以所述第二图形层为掩膜，刻蚀去除露出的保护膜以及第二P型子功函数膜，形成所述保护层以及第二P型子功函数层；去除所述第二图形层。
11.如权利要求5所述的CMOS器件的形成方法，其特征在于，形成所述第一N型功函数层以及第二N型功函数层的工艺步骤包括：在所述第二N型阈值电压区以及第三N型阈值电压区的第三P型子功函数层上形成第一N型子功函数层；在所述第一N型阈值电压区的第二P型子功函数层上、以及所述第一N型子功函数层上形成第二N型子功函数层。
12.如权利要求11所述的CMOS器件的形成方法，其特征在于，形成所述第一N型子功函数层以及第三P型子功函数层的工艺步骤包括：在所述PMOS区域的第二P型子功函数层上、第一N型阈值电压区的第二P型子功函数层上、以及第二N型阈值电压区和第三N型阈值电压区的栅介质层上形成第三P型子功函数膜；在所述第三P型子功函数膜上形成第一N型子功函数膜；在所述第二N型阈值电压区以及第三N型阈值电压区的第一N型子功函数膜上形成第三图形层；以所述第三图形层为掩膜，刻蚀去除第一N型阈值电压区的第一N型子功函数膜，形成所述第一N型子功函数层，且还刻蚀去除第一N型阈值电压区的第三P型子功函数膜，形成所述第三P型子功函数层。
13.如权利要求11所述的CMOS器件的形成方法，其特征在于，所述第一N型子功函数层的厚度为30埃～100埃；所述第二N型子功函数层的厚度为20埃～50埃。
14.如权利要求1所述的CMOS器件的形成方法，其特征在于，在形成所述栅介质层之前，还包括步骤：在所述基底上形成层间介质层，所述层间介质层内形成有贯穿所述层间介质层的开口，所述开口包括，位于第一P型阈值电压区的第一开口、位于第二P型阈值电压区的第二开口、位于第三P型阈值电压区的第三开口、位于第一N型阈值电压区的第四开口、位于第二N型阈值电压区的第五开口、以及位于第三N性阈值电压区的第六开口，其中，所述栅介质层位于所述开口底部和侧壁上，且形成的所述金属层填充满开口。
15.如权利要求1所述的CMOS器件的形成方法，其特征在于，所述基底包括衬底以及位于衬底上的分立的鳍部。
16.如权利要求1所述的CMOS器件的形成方法，其特征在于，所述栅介质层包括界面层以及位于界面层表面的高k栅介质层。
17.一种PMOS器件的形成方法，其特征在于，包括：
提供包括PMOS区域的基底，所述PMOS区域包括第一P型阈值电压区、第二P型阈值电压区以及第三P型阈值电压区；
对所述第一P型阈值电压区以及第三P型阈值电压区的基底进行第一阈值电压掺杂处理；
对所述第二P型阈值电压区的基底进行第二阈值电压掺杂处理，且所述第一阈值电压掺杂区的掺杂浓度小于所述第二阈值电压掺杂区的掺杂浓度；
在所述基底上形成栅介质层；
在所述第一P型阈值电压区的栅介质层上形成第一P型功函数层；
在所述第二P型阈值电压区以及第三P型阈值电压区的栅介质层上形成第二P型功函数层，且所述第二P型功函数层的厚度大于所述第一P型功函数层的厚度；
在所述第一P型功函数层上以及第二P型功函数层上形成金属层。
18.如权利要求17所述的PMOS器件的形成方法，其特征在于，形成所述第一P型功函数层、第二P型功函数层的工艺步骤包括：
在所述栅介质层上形成第一P型子功函数膜，所述第一P型子功函数膜位于第一P型阈值电压区、第二P型阈值电压区以及第三P型阈值电压区；
刻蚀去除位于所述第一P型阈值电压区的第一P型子功函数膜，在第二P型阈值电压区以及第三P型阈值电压区形成第一P型子功函数层；
接着，在所述第一P型阈值电压区的栅介质层上、以及所述第一P型子功函数层上形成第二P型子功函数层，其中，位于所述第一P型阈值电压区的第二P型子功函数层作为所述第一P型功函数层，所述第一P型子功函数层以及位于第一P型子功函数层上的第二P型子功函数层作为所述第二P型功函数层。
19.一种NMOS器件的形成方法，其特征在于，包括：
提供包括NMOS区域的基底，所述NMOS区域包括第一N型阈值电压区、第二N型阈值电压区以及第三N型阈值电压区；
对所述第一N型阈值电压区以及第三N型阈值电压区的基底进行第一阈值电压掺杂处理；
对所述第二N型阈值电压区的基底进行第一阈值电压掺杂处理，所述第一阈值电压掺杂处理的掺杂浓度大于第二阈值电压掺杂处理的掺杂浓度；
在所述第一N型阈值电压区的栅介质层上形成第一N型功函数层；
在所述第二N型阈值电压区以及第三N型阈值电压区的栅介质层上形成第二N型功函数层，且所述第二N型功函数层的厚度大于所述第一N型功函数层的厚度；
在所述第一N型功函数层上以及第二N型功函数层上形成金属层。
20.如权利要求19所述的NMOS器件的形成方法，其特征在于，形成所述第一N型功函数层以及第二N型功函数层的工艺步骤包括：
在所述栅介质层上形成第一N型子功函数膜，所述第一N型子功函数膜位于第一N型阈值电压区、第二N型阈值电压区以及第三N型阈值电压区；
刻蚀去除位于所述第一N型阈值电压区的第一N型子功函数膜，在所述第二N型阈值电压区以及第三N型阈值电压区形成第一N型子功函数层；
接着，在所述第一N型阈值电压区的栅介质层上、以及所述第一N型子功函数层上形成第二N型子功函数层，其中，位于所述第一N型阈值电压区的第二N型子功函数层作为所述第一N型功函数层，所述第一N型子功函数层以及位于第一N型子功函数层上的第二N型子功函数层作为所述第二N型功函数层。
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