CN107369650A - 多阈值电压晶体管及其形成方法 - Google Patents

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Abstract

一种多阈值电压晶体管及其形成方法，其中方法包括：提供基底，所述基底表面具有层间介质层和贯穿层间介质层的第一开口、第二开口、第三开口、第四开口、第五开口和第六开口，第一开口和第二开口底部的基底中掺杂有第一离子，第四开口和第五开口底部的基底中掺杂有第二离子；在六个开口的侧壁和底部依次叠层形成第一P型功函数层、第一阻挡层和第二P型功函数层；去除第一、四、五和六开口中的第二P型功函数层后，去除第四、五和六开口中的第一阻挡层；之后在六个开口的侧壁和底部依次叠层形成第一N型功函数层和第二N型功函数层；去除第一、二、三和四开口中的第二N型功函数层。所述方法简化了工艺并提高了性能。

Description

多阈值电压晶体管及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种多阈值电压晶体管及其形成方法。
背景技术
互补型金属氧化物半导体(Complementary Metal-Oxide Semiconductor，CMOS)晶体管是构成集成电路的基本半导体器件之一。所述互补形金属氧化物半导体晶体管包括：P型金属氧化物半导体(PMOS)晶体管和N型金属氧化物半导体(NMOS)晶体管。
为了减小调节PMOS晶体管和NMOS晶体管的阈值电压，会在PMOS晶体管和NMOS晶体管的栅介质层表面形成对应的功函数层。其中，PMOS晶体管的功函数层需要具有较高的功函数，而NMOS晶体管的功函数层需要具有较低的功函数。在PMOS晶体管和NMOS晶体管中，功函数层的材料不同，以满足各自功函数调节的需要。
为了适应集成电路设计中不同晶体管的开关速度的需要，需要形成具有多阈值电压的晶体管。
然而现有技术中形成的多阈值电压晶体管的工艺复杂。
发明内容
本发明解决的问题是提供一种多阈值电压晶体管及其形成方法，简化工艺并提高晶体管的性能。
为解决上述问题，本发明提供一种多阈值电压晶体管的形成方法，包括：提供基底，所述基底表面具有层间介质层和贯穿层间介质层的第一开口、第二开口、第三开口、第四开口、第五开口和第六开口，第一开口和第二开口底部的基底中掺杂有第一离子，第四开口和第五开口底部的基底中掺杂有第二离子；在第一开口、第二开口、第三开口、第四开口、第五开口和第六开口的侧壁和底部形成第一P型功函数层、位于第一P型功函数层上的第一阻挡层和位于第一阻挡层上的第二P型功函数层；去除第一开口、第四开口、第五开口和第六开口中的第二P型功函数层后，去除第四开口、第五开口和第六开口中的第一阻挡层；去除第四开口、第五开口和第六开口中的第一阻挡层后，在第一开口、第二开口、第三开口、第四开口、第五开口和第六开口的侧壁和底部形成第一N型功函数层和位于第一N型功函数层上的第二N型功函数层；去除第一开口、第二开口、第三开口和第四开口中的第二N型功函数层。
可选的，所述第一离子适于调整由第一开口和第二开口对应形成的晶体管的阈值电压；所述第二离子适于调整由第四开口和第五开口对应形成的晶体管的阈值电压。
可选的，第一P型功函数层和第二P型功函数层的材料为TiN或TiSiN。
可选的，第一P型功函数层和第二P型功函数层的材料相同；或者第一P型功函数层和第二P型功函数层的材料不同。
可选的，在去除第一开口、第四开口、第五开口和第六开口中的第二P型功函数层的过程中，第二P型功函数层相对于第一阻挡层的刻蚀选择比为100:1～50:1。
可选的，所述第一阻挡层的材料为TaN、TaAlN或者TaSiN。
可选的，第一N型功函数层和第二N型功函数层的材料为TiAl或TiAlN。
可选的，第一N型功函数层和第二N型功函数层的材料相同；或者第一N型功函数层和第二N型功函数层的材料不同。
可选的，所述第一离子为P离子或者As离子。
可选的，第一开口和第二开口底部的基底中掺杂的第一离子的浓度为1E12atom/cm2～5E14atom/cm2。
可选的，所述第三开口底部的基底中掺杂有第一离子，第一离子在第一开口和第二开口底部的基底中的浓度大于在第三开口底部的基底中的浓度。
可选的，所述第二离子为B离子或者In离子。
可选的，第四开口和第五开口底部的基底中掺杂的第二离子的浓度为1E12atom/cm2～5E14atom/cm2。
可选的，第六开口底部的基底中掺杂有第二离子，第二离子在第四开口和第五开口底部的基底中的浓度大于在第六开口底部的基底中的浓度。
可选的，在第一开口、第二开口、第三开口、第四开口、第五开口和第六开口中的第一P型功函数层和基底之间分别对应形成有第一栅介质层、第二栅介质层、第三栅介质层、第四栅介质层、第五栅介质层和第六栅介质层。
可选的，去除第一开口、第二开口、第三开口和第四开口中的第二N型功函数层后，还包括：在第一开口、第二开口、第三开口、第四开口、第五开口和第六开口中分别对应形成第一栅电极层、第二栅电极层、第三栅电极层、第四栅电极层、第五栅电极层和第六栅电极层。
可选的，还包括：在第一N型功函数层和第二N型功函数层之间形成第二阻挡层。
可选的，去除第一开口、第二开口、第三开口和第四开口中的第二N型功函数层的过程中，第二N型功函数层相对于第二阻挡层的刻蚀选择比为100:1～50:1。
可选的，所述第二阻挡层的材料为TaN、TaAlN或者TaSiN。
本发明还提供一种多阈值电压晶体管，包括：基底，所述基底表面具有层间介质层和贯穿层间介质层的第一开口、第二开口、第三开口、第四开口、第五开口和第六开口，第一开口和第二开口底部的基底中掺杂有第一离子，第四开口和第五开口底部的基底中掺杂有第二离子；第一P型功函数层，位于第一开口、第二开口、第三开口、第四开口、第五开口和第六开口的侧壁和底部；第一阻挡层，位于第一开口、第二开口、第三开口中的第一P型功函数层上；第二P型功函数层，位于第二开口和第三开口中的第一阻挡层上；第一N型功函数层，位于第一开口、第二开口、第三开口、第四开口、第五开口和第六开口的侧壁和底部，且位于第一P型功函数层、第一阻挡层、第二P型功函数层上；第二N型功函数层，位于第五开口和第六开口中的第一N型功函数层上。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的多阈值电压晶体管的形成方法，结合在第一开口相对于第二开口、第三开口中层叠的功函数层的材料差异，以及第一开口和第二开口相对于第三开口底部基底中掺杂的第一离子的浓度差异，实现了第一开口、第二开口、第三开口对应形成的晶体管的阈值电压的差异。结合第四开口相对于第五开口、第六开口中层叠的功函数层的材料差异，以及第四开口和第五开口相对于第六开口底部基底中掺杂的第二离子的浓度差异，实现了第四开口、第五开口和第六开口对应形成的晶体管的阈值电压的差异。
其次，由于仅需要进行三次刻蚀工艺，分别用于去除第一开口、第四开口、第五开口和第六开口中的第二P型功函数层，去除第四开口、第五开口和第六开口中的第一阻挡层，以及去除第一开口、第二开口、第三开口和第四开口中的第二N型功函数层，对应的仅需要进行三次形成相应的掩膜层并去除相应的掩膜层的步骤，简化了工艺。
再次，由于基底的体积较大，使得第一离子和第二离子可掺杂的空间较大，使得第一离子和第二离子的阈值电压调节的范围增大。
此外，仅需要在第一开口和第二开口底部的基底中掺杂第一离子，并在第五开口、第六开口底部的基底中掺杂第二离子，避免了分别在第一开口、第二开口、第三开口、第四开口、第五开口和第六开口底部的基底中掺杂不同浓度的相应离子以实现多阈值电压，能够采用较低浓度的第一离子和第二离子，使得相应沟道的载流子迁移率提高。
本发明提供的多阈值电压晶体管，结合在第一开口相对于第二开口、第三开口中层叠的功函数层的材料差异，以及第一开口和第二开口相对于第三开口底部基底中掺杂的第一离子的浓度差异，实现了第一开口、第二开口、第三开口对应形成的晶体管的阈值电压的差异。结合第四开口相对于第五开口、第六开口中层叠的功函数层的材料差异，以及第四开口和第五开口相对于第六开口底部基底中掺杂的第二离子的浓度差异，实现了第四开口、第五开口和第六开口对应形成的晶体管的阈值电压的差异。
其次，由于基底的体积较大，使得第一离子和第二离子可掺杂的空间较大，使得第一离子和第二离子的阈值电压调节的范围增大。
再次，仅需要在第一开口和第二开口底部的基底中掺杂有第一离子，并在第五开口、第六开口底部的基底中掺杂有第二离子，避免了分别在第一开口、第二开口、第三开口、第四开口、第五开口和第六开口底部的基底中掺杂有不同浓度的相应离子以实现多阈值电压，能够采用较低浓度的第一离子和第二离子，使得相应沟道的载流子迁移率提高。
附图说明
图1至图9是本发明一实施例中多阈值电压晶体管形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术中，现有技术中形成的多阈值电压晶体管的工艺复杂。
一个实施例中，多阈值电压晶体管包括：基底，所述基底表面具有层间介质层和贯穿层间介质层的第一开口、第二开口、第三开口、第四开口、第五开口和第六开口，其中，第一开口、第二开口和第三开口对应形成PMOS晶体管，第四开口、第五开口和第六开口对应形成NMOS晶体管；所述第一开口的侧壁和底部依次叠层形成有第二P型功函数层、第三P型功函数层、第一N型功函数层、第二N型功函数层和第三N型功函数层；所述第二开口的侧壁和底部依次叠层形成有第一P型功函数层、第二P型功函数层、第三P型功函数层、第一N型功函数层、第二N型功函数层和第三N型功函数层；所述第三开口的侧壁和底部依次叠层形成有第三P型功函数层、第一N型功函数层、第二N型功函数层和第三N型功函数层；所述第四开口的侧壁和底部依次叠层形成有第二N型功函数层、第三N型功函数层；所述第五开口的侧壁和底部依次叠层形成有第一N型功函数层、第二N型功函数层和第三N型功函数层；所述第六开口的侧壁和底部形成有第三N型功函数层。
利用第一开口、第二开口、第三开口、第四开口、第五开口和第六开口对应形成晶体管的功函数不同，从而使得对应形成的晶体管的阈值电压不同。
研究发现，上述实施例中的多阈值电压晶体管的形成工艺复杂，原因在于：
由于第一开口中不具有第一P型功函数层，因此在六个开口中沉积第一P型功函数层之后，需要形成暴露出第一开口的第一掩膜层，然后以所述第一掩膜层为掩膜刻蚀去除第一开口内的第一P型功函数层；由于第三开口中不具有第一P型功函数层和第二P型功函数层，因此在六个开口中沉积第二功函数层后，需要形成暴露出第三开口的第二掩膜层，然后以所述第二掩膜层为掩膜刻蚀去除第三开口内的第一P型功函数层和第二P型功函数层。
由于第四开口、第五开口和第六开口中不具有第一P型功函数层、第二P型功函数层和第三P型功函数层，因此在六个开口中沉积第三P型功函数层之后，需要形成暴露出第四开口、第五开口和第六开口的第三掩膜层，然后以所述第三掩膜层为掩膜刻蚀去除第四开口、第五开口和第六开口中的第一P型功函数层、第二P型功函数层和第三P型功函数层；由于第四开口内不具有第一N型功函数层，因此在六个开口中形成第一N型功函数层后，需要形成暴露出第四开口的第四掩膜层，然后以所述第四掩膜层为掩膜刻蚀去除第四开口中的第一N型功函数层；由于第四开口中不具有第二N型功函数层和第一N型功函数层，因此在六个开口中形成第二N型功函数层后，需要形成暴露出第六开口的第五掩膜层，然后以第五掩膜层为掩膜刻蚀去除第六开口中的第一N型功函数层和第二N型功函数层。
上述实施例中，利用第一开口、第二开口、第三开口、第四开口、第五开口和第六开口中层叠的功函数层的材料的差异实现对应形成晶体管的功函数的差异，从而实现对应形成的晶体管的阈值电压的差异。但是实现六个开口中功函数层的材料的差异需要五次形成相应的掩膜层并去除相应的掩膜层，增加了工艺的复杂度。
在此基础上，本发明提供一种多阈值电压晶体管的形成方法，包括：提供基底，所述基底表面具有层间介质层和贯穿层间介质层的第一开口、第二开口、第三开口、第四开口、第五开口和第六开口，第一开口和第二开口底部的基底中掺杂有第一离子，第四开口和第五开口底部的基底中掺杂有第二离子；在第一开口、第二开口、第三开口、第四开口、第五开口和第六开口的侧壁和底部形成第一P型功函数层、位于第一P型功函数层上的第一阻挡层和位于第一阻挡层上的第二P型功函数层；去除第一开口、第四开口、第五开口和第六开口中的第二P型功函数层后，去除第四开口、第五开口和第六开口中的第一阻挡层；去除第四开口、第五开口和第六开口中的第一阻挡层后，在第一开口、第二开口、第三开口、第四开口、第五开口和第六开口的侧壁和底部形成第一N型功函数层和位于第一N型功函数层上的第二N型功函数层；去除第一开口、第二开口、第三开口和第四开口中的第二N型功函数层。
所述方法结合在第一开口相对于第二开口、第三开口中层叠的功函数层的材料差异，以及第一开口和第二开口相对于第三开口底部基底中掺杂的第一离子的浓度差异，实现了第一开口、第二开口、第三开口对应形成的晶体管的阈值电压的差异。结合第四开口相对于第五开口、第六开口中层叠的功函数层的材料差异，以及第四开口和第五开口相对于第六开口底部基底中掺杂的第二离子的浓度差异，实现了第四开口、第五开口和第六开口对应形成的晶体管的阈值电压的差异，简化了工艺并提高了晶体管的性能。
所述晶体管为平面式MOS晶体管，也可以为鳍式场效应晶体管。下面以所述晶体管为鳍式场效应晶体管为例进行说明。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图9是本发明一实施例中多阈值电压晶体管形成过程的结构示意图。
参考图1，提供基底，所述基底表面具有第一伪栅极结构110、第二伪栅极结构113、第三伪栅极结构116、第四伪栅极结构120、第五伪栅极结构123和第六伪栅极结构126。
本实施例中，所述基底为半导体衬底100。
所述半导体衬底100可以是单晶硅、多晶硅或非晶硅；半导体衬底100也可以是硅、锗、锗化硅、砷化镓等半导体材料。本实施例中，所述半导体衬底100的材料为硅。
所述半导体衬底100包括第一P型区、第二P型区、第三P型区、第一N型区、第二N型区和第三N型区。
第一P型区的半导体衬底100用于形成第一P型MOS晶体管，第二P型区的半导体衬底100用于形成第二P型MOS晶体管，第三P型区的半导体衬底100用于形成第三P型MOS晶体管；第一N型区的半导体衬底100用于形成第一N型MOS晶体管；第二N型区的半导体衬底100用于形成第二N型MOS晶体管；第三N型区的半导体衬底100用于形成第三N型MOS晶体管。
第一P型区、第二P型区、第三P型区的半导体衬底100中掺杂有第一阱离子，第一阱离子适于在第一P型区、第二P型区、第三P型区的半导体衬底100中形成N型阱；第一N型区、第二N型区和第三N型区的半导体衬底100中掺杂有第二阱离子，第二阱离子适于在第一N型区、第二N型区和第三N型区的半导体衬底100中形成P型阱。
第一P型区、第二P型区、第三P型区的半导体衬底100中还掺杂有第一防穿通离子，第一防穿通离子适于防止后续在第一P型区、第二P型区、第三P型区的源漏区发生穿通；第一N型区、第二N型区和第三N型区的半导体衬底100中掺杂有第二防穿通离子，第二防穿通离子适于防止后续在第一N型区、第二N型区和第三N型区的源漏区发生穿通。
第一P型区、第二P型区的半导体衬底100中还掺杂有第一离子。
所述第一离子适于调整第一P型区和第二P型区对应的晶体管的阈值电压。具体的，第一P型区的半导体衬底100中的第一离子适于调整第一P型MOS晶体管的阈值电压；第二P型区的半导体衬底100中的第一离子适于调整第二P型MOS晶体管的阈值电压。
本实施例中，第三P型区的半导体衬底100中没有掺杂第一离子。在其它实施例中，第三P型区的半导体衬底100中可以掺杂第一离子，此时，第一离子在第一P型区、第二P型区的半导体衬底100中的浓度大于在第三P型区的半导体衬底100中的浓度。
第一N型区和第二N型区的半导体衬底100中掺杂有第二离子。
所述第二离子适于调整第一N型区和第二N型区对应的晶体管的阈值电压。具体的，第一N型区的半导体衬底100中的第二离子适于调整第一N型MOS晶体管的阈值电压；第二N型区的半导体衬底100中的第二离子适于调整第二N型MOS晶体管的阈值电压。
本实施例中，第三N型区的半导体衬底100中没有掺杂第二离子。在其它实施例中，第三N型区的半导体衬底100中可以掺杂第二离子，此时，第二离子在第一N型区、第二N型区的半导体衬底100中的浓度大于在第三N型区的半导体衬底100中的浓度。
第一离子可以为N型离子，如P(磷)离子或者As离子。
本实施例中，采用第一离子注入工艺将第一离子仅注入至第一P型区和第二P型区。第一离子在第一P型区和第二P型区的半导体衬底100中的浓度为1E12atom/cm2～5E14atom/cm2。
第一离子注入的注入能量为5KeV～15KeV。
第二离子可以P型离子，如B离子或In离子。
本实施例中，采用第二离子注入工艺将第二离子仅注入至第一N型区和第二N型区。第二离子在第一N型区和第二N型区的半导体衬底100中的浓度为1E12atom/cm2～5E14atom/cm2。
第二离子注入的注入能量为2KeV～5KeV。
所述半导体衬底100中还形成有浅沟槽隔离结构，所述浅沟槽隔离结构适于隔离相邻的有源区。
第一伪栅极结构110位于第一P型区的半导体衬底100上，第二伪栅极结构113位于第二P型区的半导体衬底100上，第三伪栅极结构116位于第三P型区的半导体衬底100上；第四伪栅极结构120位于第一N型区的半导体衬底100上，第五伪栅极结构123位于第二N型区的半导体衬底100上，第六伪栅极结构126位于第三N型区的半导体衬底100上。
第一伪栅极结构110包括位于第一P型区的半导体衬底100上的第一伪栅介质层111和位于第一伪栅介质层111表面的第一伪栅电极层112；第二伪栅极结构113包括位于第二P型区的半导体衬底100上的第二伪栅介质层114和位于第二伪栅介质层114上的第二伪栅电极层115；第三伪栅极结构116包括位于第三P型区的半导体衬底100上的第三伪栅介质层117和位于第三伪栅介质层117表面的第三伪栅电极层118。
第四伪栅极结构120包括位于第一N型区的半导体衬底100上的第四伪栅介质层121和位于第四伪栅介质层121表面的第四伪栅电极层122；第五伪栅极结构123包括位于第二N型区的半导体衬底100上的第五伪栅介质层124和位于第五伪栅介质层124上的第五伪栅电极层125；第六伪栅极结构126包括位于第三N型区的半导体衬底100上的第六伪栅介质层127和位于第六伪栅介质层127表面的第六伪栅电极层128。
第一伪栅电极层112、第二伪栅电极层115、第三伪栅电极层118、第四伪栅电极层122、第五伪栅电极层125和第六伪栅电极层128的材料为多晶硅。
若后续去除第一伪栅电极层112而形成第一开口，去除第二伪栅电极层115而形成第二开口，去除第三伪栅电极层118而形成第三开口，去除第四伪栅电极层122而形成第四开口，去除第五伪栅电极层125而形成第五开口，去除第六伪栅电极层128而形成第六开口，那么形成第一开口、第二开口、第三开口、第四开口、第五开口和第六开口后，第一伪栅介质层111构成第一栅介质层，第二伪栅介质层114构成第二栅介质层，第三伪栅介质层117构成第三栅介质层，第四伪栅介质层121构成第四栅介质层，第五伪栅介质层124构成第五栅介质层，第六伪栅介质层127构成第六栅介质层，故需要第一伪栅介质层111、第二伪栅介质层114、第三伪栅介质层117、第四伪栅介质层121、第五伪栅介质层124和第六伪栅介质层127的材料为材料为高K介质材料(K大于3.9)。
若后续去除第一伪栅极结构110而形成第一开口，去除第二伪栅极结构113而形成第二开口，去除第三伪栅极结构116而形成第三开口，去除第四伪栅极结构120而形成第四开口，去除第五伪栅极结构123而形成第五开口，去除第六伪栅极结构126而形成第六开口，那么在形成第一开口、第二开口、第三开口、第四开口、第五开口和第六开口后，需要在第一开口、第二开口、第三开口、第四开口、第五开口和第六开口中分别对应形成第一栅介质层、第二栅介质层、第三栅介质层、第四栅介质层、第五栅介质层和第六栅介质层。那么第一伪栅介质层111、第二伪栅介质层114、第三伪栅介质层117、第四伪栅介质层121、第五伪栅介质层124和第六伪栅介质层127的材料为氧化硅。
本实施例中，以后续去除第一伪栅极结构110而形成第一开口，去除第二伪栅极结构113而形成第二开口，去除第三伪栅极结构116而形成第三开口，去除第四伪栅极结构120而形成第四开口，去除第五伪栅极结构123而形成第五开口，去除第六伪栅极结构126而形成第六开口为示例进行说明。
继续参考图1，在第一伪栅极结构110、第二伪栅极结构113、第三伪栅极结构116、第四伪栅极结构120、第五伪栅极结构123和第六伪栅极结构126两侧的半导体衬底100中形成源漏区140；形成源漏区140后，在所述基底上形成覆盖第一伪栅极结构110、第二伪栅极结构113、第三伪栅极结构116、第四伪栅极结构120、第五伪栅极结构123和第六伪栅极结构126的侧壁的层间介质层150。
在形成源漏区140之前，还在第一伪栅极结构110、第二伪栅极结构113、第三伪栅极结构116、第四伪栅极结构120、第五伪栅极结构123和第六伪栅极结构126的两侧侧壁分别对应形成第一侧墙、第二侧墙、第三侧墙、第四侧墙、第五侧墙和第六侧墙；在第一伪栅极结构110和第一侧墙两侧的半导体衬底100中、在第二伪栅极结构113和第二侧墙两侧的半导体衬底100中、在第三伪栅极结构116和第三侧墙两侧的半导体衬底100中、在第四伪栅极结构120和第四侧墙两侧的半导体衬底100中、在第五伪栅极结构123和第五侧墙两侧的半导体衬底100中、以及在第六伪栅极结构126和第六侧墙两侧的半导体衬底100中形成源漏区140；然后在基底上形成覆盖第一侧墙侧壁、第二侧墙侧壁、第三侧墙侧壁、第四侧墙侧壁、第五侧墙侧壁和第六侧墙侧壁的层间介质层150。也可以不形成第一侧墙、第二侧墙、第三侧墙、第四侧墙、第五侧墙和第六侧墙。
所述层间介质层150的材料包括氧化硅或者碳氧化硅。
参考图2，形成层间介质层150后，去除第一伪栅极结构110、第二伪栅极结构113、第三伪栅极结构116、第四伪栅极结构120、第五伪栅极结构123和第六伪栅极结构126，分别对应形成第一开口151、第二开口152、第三开口153、第四开口154、第五开口155和第六开口156。
采用干刻工艺、湿刻工艺或者干刻工艺和湿刻工艺结合的工艺去除第一伪栅极结构110、第二伪栅极结构113、第三伪栅极结构116、第四伪栅极结构120、第五伪栅极结构123和第六伪栅极结构126。
第一开口151、第二开口152、第三开口153、第四开口154、第五开口155和第六开口156贯穿层间介质层150。
第一开口151和第二开口152底部的基底中掺杂有第一离子。所述第一离子适于调整由第一开口151和第二开口152对应形成的晶体管的阈值电压。
第一开口151和第二开口152底部的基底中掺杂的第一离子的浓度为1E12atom/cm2～5E14atom/cm2。
本实施例中，第三开口153底部的基底中没有掺杂第一离子。在其它实施例中，第三开口底部的基底中可以掺杂有第一离子，此时，第一离子在第一开口和第二开口底部的基底中的浓度大于在第三开口底部的基底中的浓度。
第四开口154和第五开口155底部的基底中掺杂有第二离子。所述第二离子适于调整由第四开口154和第五开口155对应形成的晶体管的阈值电压。
第四开口154和第五开口155底部的基底中掺杂的第二离子的浓度为1E12atom/cm2～5E14atom/cm2。
本实施例中，第六开口底部的基底中没有掺杂第二离子。在其它实施例中，第六开口底部的基底中可以有掺杂第二离子，此时，第二离子在第四开口和第五开口底部的基底中的浓度大于在第六开口底部的基底中的浓度。
接着，在所述第一开口151中形成位于第一开口151侧壁和底部的第一栅介质层、位于第一栅介质层上的第一功函数层以及位于第一功函数层上的第一栅电极层，在第二开口152中形成位于第二开口152侧壁和底部的第二栅介质层、位于第二栅介质层上的第二功函数层以及位于第二功函数层上的第二栅电极层，在第三开口153中形成位于第三开口153侧壁和底部的第三栅介质层、位于第三栅介质层上第三功函数层以及位于第三功函数层上的第三栅电极层，在第四开口154中形成位于第四开口154侧壁和底部的第四栅介质层、位于第四栅介质层上的第四功函数层以及位于第四功函数层上的第四栅电极层，在第五开口155中形成位于第五开口155侧壁和底部的第五栅介质层、位于第五栅介质层上的第五功函数层以及位于第五功函数层上的第五栅电极层，在第六开口156中形成位于第六开口156侧壁和底部的第六栅介质层、位于第六栅介质层上的第六功函数层以及位于第六功函数层上的第六栅电极层。
下面详细介绍第一栅介质层、第一功函数层、第一栅电极层、第二栅介质层、第二功函数层、第二栅电极层、第三栅介质层、第三功函数层、第三栅电极层、第四栅介质层、第四功函数层、第四栅电极层、第五栅介质层、第五功函数层、第五栅电极层、第六栅介质层、第六功函数层和第六栅电极层的形成过程。
参考图3，在第一开口151、第二开口152、第三开口153、第四开口154、第五开口155、第六开口156的底部和侧壁、以及层间介质层150的顶部表面形成栅介质材料层130，位于栅介质材料层130上的第一P型功函数层160、位于第一P型功函数层160上的第一阻挡层161和位于第一阻挡层161上的第二P型功函数层162。
当形成第一侧墙、第二侧墙、第三侧墙、第四侧墙、第五侧墙和第六侧墙时，栅介质材料层130位于第一开口151、第二开口152、第三开口153、第四开口154、第五开口155、第六开口156的底部和侧壁、第一侧墙、第二侧墙、第三侧墙、第四侧墙、第五侧墙和第六侧墙的顶部表面，以及层间介质层150的顶部表面。
所述栅介质材料层130的材料为高K介质材料(K大于3.9)，如HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3、La2O3、HfSiO4。
第一P型功函数层160的材料可以为TiN或TiSiN。
第一P型功函数层160的厚度可以为10埃～20埃。
第二P型功函数层162的材料可以为TiN或TiSiN。
第二P型功函数层162的厚度可以为10埃～20埃。
第一P型功函数层160的材料可以和第二P型功函数层162的材料相同；或者第一P型功函数层160的材料和第二P型功函数层162的材料不同。
第一阻挡层161的材料和第二P型功函数层162的材料不同；且在后续去除第一开口151、第四开口154、第五开口155和第六开口156中的第二P型功函数层162的过程中，第一阻挡层161需要作为刻蚀停止层，因此第二P型功函数层162相对于第一阻挡层161需要具有较高的刻蚀选择比，具体的，在后续去除第一开口151、第四开口154、第五开口155和第六开口156中的第二P型功函数层162的过程中，第二P型功函数层162相对于第一阻挡层161的刻蚀选择比为100:1～50:1。
第一阻挡层161和第一P型功函数层160的材料不同；且在后续去除第四开口154、第五开口155和第六开口156中的第一阻挡层161的过程中，第一阻挡层161相对于第一P型功函数层160需要具有高的刻蚀选择比，具体的，在后续去除第四开口154、第五开口155和第六开口156中的第一阻挡层161的过程中，第一阻挡层161相对于第一P型功函数层160的刻蚀选择比为100:1～50:1。
相应的，所述第一阻挡层161的材料可以为TaN、TaAlN或者TaSiN。
所述第一阻挡层161的厚度可以为5埃～10埃。
形成栅介质层130、第一P型功函数层160、第一阻挡层161和第二P型功函数层162的工艺为沉积工艺，如等离子体化学气相沉积工艺、原子层沉积工艺、低压化学气相沉积工艺或者亚大气压化学气相沉积工艺。
需要说明的是，第一P型功函数层160在栅介质层130上进行保形沉积、第一阻挡层161在第一P型功函数层160上进行保形沉积，第二P型功函数层162在第一阻挡层161上进行保形沉积。
参考图4，去除第一开口151、第四开口154、第五开口155和第六开口156中的第二P型功函数层162。
具体的，首先形成第一掩膜层(未图示)，所述第一掩膜层覆盖第二开口152和第三开口153且暴露出第一开口151、第四开口154、第五开口155和第六开口156；以所述第一掩膜层为掩膜刻蚀去除第一开口151、第四开口154、第五开口155和第六开口156中的第二P型功函数层162；然后去除第一掩膜层。
所述第一掩膜层的材料包括光刻胶。
在去除第一开口151、第四开口154、第五开口155和第六开口156中的第二P型功函数层162的过程中，第一阻挡层161作为刻蚀停止层。
参考图5，去除第一开口151、第四开口154、第五开口155和第六开口156中的第二P型功函数层162后，去除第四开口154、第五开口155和第六开口156中的第一阻挡层161。
去除第四开口154、第五开口155和第六开口156中的第一阻挡层161的方法为：形成第二掩膜层(未图示)，所述第二掩膜层覆盖第一开口151、第二开口152、第三开口153且暴露出第四开口154、第五开口155和第六开口156；以所述第二掩膜层为掩膜刻蚀去除第四开口154、第五开口155和第六开口156中的第一阻挡层161；然后去除第二掩膜层。
所述第二掩膜层的材料包括光刻胶。
参考图6，去除第四开口154、第五开口155和第六开口156中的第一阻挡层161后，在第一开口151、第二开口152、第三开口153、第四开口154、第五开口155和第六开口156的侧壁和底部、以及层间介质层150上形成第一N型功函数层170和位于第一N型功函数层170上的第二N型功函数层172。
当形成第一侧墙、第二侧墙、第三侧墙、第四侧墙、第五侧墙和第六侧墙时，第一N型功函数层170还位于第一侧墙、第二侧墙、第三侧墙、第四侧墙、第五侧墙和第六侧墙上。
第一N型功函数层170位于第一P型功函数层160、第一阻挡层161和第二P型功函数层162上。
第一N型功函数层170的材料可以为TiAl或TiAlN。
第一N型功函数层170的厚度可以为10埃～30埃。
第二N型功函数层172的材料可以为TiAl或TiAlN。
第一N型功函数层170的厚度可以为10埃～20埃。
第一N型功函数层170的材料可以和第二N型功函数层172的材料相同；或者第一N型功函数层170的材料和第二N型功函数层172的材料不同。
本实施例中，还在第一N型功函数层170和第二N型功函数层172之间形成第二阻挡层171。在其它实施例中，也可以不形成第二阻挡层171。
第二阻挡层171的材料和第二N型功函数层172的材料不同；且在后续去除第一开口151、第二开口152、第三开口153和第四开口154中的第二N型功函数层172的过程中，第二阻挡层171作为刻蚀停止层，因此第二N型功函数层172相对于第二阻挡层171需要具有较高的刻蚀选择比，具体的，在后续去除第一开口151、第二开口152、第三开口153和第四开口154中的第二N型功函数层172的过程中，第二N型功函数层172相对于第二阻挡层171的刻蚀选择比为100:1～50:1。
相应的，所述第二阻挡层171的材料可以为TaN、TaAlN或者TaSiN。
第二阻挡层171的厚度可以为5埃～10埃。
形成第一N型功函数层170、第二阻挡层171和第二N型功函数层172的工艺为沉积工艺，如等离子体化学气相沉积工艺、原子层沉积工艺、低压化学气相沉积工艺或者亚大气压化学气相沉积工艺。
需要说明的是，第一N型功函数层170在第一P型功函数层160、第一阻挡层161和第二P型功函数层162上进行保形沉积，第二阻挡层171在第一N型功函数层170上进行保形沉积，第二N型功函数层172在第二阻挡层171上进行保形沉积。
参考图7，去除第一开口151、第二开口152、第三开口153和第四开口154中的第二N型功函数层172。
去除第一开口151、第二开口152、第三开口153和第四开口154中的第二N型功函数层172的方法为：形成第三掩膜层(未图示)，所述第三掩膜层覆盖第五开口155和第六开口156且暴露出第一开口151、第二开口152、第三开口153和第四开口154；以所述第三掩膜层为掩膜刻蚀去除第一开口151、第二开口152、第三开口153和第四开口154中的第二N型功函数层172。
所述第三掩膜层的材料包括光刻胶。
在去除第一开口151、第二开口152、第三开口153和第四开口154中的第二N型功函数层172的过程中，第二阻挡层171作为刻蚀停止层。
需要说明的是，当没有形成第二阻挡层171时，若第一N型功函数层170和第二N型功函数层172的材料不同，且在去除第一开口151、第二开口152、第三开口153和第四开口154中的第二N型功函数层172的过程中，第二N型功函数层172相对于第一N型功函数层170具有较高的刻蚀选择比，那么在去除第一开口151、第二开口152、第三开口153和第四开口154中的第二N型功函数层172的过程中，第一N型功函数层170能够作为刻蚀停止层。具体的，在去除第一开口151、第二开口152、第三开口153和第四开口154中的第二N型功函数层172的过程中，第二N型功函数层172相对于第一N型功函数层170的刻蚀选择比为100:1～50:1。
参考图8，去除第一开口151(参考图7)、第二开口152(参考图7)、第三开口153(参考图7)和第四开口154(参考图7)中的第二N型功函数层172后，在第一开口151、第二开口152、第三开口153、第四开口154、第五开口155(参考图7)和第六开口156(参考图7)中、以及层间介质层150上形成栅电极材料层180。
所述栅电极材料层180的材料可以为Al、Cu、Ag、Au、Ni、Ti、W、WN或WSi。
形成所述栅电极材料层180的工艺为沉积工艺，如等离子体化学气相沉积工艺、原子层沉积工艺、低压化学气相沉积工艺或者亚大气压化学气相沉积工艺。
参考图9，去除高于层间介质层150顶部表面的栅介质材料层130、第一P型功函数层160、第一阻挡层161、第二P型功函数层162、第一N型功函数层170、第二阻挡层171、第二N型功函数层172和栅电极材料层180。
去除高于层间介质层150顶部表面的栅介质材料层130、第一P型功函数层160、第一阻挡层161、第二P型功函数层162、第一N型功函数层170、第二阻挡层171、第二N型功函数层172和栅电极材料层180的方法为平坦化工艺，如化学机械研磨工艺。
从而在第一开口151(参考图7)中形成位于第一开口151侧壁的底部的第一栅介质层131、位于第一栅介质层131上的第一功函数层和位于第一功函数层上的第一栅电极层181，在第二开口152(参考图7)中形成位于第二开口152侧壁的底部的第二栅介质层132、位于第二栅介质层132上的第二功函数层和位于第二功函数层上的第二栅电极层182，在第三开口153(参考图7)中形成位于第三开口153侧壁的底部的第三栅介质层133、位于第三栅介质层133上的第三功函数层和位于第三功函数层上的第三栅电极层183。
从而在第四开口154(参考图7)中形成位于第四开口154侧壁的底部的第四栅介质层134、位于第四栅介质层134上的第四功函数层和位于第四功函数层上的第四栅电极层184，在第五开口155(参考图7)中形成位于第五开口155侧壁的底部的第五栅介质层135、位于第五栅介质层135上的第五功函数层和位于第五功函数层上的第五栅电极层185，在第六开口156(参考图7)中形成位于第六开口156侧壁的底部的第六栅介质层136、位于第六栅介质层136上的第六功函数层和位于第六功函数层上的第六栅电极层186。
其中，第一开口151中第一P型功函数层160、第一阻挡层161、第一N型功函数层170和第二阻挡层171构成第一功函数层，第二开口152中的第一P型功函数层160、第一阻挡层161、第二P型功函数层162、第一N型功函数层170和第二阻挡层171构成第二功函数层，第三开口153中的第一P型功函数层160、第一阻挡层161、第二P型功函数层162、第一N型功函数层170和第二阻挡层171构成第三功函数层。
其中，第四开口154中的第一P型功函数层160、第一N型功函数层170和第二阻挡层171构成第四功函数层，第五开口155中的第一P型功函数层160、第一N型功函数层170、第二阻挡层171和第二N型功函数层172构成第五功函数层，第六开口156中的第一P型功函数层160、第一N型功函数层170、第二阻挡层171和第二N型功函数层172构成第六功函数层。
需要说明的是，当没有形成第二阻挡层171时，第一开口151中第一P型功函数层160、第一阻挡层161和第一N型功函数层170构成第一功函数层，第二开口152中的第一P型功函数层160、第一阻挡层161、第二P型功函数层162和第一N型功函数层170构成第二功函数层，第三开口153中的第一P型功函数层160、第一阻挡层161、第二P型功函数层162和第一N型功函数层170构成第四功函数层，第四开口154中的第一P型功函数层160和第一N型功函数层170构成第四功函数层，第五开口155中的第一P型功函数层160、第一N型功函数层170和第二N型功函数层172构成第五功函数层，第六开口156中的第一P型功函数层160、第一N型功函数层170和和第二N型功函数层172构成第六功函数层。
第一栅介质层131、第二栅介质层132、第三栅介质层133、第四栅介质层134、第五栅介质层135、第六栅介质层136对应栅介质材料层130；第一栅电极层181、第二栅电极层182、第三栅电极层183、第四栅电极层184、第五栅电极层185、第六栅电极层186对应栅电极材料层180。
由于第二开口152比第一开口151中多第二P型功函数层162，使得第二开口152对应形成的P型晶体管的阈值电压低于第一开口151对应形成的P型晶体管的阈值电压。由于第二开口152底部的基底中掺杂有第一离子，而第三开口153底部的基底中没有掺杂第一离子，或者当第三开口153底部的基底中掺杂第一离子时，第一离子在第一开口151和第二开口152底部的基底中的浓度大于在第三开口153底部的基底中的浓度，因此，第三开口153对应形成的P型晶体管的阈值电压低于第二开口152对应形成的P型晶体管的阈值电压。
由于第五开口155比第四开口154中多第二N型功函数层172，使得第五开口155对应形成的N型晶体管的阈值电压低于第四开口154对应形成的N型晶体管的阈值电压。由于第四开口154底部的基底中掺杂有第二离子，而第六开口156底部的基底中未掺杂有第二离子，或者当第六开口156底部的基底中掺杂有第二离子时，第二离子在第四开口154和第五开口155底部的基底中的浓度大于在第六开口156底部的基底中的浓度，因此第六开口156对应形成的N型晶体管的阈值电压低于第五开口155对应形成的P型晶体管的阈值电压。
综上，结合在第一开口151相对于第二开口152、第三开口153中层叠的功函数层的材料的差异，以及第一开口151和第二开口152相对于第三开口153底部基底中掺杂的第一离子的浓度差异，实现了第一开口151、第二开口152、第三开口153对应形成的晶体管的阈值电压的差异。结合第四开口154相对于第五开口155、第六开口156中层叠的功函数层的材料的差异，以及第四开口154和第五开口155相对于第六开口156底部基底中掺杂的第二离子的浓度的差异，实现了第四开口154、第五开口155和第六开口156对应形成的晶体管的阈值电压的差异。
其次，由于仅需要进行三次刻蚀工艺，分别用于去除第一开口151、第四开口154、第五开口155和第六开口156中的第二P型功函数层162，去除第四开口154、第五开口155和第六开口156中的第一阻挡层161，以及去除第一开口151、第二开口152、第三开口153和第四开口154中的第二N型功函数层172，对应的仅需要进行三次形成相应的掩膜层(第一掩膜层、第二掩膜层和第三掩膜层)并去除相应的掩膜层的步骤，简化了工艺。
再次，由于基底的体积较大，使得第一离子和第二离子可掺杂的空间较大，使得第一离子和第二离子的阈值电压调节的范围增大。
此外，仅需要在第一开口151和第二开口152底部的基底中掺杂第一离子，并在第五开口155、第六开口156底部的基底中掺杂第二离子，避免了分别在第一开口、第二开口、第三开口、第四开口、第五开口和第六开口底部的基底中掺杂不同浓度的相应离子以实现多阈值电压，能够采用较低浓度的第一离子和第二离子，使得相应沟道的载流子迁移率提高。
相应的，本发明实施例还提供一种采用上述方法形成的晶体管，请继续参考图9，包括：
基底，所述基底表面具有层间介质层150和贯穿层间介质层150的第一开口151(参考图2)、第二开口152(参考图2)、第三开口153(参考图2)、第四开口154(参考图2)、第五开口155(参考图2)和第六开口156(参考图2)，第二开口152和第三开口153底部的基底中掺杂有第三N型离子，第三N型离子在第二开口152底部基底中的浓度大于在第三开口153底部基底中的浓度，第五开口155和第六开口156底部的基底中掺杂有第三P型离子，第三P型离子在第五开口155底部基底中的浓度大于在第六开口156底部基底中的浓度；
第一P型功函数层160，位于第一开口151、第二开口152、第三开口153、第四开口154、第五开口155和第六开口156的侧壁和底部；
第一阻挡层161，位于第一开口151、第二开口152、第三开口153中的第一P型功函数层上160；
第二P型功函数层162，位于第二开口152、第三开口153中的第一阻挡层上161；
第一N型功函数层170，位于第一开口151、第二开口152、第三开口153、第四开口154、第五开口155和第六开口156的侧壁和底部，且位于第一P型功函数层160、第一阻挡层161、第二P型功函数层上；
第二N型功函数层172，位于第五开口155和第六开口156中的第一N型功函数层170上。
所述基底为半导体衬底100。
在第一N型功函数层170和第二N型功函数层172之间还具有第二阻挡层171。在其它实施例中，第一N型功函数层和第二N型功函数层之间可以不具有第二阻挡层。
在第一开口151、第二开口152、第三开口153、第四开口154、第五开口155和第六开口156中的第一P型功函数层162和基底之间分别对应有第一栅介质层131、第二栅介质层132、第三栅介质层133、第四栅介质层134、第五栅介质层135和第六栅介质层136。
在第一开口151、第二开口152、第三开口153、第四开口154、第五开口155和第六开口156中分别对应有第一栅电极层181、第二栅电极层182、第三栅电极层183、第四栅电极层184、第五栅电极层185和第六栅电极层186。
其中，第一栅电极层181位于第一开口151中的第二阻挡层171上，第二栅电极层182位于第二开口152中的第二阻挡层171上，第三栅电极层183位于第三开口153中的第二阻挡层171上，第四栅电极层184位于第四开口154中的第二阻挡层171上，第五栅电极层185位于第五开口155中的第二N型功函数层172上，第六栅电极层186位于第六开口156中的第二N型功函数层172上。
本发明提供的具有多阈值电压的晶体管，结合在第一开口相对于第二开口、第三开口中层叠的功函数层的材料差异，以及第一开口和第二开口相对于第三开口底部基底中掺杂的第一离子的浓度差异，实现了第一开口、第二开口、第三开口对应形成的晶体管的阈值电压的差异。结合第四开口相对于第五开口、第六开口中层叠的功函数层的材料差异，以及第四开口和第五开口相对于第六开口底部基底中掺杂的第二离子的浓度差异，实现了第四开口、第五开口和第六开口对应形成的晶体管的阈值电压的差异。
其次，由于基底的体积较大，使得第一离子和第二离子可掺杂的空间较大，使得第一离子和第二离子的阈值电压调节的范围增大。
再次，仅需要在第一开口和第二开口底部的基底中掺杂第一离子，并在第五开口、第六开口底部的基底中掺杂第二离子，避免了分别在第一开口、第二开口、第三开口、第四开口、第五开口和第六开口底部的基底中掺杂不同浓度的相应离子以实现多阈值电压，能够采用较低浓度的第一离子和第二离子，使得相应沟道的载流子迁移率提高。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种多阈值电压晶体管的形成方法，其特征在于，包括：
提供基底，所述基底表面具有层间介质层和贯穿层间介质层的第一开口、第二开口、第三开口、第四开口、第五开口和第六开口，第一开口和第二开口底部的基底中掺杂有第一离子，第四开口和第五开口底部的基底中掺杂有第二离子；
在第一开口、第二开口、第三开口、第四开口、第五开口和第六开口的侧壁和底部形成第一P型功函数层、位于第一P型功函数层上的第一阻挡层和位于第一阻挡层上的第二P型功函数层；
去除第一开口、第四开口、第五开口和第六开口中的第二P型功函数层后，去除第四开口、第五开口和第六开口中的第一阻挡层；
去除第四开口、第五开口和第六开口中的第一阻挡层后，在第一开口、第二开口、第三开口、第四开口、第五开口和第六开口的侧壁和底部形成第一N型功函数层和位于第一N型功函数层上的第二N型功函数层；
去除第一开口、第二开口、第三开口和第四开口中的第二N型功函数层。
2.根据权利要求1所述的多阈值电压晶体管的形成方法，其特征在于，所述第一离子适于调整由第一开口和第二开口对应形成的晶体管的阈值电压；所述第二离子适于调整由第四开口和第五开口对应形成的晶体管的阈值电压。
3.根据权利要求1所述的多阈值电压晶体管的形成方法，其特征在于，第一P型功函数层和第二P型功函数层的材料为TiN或TiSiN。
4.根据权利要求3所述的多阈值电压晶体管的形成方法，其特征在于，第一P型功函数层和第二P型功函数层的材料相同；或者第一P型功函数层和第二P型功函数层的材料不同。
5.根据权利要求1所述的多阈值电压晶体管的形成方法，其特征在于，在去除第一开口、第四开口、第五开口和第六开口中的第二P型功函数层的过程中，第二P型功函数层相对于第一阻挡层的刻蚀选择比为100:1～50:1。
6.根据权利要求5所述的多阈值电压晶体管的形成方法，其特征在于，所述第一阻挡层的材料为TaN、TaAlN或者TaSiN。
7.根据权利要求1所述的多阈值电压晶体管的形成方法，其特征在于，第一N型功函数层和第二N型功函数层的材料为TiAl或TiAlN。
8.根据权利要求7所述的多阈值电压晶体管的形成方法，其特征在于，第一N型功函数层和第二N型功函数层的材料相同；或者第一N型功函数层和第二N型功函数层的材料不同。
9.根据权利要求1所述的多阈值电压晶体管的形成方法，其特征在于，所述第一离子为P离子或者As离子。
10.根据权利要求1所述的多阈值电压晶体管的形成方法，其特征在于，第一开口和第二开口底部的基底中掺杂的第一离子的浓度为1E12atom/cm2～5E14atom/cm2。
11.根据权利要求1所述的多阈值电压晶体管的形成方法，其特征在于，所述第三开口底部的基底中掺杂有第一离子，第一离子在第一开口和第二开口底部的基底中的浓度大于在第三开口底部的基底中的浓度。
12.根据权利要求1所述的多阈值电压晶体管的形成方法，其特征在于，所述第二离子为B离子或者In离子。
13.根据权利要求1所述的多阈值电压晶体管的形成方法，其特征在于，第四开口和第五开口底部的基底中掺杂的第二离子的浓度为1E12atom/cm2～5E14atom/cm2。
14.根据权利要求1所述的多阈值电压晶体管的形成方法，其特征在于，第六开口底部的基底中掺杂有第二离子，第二离子在第四开口和第五开口底部的基底中的浓度大于在第六开口底部的基底中的浓度。
15.根据权利要求1所述的多阈值电压晶体管的形成方法，其特征在于，在第一开口、第二开口、第三开口、第四开口、第五开口和第六开口中的第一P型功函数层和基底之间分别对应形成有第一栅介质层、第二栅介质层、第三栅介质层、第四栅介质层、第五栅介质层和第六栅介质层。
16.根据权利要求1所述的多阈值电压晶体管的形成方法，其特征在于，去除第一开口、第二开口、第三开口和第四开口中的第二N型功函数层后，还包括：在第一开口、第二开口、第三开口、第四开口、第五开口和第六开口中分别对应形成第一栅电极层、第二栅电极层、第三栅电极层、第四栅电极层、第五栅电极层和第六栅电极层。
17.根据权利要求1所述的多阈值电压晶体管的形成方法，其特征在于，还包括：在第一N型功函数层和第二N型功函数层之间形成第二阻挡层。
18.根据权利要求17所述的多阈值电压晶体管的形成方法，其特征在于，去除第一开口、第二开口、第三开口和第四开口中的第二N型功函数层的过程中，第二N型功函数层相对于第二阻挡层的刻蚀选择比为100:1～50:1。
19.根据权利要求18所述的多阈值电压晶体管的形成方法，其特征在于，所述第二阻挡层的材料为TaN、TaAlN或者TaSiN。
20.根据权利要求1至19任意一项形成的多阈值电压晶体管，其特征在于，包括：
基底，所述基底表面具有层间介质层和贯穿层间介质层的第一开口、第二开口、第三开口、第四开口、第五开口和第六开口，第一开口和第二开口底部的基底中掺杂有第一离子，第四开口和第五开口底部的基底中掺杂有第二离子；
第一P型功函数层，位于第一开口、第二开口、第三开口、第四开口、第五开口和第六开口的侧壁和底部；
第一阻挡层，位于第一开口、第二开口、第三开口中的第一P型功函数层上；
第二P型功函数层，位于第二开口和第三开口中的第一阻挡层上；
第一N型功函数层，位于第一开口、第二开口、第三开口、第四开口、第五开口和第六开口的侧壁和底部，且位于第一P型功函数层、第一阻挡层、第二P型功函数层上；
第二N型功函数层，位于第五开口和第六开口中的第一N型功函数层上。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107492522A (zh) * 2016-06-13 2017-12-19 中芯国际集成电路制造(上海)有限公司 Cmos器件、pmos器件及nmos器件的形成方法
CN108417619A (zh) * 2018-04-13 2018-08-17 上海华力集成电路制造有限公司 具有hkmg的pmos
DE102018130833A1 (de) * 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und Herstellungsverfahren
US10867864B2 (en) 2018-09-27 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103325670A (zh) * 2012-03-20 2013-09-25 台湾积体电路制造股份有限公司 金属栅极半导体器件
US20150200192A1 (en) * 2014-01-13 2015-07-16 United Microelectronics Corp. Semiconductor structure and manufacturing method thereof
CN104979177A (zh) * 2014-04-04 2015-10-14 中芯国际集成电路制造(上海)有限公司 栅极结构及其制作方法
CN105097689A (zh) * 2014-05-12 2015-11-25 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103325670A (zh) * 2012-03-20 2013-09-25 台湾积体电路制造股份有限公司 金属栅极半导体器件
US20150200192A1 (en) * 2014-01-13 2015-07-16 United Microelectronics Corp. Semiconductor structure and manufacturing method thereof
CN104979177A (zh) * 2014-04-04 2015-10-14 中芯国际集成电路制造(上海)有限公司 栅极结构及其制作方法
CN105097689A (zh) * 2014-05-12 2015-11-25 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107492522A (zh) * 2016-06-13 2017-12-19 中芯国际集成电路制造(上海)有限公司 Cmos器件、pmos器件及nmos器件的形成方法
CN107492522B (zh) * 2016-06-13 2020-04-07 中芯国际集成电路制造(上海)有限公司 Cmos器件、pmos器件及nmos器件的形成方法
CN108417619A (zh) * 2018-04-13 2018-08-17 上海华力集成电路制造有限公司 具有hkmg的pmos
DE102018130833A1 (de) * 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und Herstellungsverfahren
US10867864B2 (en) 2018-09-27 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
DE102018130833B4 (de) 2018-09-27 2022-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und Herstellungsverfahren

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