CN107315708A - 一种芯片间级联应用电路 - Google Patents

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Abstract

本发明提供了一种芯片间级联应用电路，属于半导体集成电路技术领域。该电路包括至少两个芯片；每个芯片均包含级联模块上部分电路、级联模块下部分电路；所述下一级芯片的级联模块下部分电路的输出端连接上一芯片的级联模块上部分电路的输出端；所述第一级芯片的级联模块下部分电路输出端和所述最后一级芯片的级联模块上部分电路输出端均连接逻辑处理模块；逻辑处理模块的输出端作为整个电路的输出端。本发明中用于芯片间的级联应用电路，能够在省掉处理器的情况下使多颗芯片级联共同作用，大大降低了系统的成本。

Description

一种芯片间级联应用电路
技术领域
本发明属于半导体集成电路技术领域，具体涉及一种用于芯片间级联应用电路。
背景技术
级联应用，就是把多个相同或相似功能的模块通过规律性的连接方式进行连接。级联电路现在被广泛应用于很多场合中，串联锂电池应用就是其中之一。
在串联锂电池应用中，需要对每节锂电池的电压进行检测，以对其充电和放电行为进行控制。然而多节锂电池的检测结果如何实现同步控制，是个非常困难的问题。目前的解决方法是把每节锂电池的检测结果送入处理器，通过处理器对每节的检测结果进行处理后，对每节锂电池进行单独控制。这种通过处理器来控制的传统方法非常复杂，而且需要大量的程序实现，成本昂贵。
发明内容
为解决现有锂电池串联应用解决方案成本昂贵的技术问题，本发明提供了一种用于串联锂电池应用的级联应用电路。
一种芯片间级联应用电路，包括：至少两个芯片；每个芯片均包含级联模块上部分电路、级联模块下部分电路；所述下一级芯片的级联模块下部分电路的输出端连接上一芯片的级联模块上部分电路的输出端；所述第一级芯片的级联模块下部分电路输出端和所述最后一级芯片的级联模块上部分电路输出端均连接逻辑处理模块；逻辑处理模块的输出端作为整个电路的输出端。
进一步的，所述芯片为3级。
进一步的，所述级联模块上部分电路包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2和第三NMOS晶体管N3；第一PMOS晶体管P1的栅极接偏置电流输入端PBIAS，源极接电源，漏极接第一NMOS晶体管N1的栅极和漏极以及第二NMOS晶体管N2的栅极；第二PMOS晶体管P2的栅极接偏置电流输入端PBIAS，源极接电源，漏极接第二NMOS晶体管N2的漏极；第一NMOS晶体管N1的源极接地；第二NMOS晶体管N2的源极接输出UP；第三NMOS晶体管N3的栅极接上半部分电路输入端INU，源极接地，漏极接模块的输出UP。
进一步的，第一PMOS晶体管P1、第二PMOS晶体管P2、第三PMOS晶体管P3、第一NMOS晶体管N1、第二NMOS晶体管N2和第三NMOS晶体管N3；第一NMOS晶体管N1的栅极接偏置电流输入端NBIAS，源极接地，漏极接第一PMOS晶体管P1的栅极和漏极以及第二PMOS晶体管P2的栅极；第二NMOS晶体管N2的栅极接偏置电流输入端NBIAS，源极接地，漏极接第二PMOS晶体管P2的漏极；第三NMOS晶体管N3的栅极接偏置电流输入端NBIAS，源极接地，漏极接输出端DOWN；第一PMOS晶体管P1的源极接电源；第二PMOS晶体管P2的源极接输出端DOWN；第三PMOS晶体管P3的栅极接下半部分电路输入端IND，源极接电源，漏极接输出端DOWN。
本发明中用于芯片间的级联应用电路，能够在省掉处理器的情况下使多颗芯片级联共同作用，大大降低了系统的成本。
附图说明
图1是本发明第一实施方式提供的芯片间级联应用电路结构示意图；
图2是本发明第一实施方式提供的级联上部分电路结构示意图；
图3是本发明第一实施方式提供的级联下部分电路结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明了，下面结合具体实施方式并参照附图，对本发明进一步详细说明。应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
为解决现有锂电池串联应用解决方案成本昂贵的技术问题，本发明提供了一种用于串联锂电池应用的级联应用电路。至少两级芯片；每级芯片均包含级联模块上部分电路、级联模块下部分电路；所述下一级芯片的级联模块下部分电路的输出端连接上一芯片的级联模块上部分电路的输出端；所述第一级芯片的级联模块下部分电路输出端和所述最后一级芯片的级联模块上部分电路输出端均连接逻辑处理模块；逻辑处理模块的输出端作为整个电路的输出端。
如图1所述，采用3级芯片为例，详细描述芯片间级联应用电路。芯片一包括级联模块上部分电路11、级联模块下部分电路12、芯片二包括级联模块上部分电路21、级联模块下部分电路22、芯片三包括级联模块上部分电路31、级联模块下部分电路32、逻辑处理模块4；芯片二的级联模块下部分电路22输出DOWN2连接芯片一的级联模块上部分电路11输出UP1，芯片三的级联模块下部分电路32输出DOWN3连接芯片二的级联模块上部分电路21输出UP2，芯片一的级联模块下部分电路12输出DOWN1、芯片三的级联模块上部分电路31输出UP3连接逻辑处理模块4，逻辑处理模块4的输出端作OUT为整个电路的输出端。
一种级联模块上部分电路，如图2所示，包括第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2和第三NMOS晶体管N3；第一PMOS晶体管P1的栅极接偏置电流输入端PBIAS，源极接电源，漏极接第一NMOS晶体管N1的栅极和漏极以及第二NMOS晶体管N2的栅极；第二PMOS晶体管P2的栅极接偏置电流输入端PBIAS，源极接电源，漏极接第二NMOS晶体管N2的漏极；第一NMOS晶体管N1的源极接地；第二NMOS晶体管N2的源极接输出UP；第三NMOS晶体管N3的栅极接上半部分电路输入端INU，源极接地，漏极接模块的输出UP。
一种级联模块下部分电路，如图3所示，包括第一PMOS晶体管P1、第二PMOS晶体管P2、第三PMOS晶体管P3、第一NMOS晶体管N1、第二NMOS晶体管N2和第三NMOS晶体管N3；第一NMOS晶体管N1的栅极接偏置电流输入端NBIAS，源极接地，漏极接第一PMOS晶体管P1的栅极和漏极以及第二PMOS晶体管P2的栅极；第二NMOS晶体管N2的栅极接偏置电流输入端NBIAS，源极接地，漏极接第二PMOS晶体管P2的漏极；第三NMOS晶体管N3的栅极接偏置电流输入端NBIAS，源极接地，漏极接输出端DOWN；第一PMOS晶体管P1的源极接电源；第二PMOS晶体管P2的源极接输出端DOWN；第三PMOS晶体管P3的栅极接下半部分电路输入端IND，源极接电源，漏极接输出端DOWN。
本发明中用于芯片间的级联应用电路，能够在省掉处理器的情况下使多颗芯片级联共同作用，大大降低了系统的成本。
应当理解的是，本发明的上述具体实施方式仅仅用于示例性说明或解释本发明的原理，而不构成对本发明的限制。因此，在不偏离本发明的精神和范围的情况下所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。此外，本发明所附权利要求旨在涵盖落入所附权利要求范围和边界、或者这种范围和边界的等同形式内的全部变化和修改例。

Claims (4)

1.一种芯片间级联应用电路，其特征在于，包括：至少两级芯片；每级芯片均包含级联模块上部分电路、级联模块下部分电路；所述下一级芯片的级联模块下部分电路的输出端连接上一芯片的级联模块上部分电路的输出端；所述第一级芯片的级联模块下部分电路输出端和所述最后一级芯片的级联模块上部分电路输出端均连接逻辑处理模块；逻辑处理模块的输出端作为整个电路的输出端。
2.根据权利要求1所述芯片间级联应用电路，其特征在于，所述芯片为3级。
3.根据权利要求1或2所述芯片间级联应用电路，其特征在于，所述级联模块上部分电路包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2和第三NMOS晶体管N3；第一PMOS晶体管P1的栅极接偏置电流输入端PBIAS，源极接电源，漏极接第一NMOS晶体管N1的栅极和漏极以及第二NMOS晶体管N2的栅极；第二PMOS晶体管P2的栅极接偏置电流输入端PBIAS，源极接电源，漏极接第二NMOS晶体管N2的漏极；第一NMOS晶体管N1的源极接地；第二NMOS晶体管N2的源极接输出UP；第三NMOS晶体管N3的栅极接上半部分电路输入端INU，源极接地，漏极接模块的输出UP。
4.根据权利要求3所述芯片间级联应用电路，其特征在于，所述级联模块下部分电路包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第三PMOS晶体管P3、第一NMOS晶体管N1、第二NMOS晶体管N2和第三NMOS晶体管N3；第一NMOS晶体管N1的栅极接偏置电流输入端NBIAS，源极接地，漏极接第一PMOS晶体管P1的栅极和漏极以及第二PMOS晶体管P2的栅极；第二NMOS晶体管N2的栅极接偏置电流输入端NBIAS，源极接地，漏极接第二PMOS晶体管P2的漏极；第三NMOS晶体管N3的栅极接偏置电流输入端NBIAS，源极接地，漏极接输出端DOWN；第一PMOS晶体管P1的源极接电源；第二PMOS晶体管P2的源极接输出端DOWN；第三PMOS晶体管P3的栅极接下半部分电路输入端IND，源极接电源，漏极接输出端DOWN。
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