CN107196616A - 一种用于运算放大器的密勒补偿电路及运算放大器 - Google Patents

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Abstract

本发明提供了一种用于运算放大器的密勒补偿电路及运算放大器，属于半导体集成电路技术领域。该密勒补偿电路包括：第一电容C1、第二电容C2和第一电阻R1；第二电容C2、第一电阻R1、第一电容C1依次串联构成弥勒补偿电路。本发明还提供了一种包括弥勒补偿电路的运算放大器，本发明带密勒补偿电路的运算放大器在传统密勒补偿电路的基础上，增加了第二电容C2接于运算放大器第一级的输出端。与传统的密勒补偿电路相比，本发明的密勒补偿电路在增加运算放大器稳定性的同时，并不会减小其带宽，大大提高了运算放大器的性能。

Description

一种用于运算放大器的密勒补偿电路及运算放大器
技术领域
本发明属于半导体集成电路技术领域，具体涉及一种用于运算放大器的密勒补偿电路及运算放大器。
背景技术
运算放大器在生活中有非常广泛的应用。在很多应用场合，要求运算放大器具有较宽的带宽和较好的稳定性。
为了增强运算放大器的稳定性，通常在运算放大器的第一级和第二级之间加入密勒补偿电路。传统的密勒补偿电路是一个电阻和一个电容的串联实现的，密勒补偿电容的作用主要是将主极点向低频移动，非主极点向高频移动从而实现极点的分离；密勒补偿电阻的作用是将右半平面的零点移向高频，以减小甚至抵消零点对系统稳定性的影响。
传统的密勒补偿电路如图1所示，包括第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3、第四NMOS晶体管N4、第一PMOS晶体管P1、第二PMOS晶体管P2、第三PMOS晶体管P3、第一电容C1、第一电阻R1。第一NMOS晶体管N1的栅极接运算放大器的第一输入端Uin1，源极接第二NMOS晶体管N2的源极和第三NMOS晶体管N3的漏极，漏极接第一PMOS晶体管P1的栅极和漏极；第二NMOS晶体管N2的栅极接运算放大器的第二输入端Uin2，漏极接第二PMOS晶体管P2的漏极和第三PMOS晶体管的栅极；第一PMOS晶体管P1的源极接电源；第二PMOS晶体管的源极接电源；第一PMOS晶体管P1的栅极与第二PMOS晶体管P2的栅极相连，第三NMOS晶体管N3的栅极接运算放大器的偏置电流输入端BIAS，源极接地；第三PMOS晶体管P3的源极接电源，漏极接运算放大器的输出端Uout；第四NMOS晶体管N4的栅极接运算放大器的偏置电流输入端BIAS，源极接地，漏极接运算放大器的输出端Uout；第一电阻R1与第一电容C2串联构成弥勒补偿电路，弥勒补偿电路第一电容C2的一端接第二NMOS管N2的漏极输出，第一电容C1的一端接运算放大器的输出端Uout。
传统的密勒补偿电路在增强稳定性的同时会大大减小运算放大器的带宽。
发明内容
为解决现有密勒补偿电路会减小带宽的技术问题，本发明提供了一种具有较宽带宽的用于运算放大器的密勒补偿电路及运算放大器。
一种用于运算放大器的密勒补偿电路，包括：第一电容C1、第二电容C2和第一电阻R1；第二电容C2、第一电阻R1、第一电容C1依次串联构成弥勒补偿电路。
本发明还提供了一种运算放大器，包括第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3、第四NMOS晶体管N4、第一PMOS晶体管P1、第二PMOS晶体管P2、第三PMOS晶体管P3；第一NMOS晶体管N1的栅极接运算放大器的第一输入端Uin1，源极接第二NMOS晶体管N2的源极和第三NMOS晶体管N3的漏极，漏极接第一PMOS晶体管P1的栅极和漏极；第二NMOS晶体管N2的栅极接运算放大器的第二输入端Uin2，漏极接第二PMOS晶体管P2的漏极和第三PMOS晶体管的栅极；第一PMOS晶体管P1的源极接电源；第二PMOS晶体管的源极接电源；第二PMOS晶体管P2的栅极与第一PMOS晶体管P1的栅极相连；第三NMOS晶体管N3的栅极接运算放大器的偏置电流输入端BIAS，源极接地；第三PMOS晶体管P3的源极接电源，漏极接运算放大器的输出端Uout；第四NMOS晶体管N4的栅极接运算放大器的偏置电流输入端BIAS，源极接地，漏极接运算放大器的输出端Uout；该运算放大器还包括上述的弥勒补偿电路，所述弥勒补偿电路中第二电容C2的一端接第二NMOS管N2的漏极输出，第一电容C1的一端接运算放大器的输出端Uout。
本发明带密勒补偿电路的运算放大器，在传统密勒补偿电路的基础上，增加了第二电容C2接于运算放大器第一级的输出端。与传统的密勒补偿电路相比，本发明的密勒补偿电路在增加运算放大器稳定性的同时，并不会减小其带宽，大大提高了运算放大器的性能。
附图说明
图1是传统的带密勒补偿电路的运算放大器电路结构示意图；
图2是本发明提供的密勒补偿电路结构示意图；
图3是本发明实施方式提供的运算放大器电路结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明了，下面结合具体实施方式并参照附图，对本发明进一步详细说明。应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
为了解决现有运算放大器带宽过窄的技术问题，本发明提供了一种新型的用于运算放大器的密勒补偿电路，如图2所示，包括第一电容C1、第二电容C2和第一电阻R1，第二电容C2、第一电阻R1、第一电容C1依次串联构成弥勒补偿电路。
如图3所示，本发明提供的带弥勒补偿电路的运算放大器电路，包括第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3、第四NMOS晶体管N4、第一PMOS晶体管P1、第二PMOS晶体管P2、第三PMOS晶体管P3、第一电容C1、第二电容C2和第一电阻R1，第一NMOS晶体管N1的栅极接运算放大器的第一输入端Uin1，源极接第二NMOS晶体管N2的源极和第三NMOS晶体管N3的漏极，漏极接第一PMOS晶体管P1的栅极和漏极；第二NMOS晶体管N2的栅极接运算放大器的第二输入端Uin2，漏极接第二PMOS晶体管P2的漏极和第三PMOS晶体管的栅极；第一PMOS晶体管P1的源极接电源；第二PMOS晶体管的源极接电源；第二PMOS晶体管P2的栅极与第一PMOS晶体管P1的栅极相连；第三NMOS晶体管N3的栅极接运算放大器的偏置电流输入端BIAS，源极接地；第三PMOS晶体管P3的源极接电源，漏极接运算放大器的输出端Uout；第四NMOS晶体管N4的栅极接运算放大器的偏置电流输入端BIAS，源极接地，漏极接运算放大器的输出端Uout；该运算放大器还包括上述的弥勒补偿电路，所述弥勒补偿电路中第二电容C2的一端接第二NMOS管N2的漏极输出，第一电容C1的一端接运算放大器的输出端Uout。
本发明带密勒补偿电路的运算放大器，在传统密勒补偿电路的基础上，增加了第二电容C2接于运算放大器第一级的输出端。与传统的密勒补偿电路相比，本发明的密勒补偿电路在增加运算放大器稳定性的同时，并不会减小其带宽，大大提高了运算放大器的性能。
应当理解的是，本发明的上述具体实施方式仅仅用于示例性说明或解释本发明的原理，而不构成对本发明的限制。因此，在不偏离本发明的精神和范围的情况下所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。此外，本发明所附权利要求旨在涵盖落入所附权利要求范围和边界、或者这种范围和边界的等同形式内的全部变化和修改例。

Claims (2)

1.一种用于运算放大器的密勒补偿电路，其特征在于，包括：第一电容C1、第二电容C2和第一电阻R1；第二电容C2、第一电阻R1、第一电容C1依次串联构成弥勒补偿电路。
2.一种运算放大器，包括第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3、第四NMOS晶体管N4、第一PMOS晶体管P1、第二PMOS晶体管P2、第三PMOS晶体管P3；第一NMOS晶体管N1的栅极接运算放大器的第一输入端Uin1，源极接第二NMOS晶体管N2的源极和第三NMOS晶体管N3的漏极，漏极接第一PMOS晶体管P1的栅极和漏极；第二NMOS晶体管N2的栅极接运算放大器的第二输入端Uin2，漏极接第二PMOS晶体管P2的漏极和第三PMOS晶体管的栅极；第一PMOS晶体管P1的源极接电源；第二PMOS晶体管的源极接电源，第二PMOS晶体管P2的栅极与第一PMOS晶体管P1的栅极相连；第三NMOS晶体管N3的栅极接运算放大器的偏置电流输入端BIAS，源极接地；第三PMOS晶体管P3的源极接电源，漏极接运算放大器的输出端Uout；第四NMOS晶体管N4的栅极接运算放大器的偏置电流输入端BIAS，源极接地，漏极接运算放大器的输出端Uout；其特征在于，该运算放大器还包括如权利要求1所述的弥勒补偿电路，所述弥勒补偿电路中第二电容C2的一端接第二NMOS管N2的漏极输出，第一电容C1的一端接运算放大器的输出端Uout。
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