CN106970674A - 一种偏置电流产生电路 - Google Patents

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    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/561—Voltage to current converters

Abstract

一种偏置电流产生电路，属于半导体集成电路技术领域。包括：由第一PMOS晶体管、第一NMOS晶体管和第二NMOS晶体管构成的启动电路以及第二PMOS晶体管、第三PMOS晶体管、第三NMOS晶体管、第四NMOS晶体管和电阻构成的具有负反馈环路的偏置电流电路；这个环路大大提升了偏置电流的抗电源噪声能力，与传统的偏置电流电路相比，该电路产生的偏置电流随电源电压的变化更小，具有更好的电源噪声抑制性能。

Description

一种偏置电流产生电路
技术领域
本发明属于半导体集成电路技术领域，具体涉及一种偏置电流产生电路。
背景技术
偏置电流是模拟集成电路中的一种重要参考源，是系统中不可缺少的一部分。
传统的偏置电流产生电路如图1所示，包括：由第一PMOS晶体管P1、第一NMOS晶体管N1和第二NMOS晶体管N2构成的启动电路以及第二PMOS晶体管P2、第三PMOS晶体管P3、第三NMOS晶体管N3、第四NMOS晶体管N4和电阻R1构成的偏置电流电路；第一PMOS晶体管P1的源极接电源，栅极和漏极相连并与第一NMOS晶体管N1的漏极和第二NMOS晶体管N2的栅极相接；第一NMOS晶体管N1的源极接地，栅极与第四NMOS晶体管N4的栅极相接；第二NMOS晶体管N2的源极接地，漏极接电压输出端Uout；第二PMOS晶体管P2的源极接电源，栅极接第三PMOS管P3的栅极，栅极和漏极都接到电压输出端Uout；第三PMOS晶体管P3的源极接电源，漏极接第四NMOS晶体管N4的漏极，栅极接输出Uout；第三NMOS晶体管N3的漏极接输出电压Uout，源极接地，栅极接第四NMOS晶体管N4的栅极；第四NMOS晶体管N4的漏极和栅极相连，源极接电阻R1的一端，电阻R1的另一端接地。
该偏置电流产生电路产生的偏置电流随电源电压的变化而具有较大变化。在很多精度要求高的集成电路模块中，会要求一个随电源电压的变化尽可能小的偏置电流。传统的偏置电流产生电路已经不能满足高精度系统的要求。
发明内容
为解决现有偏置电流产生电路产生的偏置电流随电源电压变化大的技术问题，本发明提供了一种抗电源噪声能力强的偏置电流产生电路。
一种偏置电流产生电路，包括：由第一PMOS晶体管P1、第一NMOS晶体管N1和第二NMOS晶体管N2构成的启动电路以及第二PMOS晶体管P2、第三PMOS晶体管P3、第三NMOS晶体管N3、第四NMOS晶体管N4和电阻R1构成的具有负反馈环路的偏置电流电路；
第一PMOS晶体管P1的源极接电源，栅极和漏极相连并与第一NMOS晶体管N1的漏极和第二NMOS晶体管N2的栅极相接；
第一NMOS晶体管N1的源极接地，栅极与第四NMOS晶体管N4的栅极相接；
第二NMOS晶体管N2的源极接地，漏极接电压输出端Uout；
第二PMOS晶体管P2的源极接电源，栅极接第三PMOS管P3的栅极，栅极和漏极都接到电压输出端Uout；第三PMOS晶体管P3的源极接电源，漏极接电阻R1的一端及第四NMOS管N4的栅极；
第三NMOS晶体管N3的漏极接输出电压Uout，源极接地，栅极接第四NMOS晶体管N4的漏极及电阻R1的另一端；
第四NMOS晶体管N4的栅极接电阻R1的另一端，源极接地。
本发明的偏置电流产生电路中，第二PMOS晶体管P2、第三PMOS晶体管P3、第三NMOS晶体管N3、第四NMOS晶体管N4和电阻R1构成了负反馈环路，这个环路大大提升了偏置电流的抗电源噪声能力，从而使得该偏置电流产生电路提供的偏置电流具有较强的抗电源噪声能力。
附图说明
图1是传统的上电复位电路结构示意图；
图2是本发明实施方式提供的上电复位电路结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明了，下面结合具体实施方式并参照附图，对本发明进一步详细说明。应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
如图2所示，本发明提供的偏置电流产生电路包括：
包括：由第一PMOS晶体管P1、第一NMOS晶体管N1和第二NMOS晶体管N2构成的启动电路以及第二PMOS晶体管P2、第三PMOS晶体管P3、第三NMOS晶体管N3、第四NMOS晶体管N4和电阻R1构成的具有负反馈环路的偏置电流电路；
第一PMOS晶体管P1的源极接电源，栅极和漏极相连并与第一NMOS晶体管N1的漏极和第二NMOS晶体管N2的栅极相接；
第一NMOS晶体管N1的源极接地，栅极与第四NMOS晶体管N4的栅极相接；
第二NMOS晶体管N2的源极接地，漏极接电压输出端Uout；
第二PMOS晶体管P2的源极接电源，栅极接第三PMOS管P3的栅极，栅极和漏极都接到电压输出端Uout；第三PMOS晶体管P3的源极接电源，漏极接电阻R1的一端及第四NMOS管N4的栅极；
第三NMOS晶体管N3的漏极接输出电压Uout，源极接地，栅极接第四NMOS晶体管N4的漏极及电阻R1的另一端；
第四NMOS晶体管N4的栅极接电阻R1的另一端，源极接地。
上述方案提供的偏置电流产生电路中，第二PMOS晶体管P2、第三PMOS晶体管P3、第三NMOS晶体管N3、第四NMOS晶体管N4和电阻R1构成了负反馈环路，这个环路大大提升了偏置电流的抗电源噪声能力，从而使得该偏置电流产生电路提供的偏置电流具有较强的抗电源噪声能力。
应当理解的是，本发明的上述具体实施方式仅仅用于示例性说明或解释本发明的原理，而不构成对本发明的限制。因此，在不偏离本发明的精神和范围的情况下所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。此外，本发明所附权利要求旨在涵盖落入所附权利要求范围和边界、或者这种范围和边界的等同形式内的全部变化和修改例。

Claims (1)

1.一种偏置电流产生电路，其特征在于，包括：
由第一PMOS晶体管P1、第一NMOS晶体管N1和第二NMOS晶体管N2构成的启动电路以及第二PMOS晶体管P2、第三PMOS晶体管P3、第三NMOS晶体管N3、第四NMOS晶体管N4和电阻R1构成的具有负反馈环路的偏置电流电路；
第一PMOS晶体管P1的源极接电源，栅极和漏极相连并与第一NMOS晶体管N1的漏极和第二NMOS晶体管N2的栅极相接；
第一NMOS晶体管N1的源极接地，栅极与第四NMOS晶体管N4的栅极相接；
第二NMOS晶体管N2的源极接地，漏极接电压输出端Uout；
第二PMOS晶体管P2的源极接电源，栅极接第三PMOS管P3的栅极，栅极和漏极都接到电压输出端Uout；第三PMOS晶体管P3的源极接电源，漏极接电阻R1的一端及第四NMOS管N4的栅极；
第三NMOS晶体管N3的漏极接输出电压Uout，源极接地，栅极接第四NMOS晶体管N4的漏极及电阻R1的另一端；
第四NMOS晶体管N4的栅极接电阻R1的另一端，源极接地。
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