CN107275316A - 具有源极在下配置的晶体管管芯和漏极在下配置的晶体管管芯的半导体封装 - Google Patents

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Abstract

一种半导体封装包括衬底、固定到衬底的第一晶体管管芯和固定到衬底的第二晶体管管芯。第一晶体管管芯具有：源极端子，位于第一晶体管管芯的面向衬底的底侧处；以及漏极端子和栅极端子，位于第一晶体管管芯的背离衬底的顶侧处。第二晶体管管芯具有：漏极端子，位于第二晶体管管芯的面向衬底的底侧处；以及源极端子和栅极端子，位于第二晶体管管芯的背离衬底的顶侧处。所述封装还包括在第一晶体管管芯的漏极端子和第二晶体管管芯的源极端子之间的公共电连接。

Description

具有源极在下配置的晶体管管芯和漏极在下配置的晶体管管 芯的半导体封装
技术领域
本申请涉及半导体封装，并且更特别地涉及包括变换器或控制器电路的一个或多个分支的半导体封装。
背景技术
H桥是一种电子电路，该电子电路使电压能够在任一方向上跨负载施加。H桥电路广泛用于机器人技术和其它应用中，以允许DC电动机向前和向后运行。大多数DC-AC变换器(功率变换器)、大多数AC/AC变换器、DC-DC推挽变换器、大多数电动机控制器，以及许多其它种类的功率电子器件使用H桥。例如，双极步进电动机几乎一定由包含两个H桥的电动机控制器驱动。H桥包括两对开关，其中负载连接在每个开关对的公共开关/相节点之间。H桥的普通变型在负载的一侧仅使用一对开关，并且被称为半桥。半桥通常用于使用同步整流器的开关式电源中和开关放大器中。另一种普通变型向该桥构造添加第三“分支”或甚至第四分支，以便实现三相或四相变换器。
H桥的每一分支，半桥或多相变换器电路包括高侧开关和低侧开关，高侧开关和低侧开关在公共开关/相节点处被电连接。高侧和低侧开关通常被实现为晶体管管芯，比如功率MOSFET(金属-氧化物-半导体场效应晶体管)管芯，这些晶体管管芯通常被集成在相同的封装中，比如无引线或有引线的模制封装中。标准MOSFET管芯具有在管芯前侧的源极和栅极端子以及在后侧的漏极端子，这增加了与每个晶体管管芯对的公共开关/相节点的连接的电阻和电感。
发明内容
根据半导体封装的一个实施例，所述半导体封装包括衬底、固定到衬底的第一晶体管管芯和固定到衬底的第二晶体管管芯。第一晶体管管芯具有：源极端子，位于第一晶体管管芯的面向衬底的底侧处；以及漏极端子和栅极端子，位于第一晶体管管芯的背离衬底的顶侧处。第二晶体管管芯具有：漏极端子，位于第二晶体管管芯的面向衬底的底侧处；以及源极端子和栅极端子，位于第二晶体管管芯的背离衬底的顶侧处。所述封装还包括在第一晶体管管芯的漏极端子和第二晶体管管芯的源极端子之间的公共电连接。
根据制造半导体封装的方法的一个实施例，所述方法包括：将第一晶体管管芯固定到衬底，第一晶体管管芯具有：源极端子，位于第一晶体管管芯的面向衬底的底侧处；以及漏极端子和栅极端子，位于第一晶体管管芯的背离衬底的顶侧处；将第二晶体管管芯固定到衬底，第二晶体管管芯具有：漏极端子，位于第二晶体管管芯的面向衬底的底侧处；以及源极端子和栅极端子，位于第二晶体管管芯的背离衬底的顶侧处；以及在第一晶体管管芯的漏极端子和第二晶体管管芯的源极端子之间形成公共电连接。
根据半导体封装的另一个实施例，所述半导体封装包括衬底和固定于衬底的至少两对晶体管管芯。每对晶体管管芯提供多相变换器电路的一相并且包括：源极在下配置的晶体管管芯，具有面向衬底的源极端子以及背离衬底的漏极端子和栅极端子；以及漏极在下配置的晶体管管芯，具有面向衬底的漏极端子和背离衬底的源极端子和栅极端子。对于每对晶体管管芯，源极在下配置的晶体管管芯的漏极端子电连接至漏极在下配置的晶体管管芯的源极端子。
本领域技术人员通过阅读下面的详细描述并且通过查看附图将会意识到附加特征和优点。
附图说明
附图的元件不一定相对于彼此成比例。相似的附图标记指代对应的类似部分。各个图示的实施例的特征可以被结合，除非它们互相排斥。各实施例在附图中被描绘并且在下面的说明书中被详细描述。
图1图示了示范性3相变换器电路的电路示意图，所述示范性3相变换器电路包括三对晶体管管芯，每个晶体管管芯对被配置成3相变换器的一个分支。
图2图示了示范性H桥电路的电路示意图，所述示范性H桥电路包括两对晶体管管芯，其中电感负载(比如电动机)连接在所述两个晶体管管芯对的公共开关/相节点之间。
图3A图示了模制半导体封装的第一实施例的俯视平面图，并且图3B图示了沿着图3A中标记为A-A'的线的封装的截面图。
图4A图示了模制半导体封装的第二实施例的俯视平面图，并且图4B图示了沿着图4A中标记为B-B'的线的封装的截面图。
图5A图示了模制半导体封装的第三实施例的俯视平面图，并且图5B图示了沿着图5A中标记为C-C'的线的封装的截面图。
图6A图示了模制半导体封装的第四实施例的俯视平面图，并且图6B图示了沿着图6A中标记为D-D'的线的封装的截面图。
图7A图示了模制半导体封装的第五实施例的俯视平面图，并且图7B图示了沿着图7A中标记为E-E'的线的封装的截面图。
图8A图示了基于层压材料的半导体封装的第一实施例的俯视平面图，并且图8B图示了沿着图8A中标记为F-F'的线的封装的截面图。
图9A图示了基于层压材料的半导体封装的第二实施例的俯视平面图，并且图9B图示了沿着图9A中标记为G-G'的线的封装的截面图。
图10图示了具有陶瓷基底的半导体封装的一个实施例的俯视平面图。
具体实施方式
本文描述的实施例提供了包含一对或多对晶体管管芯的半导体封装。包括在所述封装中的每个晶体管管芯对具有：源极在下配置的晶体管管芯，其源极端子面向封装衬底并且其漏极和栅极端子背离封装衬底；以及漏极在下配置的晶体管管芯，其漏极端子面向封装衬底并且其源极和栅极端子背离封装衬底。对于包括在所述封装中的每个晶体管管芯对，源极在下配置的晶体管管芯的漏极端子在公共开关/相节点处电连接至漏极在下配置的晶体管管芯的源极端子。通过使用不同的晶体管管芯技术来实现包括在封装中的每个晶体管管芯对，其中一个管芯具有源极在下配置并且另一个管芯具有漏极在下配置，与每个晶体管管芯对的公共开关/相节点的电连接的电阻和电感被减小，同时还减小了封装的杂散电感。
在一些实施例中，单个晶体管对被包括在封装中以形成半桥电路或H桥或多相变换器电路的一个分支。在其它实施例中，两个晶体管对被包括在封装中以形成H桥。在再其它实施例中，三个或更多个晶体管对被包括在封装中以形成多相(比如，3相或4相)变换器电路。
图1图示了示范性3相变换器电路100的电路示意图，示范性3相变换器电路100包括三对晶体管管芯102、104和106。每对晶体管管芯102、104、106被配置成所述3相变换器100的一个分支。每个晶体管管芯对102、104、106包括：源极在下配置的晶体管管芯102a、104a、104b，其源极端子(S)电连接至接地电位；以及漏极在下配置的晶体管管芯102b、104b、106b，其漏极端子(D)例如经由保护器件108电连接至电源端子(V电池)。每个晶体管管芯对102、104、106的源极在下配置的晶体管管芯102a/104a/106a的漏极端子和漏极在下配置的晶体管管芯102b/104b/106b的源极端子在公共开关/相节点102c、104c、106c处彼此电连接，以形成多相变换器电路100的一相。连接至多相变换器电路100的负载在图1中作为3相电动机(M)被图示。晶体管管芯对102、104、106可以被包括在相同封装中或不同封装中。
图2图示了示范性H桥电路200的电路示意图，所述示范性H桥电路200包括两对晶体管管芯202、204，电感负载(比如电动机)连接在两个晶体管对的公共开关/相节点202c、204c之间。所述电感负载由标记为L电动机的电感器和标记为R电动机的电阻器所表示。与图1中示出的构造类似，两个晶体管管芯对202、204都包括：源极在下配置的晶体管管芯202a/204a，其源极端子(S)电连接至接地电位；以及漏极在下配置的晶体管管芯202b/204b，其漏极端子(D)例如经由保护器件206电连接至电源端子(V电池)。两个晶体管管芯对202、204都可以被包括在相同的封装中或不同的封装中。相反地，半桥电路可以通过仅使用处于负载一侧的一对开关来实现。
在每种情况中，源极在下配置的晶体管管芯用作变换器/控制器电路的每一分支的低侧开关，并且漏极在下配置的晶体管管芯用作变换器/控制器电路的每一分支的高侧开关。在一个实施例中，源极在下配置的晶体管管芯是多栅MOSFET管芯并且漏极在下配置的晶体管管芯为单栅MOSFET管芯。多栅器件或多栅场效应晶体管是指将多于一个的栅极并入单个器件中的MOSFET。多个栅极可以由单个栅电极控制，其中多个栅极表面在电学上充当单个栅极，或者替代地由独立的栅电极控制。在一个实施例中，充当低侧开关的多栅MOSFET管芯是功率FinFET管芯。术语“FinFET”描述了非平面多栅晶体管。FinFET的区别特性是传导沟道被形成器件主体的薄的半导体“鳍”所缠绕。单栅MOSFET不具有这种鳍并且仅单个栅极表面在电学上充当器件栅极。当然，存在实现源极在下配置的晶体管管芯的其它可能性。例如，源极在下配置的晶体管管芯可以用从双极CMOS DMOS(BCD)工艺获知的横向器件来实现。这种晶体管使用标准栅极构造。与FinFET的区别在于FinFET结构被旋转90°，延伸到硅的深度而不是平行于表面。
接下来描述各种半导体封装实施例，其中在封装中包括一对或多对晶体管管芯，每个晶体管管芯对包括源极在下配置的晶体管管芯和漏极在下配置的晶体管管芯，它们在公共开关/相节点处彼此电连接。每一对中的晶体管管芯可以由任何半导体技术(比如Si、GaAs、GanN、SiC等)来制造，只要每一对中的管芯之一具有源极在下配置并且另一个管芯具有漏极在下配置。其它晶体管端子(即在源极在下配置的晶体管管芯的情况下的漏极和栅极(G)端子以及在漏极在下配置的晶体管管芯的情况下的源极和栅极端子)在管芯的相对侧。为了易于图示，每个封装示出一个晶体管管芯对，但是每个封装可以包括多于一个晶体管管芯对，例如在H桥或多相变换器电路的情况下。替代地，H桥或多相变换器电路的每一分支可以提供在单独的封装中。
图3A图示了模制半导体封装300的一个实施例的俯视平面图，并且图3B图示了沿着图3A中标记为A-A'的线的封装300的截面图。根据该实施例，模制半导体封装300包括衬底302，固定到衬底302的第一晶体管管芯304和也固定到衬底302的第二晶体管管芯306。第一晶体管管芯304具有：源极端子308，位于第一晶体管管芯304的面向衬底302的底侧304a处；以及漏极端子310和栅极端子312，位于第一晶体管管芯304的背离衬底302的顶侧304b处。第二晶体管管芯306具有：漏极端子(不在视野中)，位于第二晶体管管芯306的面向衬底302的底侧(不在视野中)处；以及源极端子314和栅极端子316，位于第二晶体管管芯306的背离衬底302的顶侧306b处。
第一晶体管管芯304可以是半桥电路的低侧开关并且第二晶体管管芯306可以是半桥电路的高侧开关，或者是例如分别在图2和1中示出的种类的H桥或多相变换器电路的一个分支的低侧和高侧开关。在每种情况下，第一晶体管管芯304的漏极端子和第二晶体管管芯306的源极端子314在图3A中被图示为虚线框，因为它们不在视野中。封装300进一步包括在第一晶体管管芯304的漏极端子310和第二晶体管管芯306的源极端子314之间的公共电连接，该公共电连接形成例如示意性地图示在图1和2中的晶体管管芯对304/306的公共开关/相节点。
第一和第二晶体管管芯304、306嵌入模制复合物318中。模制复合物318是电绝缘材料，并且例如可以是热固性环氧树脂或热塑性塑料。在图3A和3B中仅示出模制复合物318的外部轮廓，使得封装300的内部构造在两个视图中都是可见的。在一个实施例中，封装衬底302包括引线框架，引线框架包括用于每个晶体管管芯304、306的管芯焊盘320、322，所述晶体管管芯304、306包括在封装300中。第一晶体管管芯304的底侧304a处的源极端子308被连接，例如被焊接至第一管芯焊盘320，并且第二晶体管管芯306的底侧(不在视野中)处的漏极端子(不在视野中)类似地被连接，例如被焊接至第二管芯焊盘322。
根据所示的实施例，半导体封装300是无引线半导体封装，意味着封装300采用表面安装技术。例如，引线框架的I/O(输入/输出)焊盘324、326中的一个或多个形成半导体封装300的输出端子。根据该实施例，在该对晶体管管芯304/306之间的公共电连接通过金属夹具328实现。金属夹具328将第一晶体管管芯304的漏极端子310和第二晶体管管芯306的源极端子314连接至一个或多个焊盘324、326，该焊盘形成半导体封装300的输出端子。晶体管管芯304、306的相应栅极端子312、316可以例如经由相应的接合线330、332被连接至引线框架的附加I/O焊盘334、334，该附加I/O焊盘充当封装300的相应输入端子。替代地，相应栅极端子312、316可以利用金属夹具而不是接合线被连接至对应的I/O焊盘334、336。第一管芯焊盘320可以连接至接地电位并且第二管芯焊盘322可以连接至电源，例如示于图1和2中的V电池以完成与封装300的电连接。
图4A图示了模制半导体封装400的另一个实施例的俯视平面图，并且图4B图示了沿着图4A中标记为B-B'的线的封装400的截面图。示于图4A和4B中的实施例与示于图3A和3B中的实施例类似。然而，不同的是，模制半导体封装400是有引线的半导体封装。有引线封装具有金属引线或管脚，该金属引线或管脚从模制复合物凸出并且例如可以围绕封装的边缘缠绕，而无引线的封装在边缘上具有金属焊盘。根据该实施例，连接至第一晶体管管芯304的漏极端子310和第二晶体管管芯306的源极端子314的金属夹具328从模制复合物318凸出，以便形成有引线的半导体封装400的输出端子402。有引线的半导体封装400包括用于有引线的封装400的输入(栅极)端子的附加引线/管脚404、406。如在图3A和3B中那样，管芯焊盘320、322仍然可以用于向封装400分别提供接地电位和电源。
图5A图示了模制半导体封装500的又一个实施例的俯视平面图，并且图5B图示了沿着图5A中标记为C-C'的线的封装500的截面图。示于图5A和5B中的实施例与示于图3A和3B中的实施例类似。然而，不同的是，形成封装输出端子的第一组502引线框架焊盘324、326设置在无引线半导体封装500的第一侧500a，并且第二组504输出端子焊盘506、508、510、512设置在无引线半导体封装500的第二侧500b，第二侧500b与第一侧500a相对。此外，为该对晶体管管芯304、306提供公共电连接的金属夹具328在第一端328a处连接至第一组502输出端子焊盘324、326，并且在与第一端328a相对的第二端328b处连接至第二组504输出端子焊盘506、508、510、512。
图6A图示了模制半导体封装600的又一个实施例的俯视平面图，并且图6B图示了沿着图6A中标记为D-D'的线的封装600的截面图。示于图6A和6B中的实施例与示于图4A和4B中的实施例类似。然而，不同的是，为该对晶体管管芯304、306提供公共电连接的金属夹具318在有引线的半导体封装600的第一侧600a处从模制复合物318凸出，并且也在有引线的半导体封装600的与第一侧600a相对的第二侧600b处从模制复合物318凸出，从而在封装600的相对两侧600a、600b处提供有引线的半导体封装600的输出端子402。
图7A图示了模制半导体封装700的另一个实施例的俯视平面图，并且图7B图示了沿着图7A中标记为E-E'的线的封装700的截面图。示于图7A和7B中的实施例与示于图3A和3B中的实施例类似。然而，不同的是，在该对晶体管管芯304、306之间的公共电连接通过第一接合线或金属带702和第二接合线或金属带704代替金属夹具来实现。第一接合线/金属带702将第一晶体管管芯304的漏极端子310连接至半导体封装700的对应输出端子焊盘324。第二接合线/金属带704将第二晶体管管芯306的源极端子314连接至与第一接合线/金属带702相同的输出端子焊盘324，或者连接至封装700的不同输出端子焊盘326。
图8A图示了半导体封装800的另一个实施例的俯视平面图，所述半导体封装800包括在公共开关/相节点电连接的源极在下配置的晶体管管芯304和漏极在下配置的晶体管管芯306，并且图8B图示了沿着图8A中标记为F-F'的线的封装800的截面图。示于图8A和8B中的实施例与示于图3A和3B中的实施例类似。然而，不同的是，第一和第二晶体管管芯304、306嵌入绝缘材料802中，并且结构化金属再分配层(RDL)804设置在晶体管管芯304、306上方的绝缘材料中，使得晶体管管芯304、306插入在衬底302和结构化金属再分配层804之间。
绝缘材料802可以是层压材料，比如标准PCB材料或标准FR4(玻璃纤维增强环氧层压材料)材料。在另一个实施例中，绝缘材料802可以是模制复合物。任何标准芯片层压或模制工艺都可以用于形成绝缘材料802。例如，在层压材料的情况下，该工艺可以包括：第一和第二晶体管管芯304、306的扩散焊接；在组装的管芯上层压RCC(包覆树脂的铜)以形成聚合物介电基体；在绝缘材料802中激光钻出通孔；以及通过电镀铜填充通孔。在模制封装的情况下，模制复合物在装载到模制腔体中之前进行预热。在预热后，由液压活塞将模制复合物推动到罐中，模制复合物在罐中达到熔化温度并变成流体。活塞然后继续推动流体模制复合物到模制模套的流道中。这些流道充当流体模制复合物行进直到其到达腔体的管道，所述腔体包含供封装的对象。
结构化金属再分配层804通过下述方式来定义：把金属和介电层添加到晶片或载体的表面上以便把晶体管管芯的I/O(输入/输出)布局重新布线成新的更宽松间距覆盖区。这种再分配利用薄膜聚合物(比如BCB(苯并环丁烯)、聚酰亚胺、旭硝子玻璃ALX等)以及金属化部(比如Al或Cu)来把管芯I/O重新布线成区域阵列配置。再分配迹线可以直接在主钝化部(比如SiN或SiON)上制造，或者可以在第二层聚合物上布线，以添加附加的可塑性(compliancy)。一个或多个附加的金属(以及对应的介电层)可以连接至结构化金属再分配层804以促进与板或其它组件的连接。为了便于图示，这样的材料层没有示于图8A和8B中。
根据该实施例，在该对晶体管管芯304、306之间的公共电连接被实现为结构化金属再分配层804的一个区段806。与晶体管管芯304、306的相应栅极端子312、316的输入连接可以由结构化金属再分配层804的其它区段808、810实现。导电通孔812将结构化金属再分配层804的单独的区段806、808、810连接至对应的管芯焊盘320、322和引线框架焊盘324、326、334、336，这些焊盘形成半导体封装800的相应(输入、输出、电源、接地)端子。导电通孔814可以形成为任何标准RDL工艺的一部分，并且在图8A中被图示为虚线椭圆，因为它们被结构化金属再分配层804覆盖并且因此不在视野之内。绝缘材料802可以被减薄以便暴露结构化金属再分配层806的顶侧806a，顶侧806a由图8B中示出的水平虚线指示。仅绝缘材料802的外部轮廓示于图8A和8B中，使得封装700的内部构造在两个视图中都是可见的。而且，第一和第二晶体管管芯304、306的顶侧端子310、314被图示为虚线框，因为它们被结构化金属再分配层804覆盖并且因此不在视野之内。
图9A图示了半导体封装900的另一个实施例的俯视平面图，所述半导体封装900包括在公共开关/相节点电连接的源极在下配置的晶体管管芯304和漏极在下配置的晶体管管芯306，并且图9B图示了沿着图9A中标记为G-G’的线的封装900的截面图。示于图9A和9B中的实施例与示于图8A和8B中的实施例类似。然而，不同的是，图案化金属层902被用作衬底302而不是引线框架。晶体管304、306固定到图案化金属层902的不同区段904、906。封装900的I/O端子(比如，输入、输出、电源、接地)由图案化金属层902的附加区段908、910、912、914提供。
在一个实施例中，图案化金属层902是第二结构化金属再分配层，其设置在晶体管管芯304、306下方的绝缘材料802中，使得晶体管管芯304、306插入在第一(上部)结构化金属再分配层804和第二(下部)结构化金属再分配层902之间。与示于图8A和8B中的实施例类似，附加的导电通孔916将晶体管管芯304、306的底部端子(即，源极在下配置的晶体管管芯的源极端子和漏极在下配置的晶体管管芯的漏极端子)连接至下部结构化金属再分配层902的对应区段904、906，对应区段904、906形成半导体封装900的相应电源和接地端子。
图10图示了半导体封装1000的又一个实施例的俯视平面图，所述半导体封装1000包括至少两对源极在下配置的晶体管管芯304和漏极在下配置的晶体管管芯306，源极在下配置的晶体管管芯304和漏极在下配置的晶体管管芯306在公共开关/相节点电连接。三对晶体管管芯304、206在图10中被示出为固定到封装衬底1002。然而，封装100可以包括两对、三对、四对或更多对相反配置的晶体管管芯304、306。每对晶体管管芯304、206提供多相变换器电路中的一相并且包括：源极在下配置的晶体管管芯304，具有面向衬底1002的源极端子(不在视野中)，以及背离衬底1002的漏极端子(不在视野中)和栅极端子(不在视野中)；以及漏极在下配置的晶体管管芯306，具有面向衬底1002的漏极端子(不在视野中)和背离衬底1002的源极端子(不在视野中)和栅极端子(不在视野中)。示于图10中的示范性实施例包括固定到封装衬底1002的这样的三对晶体管管芯304、306。对于包括在封装1000中的每对晶体管管芯304、306，源极在下配置的晶体管管芯304的漏极端子例如经由对应的金属夹具(夹具1、夹具2、夹具3等)电连接至漏极在下配置的晶体管管芯306的源极端子。
在一个实施例中，封装衬底1002包括陶瓷基底(不在视野中)，陶瓷基底具有图案化金属化表面1004。在每个源极在下配置的晶体管管芯304的底侧处的源极端子连接至图案化金属化表面1004的第一区段1006，第一区段1006形成封装100的接地端子。每个漏极在下配置的晶体管管芯306的底侧处的漏极端子连接至图案化金属化表面1004的第二区段1008，第二区段1008形成封装1000的电源端子。半导体封装的输出端子包括图案化金属化表面1004的第三区段(P1、P2、P3等)，每个第三区段形成多相变换器电路的一相。将一个源极在下配置的晶体管管芯304的漏极端子连接至对应漏极在下配置的晶体管管芯306的源极端子的每个金属夹具在不同端连接至图案化金属化表面1004的第三区段之一，以实现电路的相连接。金属化表面1004的各区段彼此电气分离。为了易于图示，相应晶体管管芯的顶侧端子连接没有示于图10中，但是可以容易地使用例如如下各项来实现：与陶瓷基底的金属化表面1004的附加分离区段的接合线、带或夹具连接，附加分离区段为了易于图示而未示于图10中。
当然，比如H桥和半桥之类的其它电路构造可以通过如下方式在具有图案化金属化表面的陶瓷基底上实现：将合适数量的晶体管管芯对固定到陶瓷基底的图案化金属化表面，每个晶体管管芯包括：源极在下配置的晶体管管芯，其源极端子连接至金属化表面的一个区段并且其漏极和栅极端子背离陶瓷基底；以及漏极在下配置的晶体管管芯，其漏极端子连接至金属化表面的不同区段并且其源极和栅极端子背离陶瓷基底。
空间相对术语，比如“在...下”、“在...下面”、“下”、“在...上方”、“上”及类似术语，为了易于描述而用于解释一个元件相对于第二元件的定位。除了附图中所描绘的那些的不同取向之外，这些术语旨在包括器件的不同取向。另外，比如“第一”、“第二”等之类的术语也用于描述各种元件、区域、区段等并且也不旨在限制。在整个描述中，相似的术语指代相似的元件。
如本文所用的，术语“具有”、“包含”、“包括”、“含有”及类似术语是开放式的术语，指示存在所述元件或特征，但是不排除其它元件或特征。冠词“一”、“一个”和“该”旨在包括复数和单数，除非上下文另有明确说明。
考虑到变型和应用的上述范围，应当理解的是，本发明不受前面的描述限制，也不受附图限制。相反地，本发明仅受所附的权利要求及其法律等同物限制。

Claims (20)

1.一种半导体封装，包括：
衬底；
固定到衬底的第一晶体管管芯，第一晶体管管芯具有：源极端子，位于第一晶体管管芯的面向衬底的底侧处；以及漏极端子和栅极端子，位于第一晶体管管芯的背离衬底的顶侧处；
固定到衬底的第二晶体管管芯，第二晶体管管芯具有：漏极端子，位于第二晶体管管芯的面向衬底的底侧处；以及源极端子和栅极端子，位于第二晶体管管芯的背离衬底的顶侧处；以及
公共电连接，位于第一晶体管管芯的漏极端子和第二晶体管管芯的源极端子之间。
2.根据权利要求1所述的半导体封装，其中衬底包括引线框架，所述引线框架包括第一管芯焊盘、第二管芯焊盘和多个焊盘，其中第一晶体管管芯的底侧处的源极端子连接至第一管芯焊盘，并且其中第二晶体管管芯的底侧处的漏极端子连接至第二管芯焊盘。
3.根据权利要求2所述的半导体封装，其中半导体封装是无引线的半导体封装，其中一个或多个焊盘形成半导体封装的输出端子，并且其中公共电连接包括一个或多个电导体，所述电导体将第一晶体管管芯的漏极端子和第二晶体管管芯的源极端子连接至形成半导体封装的输出端子的所述一个或多个焊盘。
4.根据权利要求3所述的半导体封装，其中第一组焊盘设置在半导体封装的第一侧，其中第二组焊盘设置在半导体封装的第二侧，第二侧与第一侧相对，其中第一和第二组焊盘形成半导体封装的输出端子；并且其中包括公共电连接的所述一个或多个电导体在第一端连接至所述第一组的一个或多个焊盘，并且在与第一端相对的第二端连接至所述第二组的一个或多个焊盘。
5.根据权利要求2所述的半导体封装，其中半导体封装是有引线的半导体封装，其中第一和第二晶体管管芯被嵌入在模制复合物中，其中公共电连接包括金属夹具，所述金属夹具连接到第一晶体管管芯的漏极端子和第二晶体管管芯的源极端子，其中所述金属夹具从模制复合物凸出，从而形成半导体封装的输出端子。
6.根据权利要求5所述的半导体封装，其中所述金属夹具在所述半导体封装的第一侧从模制复合物凸出，并且在所述半导体封装的与第一侧相对的第二侧从模制复合物凸出，从而在所述半导体封装的相对两侧提供半导体封装的输出端子。
7.根据权利要求1所述的半导体封装，其中衬底包括具有图案化金属化表面的陶瓷基底，其中第一晶体管管芯的底侧处的源极端子连接至图案化金属化表面的第一区段，其中第二晶体管管芯的底侧处的漏极端子连接至图案化金属化表面的第二区段，其中半导体封装的输出端子包括图案化金属化表面的第三区段，其中公共电连接包括一个或多个电导体，所述电导体将第一晶体管管芯的漏极端子和第二晶体管管芯的源极端子连接至图案化金属化表面的第三区段，并且其中所述金属化表面的第一、第二和第三区段彼此电气分离。
8.根据权利要求1所述的半导体封装，其中公共电连接包括金属夹具，金属夹具连接至第一晶体管管芯的漏极端子和第二晶体管管芯的源极端子。
9.根据权利要求1所述的半导体封装，其中公共电连接包括：第一接合线或金属带，其将第一晶体管管芯的漏极端子连接至半导体封装的输出端子；以及第二接合线或金属带，其将第二晶体管管芯的源极端子连接至半导体封装的输出端子。
10.根据权利要求1所述的半导体封装，进一步包括：
绝缘材料，第一和第二晶体管管芯嵌入在所述绝缘材料中；以及
结构化金属再分配层，设置于第一和第二晶体管管芯上方的绝缘材料中，使得第一和第二晶体管管芯被插入在所述衬底和所述结构化金属再分配层之间，
其中所述公共电连接包括所述结构化金属再分配层的一部分。
11.根据权利要求1所述的半导体封装，其中第一和第二晶体管管芯被嵌入模制复合物中。
12.根据权利要求1所述的半导体封装，其中第一晶体管管芯是多栅
MOSFET管芯，并且其中第二晶体管管芯是单栅MOSFET管芯。
13.根据权利要求12所述的半导体封装，其中多栅MOSFET管芯是功率FinFET管芯。
14.根据权利要求1所述的半导体封装，其中第一晶体管管芯的源极端子电连接至半导体封装的接地端子，其中第二晶体管管芯的漏极端子电连接至半导体封装的电源端子，并且其中第一和第二晶体管管芯提供多相变换器电路的一相。
15.根据权利要求1所述的半导体封装，其中第一晶体管管芯的源极端子电连接至半导体封装的接地端子，其中第二晶体管管芯的漏极端子电连接至半导体封装的电源端子，并且其中第一和第二晶体管管芯提供H桥电路的一个分支。
16.一种制造半导体封装的方法，所述方法包括：
将第一晶体管管芯固定到衬底，第一晶体管管芯具有：源极端子，位于第一晶体管管芯的面向衬底的底侧处；以及漏极端子和栅极端子，位于第一晶体管管芯的背离衬底的顶侧处；
将第二晶体管管芯固定到衬底，第二晶体管管芯具有：漏极端子，位于第二晶体管管芯的面向衬底的底侧处；以及源极端子和栅极端子，位于第二晶体管管芯的背离衬底的顶侧处；以及
在第一晶体管管芯的漏极端子和第二晶体管管芯的源极端子之间形成公共电连接。
17.根据权利要求16所述的方法，其中衬底包括引线框架，引线框架包括第一管芯焊盘、第二管芯焊盘和多个焊盘，并且其中将第一和第二晶体管管芯固定到衬底包括：
将第一晶体管管芯的底侧处的源极端子连接至第一管芯焊盘；以及
将第二晶体管管芯的底侧处的漏极端子连接至第二管芯焊盘。
18.根据权利要求17所述的方法，其中半导体封装是无引线的半导体封装，其中一个或多个焊盘形成半导体封装的输出端子，并且其中形成公共电连接包括：
将一个或多个电导体在一端连接至第一晶体管管芯的漏极端子和第二晶体管管芯的源极端子以及在相对端连接至形成半导体封装的输出端子的所述一个或多个焊盘。
19.根据权利要求17所述的方法，其中半导体封装是有引线的半导体封装，其中第一和第二晶体管管芯被嵌入模制复合物中，并且其中形成公共电连接包括：
将金属夹具连接至第一晶体管管芯的漏极端子和第二晶体管管芯的源极端子，所述金属夹具从模制复合物凸出从而形成半导体封装的输出端子。
20.一种半导体封装，包括：
衬底；和
至少两对晶体管管芯，固定到衬底，每对晶体管管芯提供多相变换器电路的一相并且包括：源极在下配置的晶体管管芯，具有面向衬底的源极端子以及背离衬底的漏极端子和栅极端子；以及漏极在下配置的晶体管管芯，具有面向衬底的漏极端子和背离衬底的源极端子和栅极端子，
其中对于每对晶体管管芯，源极在下配置的晶体管管芯的漏极端子电连接至漏极在下配置的晶体管管芯的源极端子。
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