CN107230672A - 半导体装置的形成方法 - Google Patents

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Abstract

提供一种方法，包含形成电容，其包含沉积底电极层、沉积电容绝缘层于底电极层上、沉积顶电极层于电容绝缘层上，以及沉积介电层于顶电极层上。以制程气体蚀刻介电层，直到露出顶电极层。在蚀刻介电层时，介电层具有第一蚀刻速率，顶电极层具有第二蚀刻速率，且第一蚀刻速率与第二蚀刻速率的比例高于约5.0。

Description

半导体装置的形成方法
技术领域
本发明实施例关于半导体装置的形成方法，更特别关于改善电容结构的顶电极的上表面轮廓与基脚轮廓的方法。
背景技术
金属-绝缘体-金属电容已广泛应用于功能电路中，比如混合信号电路、模拟电路、射频电路、动态随机存取存储器、埋置的动态随机存取存储器、以及逻辑操作电路。在系统单芯片的应用中，用于不同功能电路的不同电容可整合至相同芯片，以用于不同目的。举例来说，在混合信号电路中，电容作为去耦电容及高频噪音滤除器。在动态随机存取存储器与埋置的动态随机存取存储器电路中，电容作为储存存储器。在射频电路中，电容作为去耦的振荡器与相移网路，及/或旁路电容。在微处理器中，电容用于去耦。将上述电容结合于相同芯片的现有方法，是于不同的金属层中制作电容。
去耦电容用于自电性网路去除部份的电性网路。去耦电容可截断这些电路单元造成的噪音，进而降低产生噪音的电路单元影响邻近电路。此外，去耦电容亦可用于电源，因此电源可容纳电流消耗中的变异，使电源电压中的变异最小化。当装置中的电流消耗变化时，电源本身将不会立刻回应此变化。去耦电容可作为储电器以维持电源电压，其对应数十万Hz至数亿Hz之间的电流消耗频率。
发明内容
本发明一实施例提供的半导体装置的形成方法，包括：形成电容，包括：沉积底电极层；沉积电容绝缘层于底电极层上；沉积顶电极层于电容绝缘层上；沉积介电层于顶电极层上；以及以第一制程气体蚀刻介电层，直到露出顶电极层，其中第一制程气体对介电层具有第一蚀刻速率，第一制程气体对顶电极层具有第二蚀刻速率，且第一蚀刻速率与第二蚀刻速率的比例高于约5.0。
本发明一实施例提供的半导体装置的形成方法，包括：沉积底电极层于晶片上；沉积电容绝缘层于底电极层上；沉积顶电极层于电容绝缘层上；沉积介电层于顶电极层上；以第一制程气体蚀刻介电层，其中第一制程气体包含CF4且实质上不含其他含碳与氟的气体；以及以第二制程气体蚀刻顶电极层以形成顶电极，其中第二制程气体包含氟且实质上不含CF4，且蚀刻顶电极层后露出电容绝缘层。
本发明一实施例提供的半导体装置的形成方法，包括：沉积底电极层于晶片上；沉积电容绝缘层于底电极层上；沉积顶电极层于电容绝缘层上；沉积介电层于顶电极层上；以及以第一制程气体蚀刻介电层，直到露出顶电极层；以第二制程气体蚀刻顶电极层以形成顶电极，其中顶电极具有上窄下宽的基脚轮廓；形成额外介电层覆盖顶电极与蚀刻后的介电层；以及图案化额外介电层、电容绝缘层、与底电极层以形成电容。
附图说明
图1是一些实施例中，包含电容的半导体晶粒其剖视图。
图2至14是一些实施例中，晶片中的电容于其形成方法的中间阶段的剖视图。
图15是一些实施例中，晶片中的电容其形成制程的剖视图。
【符号说明】
α 角度
T1、T2、T3、T4、T5、T6、T7、T8 厚度
2 晶片
10 半导体基板
12 集成电路装置
14 层间介电层
16 内连线结构
18、18A、18B、40、40A、40B、72、84、86、90、98 介电层
20、114 金属线路
22、112 通孔
24、110A、110B、110C、116 导电结构
28、30 金属垫
32 钝化层
36、42 聚合物层
46、46A、46B、46C 电容
38、50 后钝化内连线
54 电性连接物
66 底电极层
68 电容绝缘层
70 顶电极层
70A 边缘
74、88 光阻层
76 非等向蚀刻制程
78 虚线
80 蚀刻
92 硬掩模层
94、104 抗反射涂层
100 电容区
106 沟槽
108 通孔开口
200 逻辑区
302、304、306、308、310、312、314、316 步骤
具体实施方式
下述内容提供的不同实施例或实例可实施本发明的不同结构。特定构件与排列的实施例是用以简化本发明而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者的间隔有其他额外构件而非直接接触。此外，本发明的多种例子中可重复标号，但这些重复仅用以简化与清楚说明，不代表不同实施例及/或设置之间具有相同标号的单元之间具有相同的对应关系。
此外，空间性的相对用语如「下方」、「其下」、「较下方」、「上方」、「较上方」、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。
一些实施例提供包含电容的装置晶粒/晶片与其形成方法，并说明形成电容的中间阶段。下述内容亦说明实施例的变化。在多种附图与实施例中，相同标号将用以标示类似单元。
如图1所示，提供晶片2，其包含半导体基板10。在本发明一些实施例中，半导体基板10为基体硅基板或绝缘层上硅基板。在本发明其他实施例中，其他半导体材料如包含III族、IV族、及/或V族元素者亦可作为半导体基板10，比如硅锗、碳化硅、及/或III-V族半导体化合物材料。集成电路装置12如晶体管形成于半导体基板10的表面上。晶片2亦可包含层间介电层14与内连线结构16于半导体基板10上。内连线结构16包含金属线路20与通孔22形成于介电层18中。同层的金属线路统称为金属层。综上所述，内连线结构16可包含经通孔22相连的多个金属层。金属线路20与通孔22的组成可为铜或铜合金，但亦可为其他金属。在本发明一些实施例中，介电层18的组成为低介电常数介电材料，其介电常数可低于约3.0或低于约2.5。
金属垫30形成于内连线结构16上，且可经由金属线路20与通孔22电性耦接至集成电路装置12。金属垫30可为铝垫或铝铜垫，但亦可为其他金属化材料。举例来说，金属垫30可含有约99.5原子％至约99.9原子％的铝，以及约0.1原子％至约0.5原子％的铜。在本发明一些实施例中，金属垫30物理接触下方的内连线结构16其顶金属层内的金属线路(或垫)。举例来说，图1中的金属垫30的下表面接触金属垫28的上表面。
如图1所示，钝化层32形成于内连线结构16上。钝化层32的介电常数大于3.8，且其组成为非低介电常数的介电材料。在本发明一些实施例中，钝化层32为复合层，其包含氧化硅层(未图示)，与氧化硅层上的氮化硅层(未图示)。钝化层32的组成亦可为其他非孔洞状的介电材料，比如未掺杂的硅酸盐玻璃、氮氧化硅、及/或类似物。
图案化钝化层32，使部份钝化层32覆盖金属垫30的边缘部份，而钝化层32中的开口露出金属垫30的中心部份。在本发明一些实施例中，部份的钝化层32与部份的金属垫30彼此等高。
聚合物层36形成于金属垫30与钝化层32上。图案化聚合物层36以形成开口，且聚合物36中的开口露出金属垫30的中心部份。在本发明一些实施例中，聚合物层36的组成为聚苯并恶唑。在本发明其他实施例中，聚合物层36的组成为其他聚合物如聚酰亚胺、苯并环丁烷、或类似物。聚合物层36的材料可为光敏性，不过亦可采用非光敏材料作为聚合物层36。
后钝化内连线38包含聚合物层36上的线路部份，以及延伸至聚合物层36中的通孔部份。因此后钝化内连线38可电性连接至金属垫30。举例来说，后钝化内连线38的组成可为铜或铜合金。
聚合物层42形成于聚合物层36与后钝化内连线38上。在本发明一些实施例中，聚合物层42的组成为聚苯并恶唑。在其他实施例中，聚合物层42的组成为其他聚合物，比如聚酰亚胺、苯并环丁烷、或类似物。聚合物层42可为光敏性，但亦可采用非光敏性的材料。聚合物层36与42的组成可为相同种类的聚合物或不同种类的聚合物。
后钝化内连线50形成于聚合物层42上，且电性连接至后钝化内连线38及集成电路装置12。后钝化内连线50包含多个再分布线路。在本发明一些实施例中，后钝化内连线50位于成型化合物52中(即成型化合物52围绕后钝化内连线50)，并接触聚合物层42的上表面。后钝化内连线50的上表面与侧壁物理接触成型化合物52。
在本发明一些实施例中，电性连接物54电性连接至后钝化内连线50。电性连接物54可包含金属区，其可包含位于后钝化内连线50上的焊料球。电性连接物54亦可包含金属柱。在电性连接物54包含焊料的实施例中，焊料的形成方法可为放置或电镀，且电镀焊料的方法与后钝化内连线38的形成方法类似。电性连接物54其较上部份位于成型化合物52的上表面上，而其较下部份埋置于成型化合物52中。在形成电性连接物54后，可将晶片2切割成个别的封装体56，且每一封装体56包含一或多个电容46与集成电路装置12。
在本发明一些实施例中，电容46(如电容46A、电容46B、与电容46C)形成于介电层18、聚合物层36、或聚合物层42中。举例来说，电容46可在直接位于钝化层32下的顶介电层中，比如电容46A。电容46亦可在顶介电层下的介电层中，比如电容46B。电容46亦可位于聚合物层36或42中，比如电容46C。在本发明一些实施例中，电容46为去耦电容，即电容46的顶电极与底电极分别电性耦接至电源线如VDD与VSS。综上所述，电容46用于滤除噪音，及/或用于降低自电源的电流消耗所造成的电压变异的储电器。在本发明其他实施例中，电容46的顶电极与底电极连接至信号线，且电容46用于滤除噪音。电容的顶电极与底电极连接至通孔，如下述制程的流程。在其他实施例中，电容46用于其他目的，比如动态随机存取存储单元。
图2至14是本发明一些实施例中，形成电容46于晶片2中的中间阶段其剖视图。图2至14所述的步骤亦说明于图15中的流程图。图2至14中的制程流程是形成电容46A于介电层18A中，如图1所示。然而此例示性实施例的概念可用于形成电容于多种层状物中，比如图1中的电容46B与46C。
如图2所示，晶片2包含用以形成电容的电容区100，用以形成图1的集成电路装置12(如逻辑核心装置)的逻辑区200，以及连接至集成电路装置12的电性连接。导电结构24如图所示，而位于导电结构24下方的部份晶片2则未图示，但两者均如图1所示地存在。在形成电容46A(见图1)的一些实施例中，导电结构24为形成于介电层18B(见图1)中的金属线路或金属垫。在形成电容46B(见图1)的一些实施例中，导电结构24为形成于介电层18B下的金属线路或金属垫。在形成电容46C(见图1)的一些实施例中，导电结构24为金属垫30或一些部份的后钝化内连线38。
介电层40形成于导电结构24上。此步骤如图15的步骤302所示。介电层40包含介电层40A，以及介电层40A上的介电层40B。在一些实施例中，介电层40A与介电层40B的组成为不同材料，且可为无机材料。举例来说，介电层40A的组成可为碳化硅。介电层40A的厚度T1可介于约至约之间。介电层40B的组成可为氧化硅。介电层40B的厚度T2可介于约至约之间。介电层40A与介电层40B的形成方法可为等离子体增强化学气相沉积、低压化学气相沉积、原子层沉积、或类似方法。
接着如图3所示，形成底电极层66、电容绝缘层68、顶电极层70、与介电层72。此步骤如图15的步骤304所示。底电极层66、电容绝缘层68、顶电极层70、与介电层72可形成为毯覆层。在本发明一些实施例中，底电极层66的组成为金属氮化物如氮化钛，其厚度T3可介于约至约之间。在本发明一些实施例中，电容绝缘层68的组成为单层的均质介电材料，比如氧化锆。在本发明其他实施例中，电容绝缘层67为堆叠的介电层组成的复合层。举例来说，电容绝缘层68可为氧化锆/氧化铝/氧化锆，其包含第一氧化锆层、第一氧化锆层上的氧化铝层、以及氧化铝层上的第二氧化锆层。氧化锆/氧化铝/氧化锆的优点在于低等效氧化物厚度，因此可提高电容的电容值。电容绝缘层68的厚度T4可介于约至约之间。顶电极层70的组成可为氮化钛，其厚度T5可介于约至约之间。介电层72可作为抗反射涂层，其组成可为氮氧化硅。介电层72的厚度T6可介于约至约之间。
如图4所示，图案化的光阻层74形成于介电层72上。在图案化光阻层74时，介电层72可作为抗反射涂层。接着以非等向蚀刻制程76蚀刻介电层72。此步骤如图15的步骤306所示。上述步骤形成的结构如图5所示。蚀刻介电层72的制程可为干蚀刻制程，其采用含氟的制程气体如CF4。在本发明一些实施例中，蚀刻介电层72的制程进行于干蚀刻腔室中，其中制程气体的压力可介于约2mTorr至约10mTorr之间。制程气体的流速可介于约20sccm至约800sccm之间。用以产生等离子体的源功率可介于约500瓦至约700瓦之间。施加至个别蚀刻工具的吸盘的偏功率可小于约130瓦，且可介于约110瓦至约130瓦之间。蚀刻制程可采用终止点检测模式。在侦测到下方的顶电极层70的信号后，即表示露出顶电极层70其至少一些上表面，并进行过蚀刻。过蚀刻的时间，可短于介电层72的主要蚀刻时间的约25％。在开始过蚀刻前，蚀刻介电层72的时间即称作主要蚀刻步骤。
应理解的是，在露出顶电极层70后，亦可蚀刻顶电极层70。在本发明一些实施例中，在主要蚀刻及过蚀刻介电层72时，蚀刻制程对介电层72的蚀刻速率与对顶电极层70的蚀刻速率之间的蚀刻选择比需高于约5.0。这表示在蚀刻介电层72时，蚀刻制程对介电层72的蚀刻速率，远高于对顶电极层70的蚀刻速率。
由于蚀刻介电层72的制程变异与不一致性，顶电极层70其一些露出的的部份比其他部份蚀刻的更深。如此一来，在蚀刻完介电层72后，顶电极层70的部份上表面将会不平整，如图5所示的虚线78。顶电极层70其上表面的轮廓将会保留至蚀刻(包含主要蚀刻与过蚀刻)顶电极层70时，且更保留至电容绝缘层68。综上所述，电容绝缘层68的一些部份将比其他部份蚀刻的更多，造成凹陷产生于电容绝缘层68中。凹陷可能捕获金属化的聚合物，造成电容绝缘体漏电流或崩溃。在现有蚀刻介电层72的制程中，蚀刻制程对介电层72的蚀刻速率与对顶电极层70的蚀刻速率之间的蚀刻选择比小于约1.0，造成下方的顶电极层70具有高度的轮廓不一致问题。
此外，在蚀刻介电层72时快速蚀刻一些部份的顶电极层70，亦造成电容绝缘体中的底切。图6B是图6A中区域79的放大图。如图6B所示，在直接位于保留的顶电极70其下方蚀刻一些部份的电容绝缘层78，将产生底切于图6B的区域81中。底切亦可能造成电容绝缘体崩溃。
在本发明一些实施例中，为降低顶电极层70的轮廓不一致，蚀刻介电层72的制程对介电层72与顶电极层70的蚀刻选择性需高于约5.0，比如介于约5.0与20.0之间。综上所述，蚀刻制程对顶电极层70其露出部份的蚀刻速率较慢，因此在蚀刻介电层72后的顶电极层70仍具有实质上平坦的上表面。实验证明，当蚀刻介电层72的制程对介电层72与顶电极层70的蚀刻选择比高于约5.0时，电容的所有性质如底切尺寸、电容的崩溃电压、或类似性质均符合规格。
在本发明一些实施例中，通过调整制程气体与蚀刻制程条件，可调整蚀刻选择性。举例来说，蚀刻制程气体可为纯CF4而无其他含氟气体如CHF3。在一些实施例中，制程气体为纯或实质上纯CF4，其流速％高于99％。CF4的分压与流速占所有制程气体的比例可高于99％。可降低偏功率以降低轰击效应。由于轰击无法分辨介电层72与顶电极层70之间的差异，因此轰击越少则蚀刻选择性越高。
亦应理解的是，顶电极层70与介电层72的材料影响蚀刻选择性。举例来说，若介电层72的组成为氮氧化硅，而顶电极层70的组成为氮化钛，则氮氧化硅中硅、氧、与氮的原子％以及氮化钛中钛与氮的原子％亦影响蚀刻选择性。综上所述，某一氮氧化硅层与另一氮氧化硅层中硅、氧、与氮的原子％不同，则上述两种氮氧化硅层的蚀刻速率不同，且两者的蚀刻选择性亦不同。因此需进行实验以确认实际的蚀刻选择性。在这些实验中，制作多种样品晶片以具有与图4相同的层状物及材料，且制程气体与蚀刻制程条件亦调整至蚀刻样品中的介电层72，以找出最佳制程气体与最佳制程条件，可在蚀刻介电层72时具有最大的蚀刻选择性。
此外如图5所示，蚀刻顶电极层70以形成电容区100中的顶电极。此步骤如图15的步骤308所示。对顶电极层70进行蚀刻80，形成图6A所示的结构。蚀刻80以图5的光阻层74作为蚀刻掩模。蚀刻80的制程气体与制程条件，不同于蚀刻介电层72的制程气体与制程调件。在本发明一些实施例中，蚀刻顶电极层70与蚀刻介电层72的步骤进行于相同的蚀刻腔室中。蚀刻80的制程气体可包含氯为主的制程气体如氯气与含氟气体如CHF3。在一些实施例中，制程气体的压力介于约5mTorr至约10mTorr之间。制程气体的流速可介于约20sccm至约800sccm之间，其中氯为主的气体的流速％介于约70％至约90％之间，而含氟气体的流速％介于约10％至约30％之间。用以产生等离子体的源功率可介于约1000瓦至约1500瓦之间。偏功率可介于约80瓦至约100瓦之间。顶电极层70的主要蚀刻亦可采用终止点检测模式。
在侦测到下方的电容绝缘层68的信号后，即表示露出电容绝缘层68其至少一些上表面，并进行过蚀刻。过蚀刻的时间，可短于顶电极层70的主要蚀刻时间的约35％至约45％之间。
在图6A与6B所示的一些实施例中，即采用本发明实施例所述的蚀刻方法，蚀刻后的顶电极层70具有实质上垂直的边缘。在其他实施例中，蚀刻后的顶电极层70可具有图6B所示的基脚轮廓，其中蚀刻后的顶电极层70的边缘70A为平直的斜面，且蚀刻后的顶电极层70的较下部份比较上部份宽，且其较上部份的宽度朝较下部份的宽度逐渐增加。举例来说，上述斜面的角度α可小于约85°或80°。
接着如图7所示，形成一或多个介电层。此步骤如图15的步骤310所示。图7显示例示性的介电层84与介电层86。在本发明一些实施例中，介电层84的组成可为氧化硅，其厚度T7可介于约至约之间。介电层86的组成可为氮化硅，其厚度T8可介于约至约之间。接着形成图案化的光阻层88于介电层86上。
如图8所示，以蚀刻制程图案化底电极层66、电容绝缘层68、介电层84、与介电层86。此步骤如图15的步骤312所示。位于电容区100中的图案化层状物形成电容46。在电容46中，包含底电极层66、电容绝缘层68、与顶电极层70。因此电容46为金属-绝缘物-金属电容。接着移除图案化的光阻层88。
接着如图9所示，形成介电层90后平坦化介电层90。当形成电容46A或电容46B时(见图1)，介电层90的组成可为低介电常数介电材料。在其他实施例中，介电层90可为聚合物层36或聚合物层42，如图1所示的实施例。介电层90的厚度可介于约至约之间。在介电层90上可进一步形成硬掩模层92与抗反射涂层94。在一些实施例中，硬掩模层92的组成为氮化硅，其厚度可介于约至约之间。抗反射涂层94的组成可为氮氧化硅，其厚度可介于约至约之间。
接着图案化硬掩模层92，再移除抗反射涂层94，以形成图10所示的结构。因此形成开口96于硬掩模层92中，以露出下方的介电层90。后续步骤形成介电层98，如图11所示。介电层98的厚度可介于约至约之间。介电层90、硬掩模层92、与介电层98的形成步骤如图15的步骤314所示。介电层90与介电层98的组成可为相同或不同材料。抗反射涂层104形成于介电层98上，且其组成可为氮氧化硅。抗反射涂层104的厚度可介于约至约之间。
如图12所示，进行光微影制程图案化抗反射涂层104(见图11)、介电层98、硬掩模层92、与介电层90，以形成沟槽106(于介电层98中)及通孔开口108(于介电层90中)。通孔开口108的图案，是由硬掩模层92的图案与开口96(见图10)的尺寸与位置所定义。综上所述，沟槽106与通孔开口108可形成于相同的蚀刻制程中。通孔开口108露出顶电极层70与底电极层66。通孔开口108的一者，露出逻辑区200中导电结构24的一者。
如图13所示，将扩散阻障层填入沟槽106与通孔开口108，再将导电材料填至扩散阻障层上，以形成导电结构110A、110B、与110C。扩散阻障层的组成可为钛、氮化钛、钽、或氮化钽。导电材料的组成可为铜、铝、钨、钴、或上述的合金。此步骤如图15的步骤316所示。上述填入扩散阻障层与导电材料的步骤可为选择性电镀，比如无电电镀。导电结构110A、110B、与110C分别电性连接至顶电极层70、底电极层66、与导电结构24。
如图13所示，导电结构110A、110B、与110C包含介电层98中的较上部份，与介电层90中的较下部份。较上部份可进一步穿过硬掩模层92，并稍微延伸至介电层90中。导电结构110C包含通孔112与金属线路114，其可使集成电路结构12连接至上方的金属垫30(见图1)。
在形成图13所示的结构后，进行后续制程以形成导电结构116，如图14所示。导电结构116可为金属垫30、后钝化内连线38、或后钝化内连线50，端视电容46所在的位置。导电结构116可连接至电源如VDD或VSS。
本发明实施例具有一些优点。通过在蚀刻抗反射涂层时，增加抗反射涂层与顶电极层的蚀刻选择性，可让电容具有较平坦的上表面轮廓与较少的底切，进而改善电容的可信度。此外，增加蚀刻选择性可让电容的顶电极具有基脚轮廓，其较下部份比较上部份宽，且其较上部份的宽度朝较下部份的宽度逐渐增加，可降低扭结产生的可能性。
在本发明一些实施例中，方法包括形成电容，包括：沉积底电极层；沉积电容绝缘层于底电极层上；沉积顶电极层于电容绝缘层上；以及沉积介电层于顶电极层上。以第一制程气体蚀刻介电层，直到露出顶电极层。第一制程气体对介电层具有第一蚀刻速率，第一制程气体对顶电极层具有第二蚀刻速率，且第一蚀刻速率与第二蚀刻速率的比例高于约5.0。
在本发明一些实施例中，方法包括：沉积底电极层于晶片上；沉积电容绝缘层于底电极层上；沉积顶电极层于电容绝缘层上；沉积介电层于顶电极层上；以及以第一制程气体蚀刻介电层。第一制程气体包含CF4且实质上不含其他含碳与氟的气体。接着以第二制程气体蚀刻顶电极层以形成顶电极，其中第二制程气体包含氟且实质上不含CF4。蚀刻顶电极层后露出电容绝缘层。
在本发明一些实施例中，方法包括：沉积底电极层于晶片上；沉积电容绝缘层于底电极层上；沉积顶电极层于电容绝缘层上；沉积介电层于顶电极层上；以及以第一制程气体蚀刻介电层，直到露出顶电极层。接着以第二制程气体蚀刻顶电极层以形成顶电极。顶电极具有上窄下宽的基脚轮廓。形成额外介电层覆盖顶电极与蚀刻后的介电层；以及图案化额外介电层、电容绝缘层、与底电极层以形成电容。
上述实施例的特征有利于本技术领域中具有通常知识者理解本发明。本技术领域中具有通常知识者应理解可采用本发明作基础，设计并变化其他制程与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中具有通常知识者亦应理解，这些等效置换并未脱离本发明精神与范畴，并可在未脱离本发明的精神与范畴的前提下进行改变、替换、或更动。

Claims (10)

1.一种半导体装置的形成方法，包括：
形成一电容，包括：
沉积一底电极层；
沉积一电容绝缘层于该底电极层上；
沉积一顶电极层于该电容绝缘层上；
沉积一介电层于该顶电极层上；以及
以一第一制程气体蚀刻该介电层，直到露出该顶电极层，其中该第一制程气体对该介电层具有一第一蚀刻速率，该第一制程气体对该顶电极层具有一第二蚀刻速率，且该第一蚀刻速率与该第二蚀刻速率的比例高于5.0。
2.如权利要求1所述的半导体装置的形成方法，还包括以一第二制程气体蚀刻该顶电极层，且该第二制程气体不同于该第一制程气体。
3.如权利要求2所述的半导体装置的形成方法，其中蚀刻该顶电极层的步骤形成一顶电极，且该顶电极具有上窄下宽的基脚轮廓，且其较上部份的宽度朝较下部份的宽度逐渐增加。
4.一种半导体装置的形成方法，包括：
沉积一底电极层于一晶片上；
沉积一电容绝缘层于该底电极层上；
沉积一顶电极层于该电容绝缘层上；
沉积一介电层于该顶电极层上；
以一第一制程气体蚀刻该介电层，其中该第一制程气体包含CF4且实质上不含其他含碳与氟的气体；以及
以一第二制程气体蚀刻该顶电极层以形成一顶电极，其中该第二制程气体包含氟且实质上不含CF4，且蚀刻该顶电极层后露出该电容绝缘层。
5.如权利要求4所述的半导体装置的形成方法，还包括：
形成一额外介电层覆盖该顶电极与该介电层的一剩余部份；以及
图案化该额外介电层、该电容绝缘层、与该底电极层，以形成一电容。
6.如权利要求4所述的半导体装置的形成方法，其中该第一制程气体对该介电层具有一第一蚀刻速率，该第一制程气体对该顶电极层具有一第二蚀刻速率，且该第一蚀刻速率与该第二蚀刻速率的比例高于5.0。
7.如权利要求4所述的半导体装置的形成方法，还包括：
形成多个样品晶片，其顶电极层与介电层与该晶片中的该顶电极层与该介电层相同；以及
调整蚀刻该些样品晶片上的介电层制程气体与蚀刻制程参数，以找寻蚀刻制程对介电层与顶电极层的蚀刻选择性的比例高于5.0所用的制程气体与蚀刻制程条件。
8.一种半导体装置的形成方法，包括：
沉积一底电极层于一晶片上；
沉积一电容绝缘层于该底电极层上；
沉积一顶电极层于该电容绝缘层上；
沉积一介电层于该顶电极层上；以及
以一第一制程气体蚀刻该介电层，直到露出该顶电极层；
以一第二制程气体蚀刻该顶电极层以形成一顶电极，其中该顶电极具有一上窄下宽的基脚轮廓，且其较上部份的宽度朝较下部份的宽度逐渐增加；
形成一额外介电层覆盖该顶电极与该介电层的一剩余部份；以及
图案化该额外介电层、该电容绝缘层、与该底电极层以形成一电容。
9.如权利要求8所述的半导体装置的形成方法，其中该电容的剖视图中，该顶电极具有实质上平直的斜面，且斜面的角度小于85°。
10.如权利要求8所述的半导体装置的形成方法，其中该第一制程气体对该介电层具有一第一蚀刻速率，且该第一制程气体对该顶电极层具有一第二蚀刻速率，且该第一蚀刻速率与该第二蚀刻速率的比例高于5.0。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110389500A (zh) * 2018-04-18 2019-10-29 台湾积体电路制造股份有限公司 半导体装置的制造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10283443B2 (en) * 2009-11-10 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package having integrated capacitor
US10008559B2 (en) 2016-03-24 2018-06-26 Taiwan Semiconductor Manufacturing Company, Ltd. Etching process control in forming MIM capacitor
US10090378B1 (en) * 2017-03-17 2018-10-02 International Business Machines Corporation Efficient metal-insulator-metal capacitor
US11189538B2 (en) * 2018-09-28 2021-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with polyimide packaging and manufacturing method
US10777522B2 (en) * 2018-12-27 2020-09-15 Nanya Technology Corporation Semiconductor structure and method of manufacturing the same
KR20200123922A (ko) * 2019-04-23 2020-11-02 삼성전자주식회사 캐패시터를 갖는 반도체 소자
CN113611799B (zh) * 2020-09-24 2022-09-20 联芯集成电路制造(厦门)有限公司 金属-绝缘体-金属电容器
US20220123101A1 (en) * 2020-10-19 2022-04-21 Qualcomm Incorporated High density metal-insulator-metal capacitor

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1624881A (zh) * 2003-08-01 2005-06-08 应用材料有限公司 选择性蚀刻掺杂碳的低介电常数材料的方法
KR20080060451A (ko) * 2006-12-27 2008-07-02 동부일렉트로닉스 주식회사 Ｍｉｍ 커패시터의 비아홀 식각 방법
CN103021813A (zh) * 2012-12-21 2013-04-03 上海宏力半导体制造有限公司 Mim电容及其制作方法
CN103515222A (zh) * 2012-06-25 2014-01-15 中芯国际集成电路制造(上海)有限公司 顶层金属层沟槽的刻蚀方法
CN103700765A (zh) * 2012-09-27 2014-04-02 国际商业机器公司 制造方法和半导体器件
CN105304616A (zh) * 2015-10-12 2016-02-03 上海华虹宏力半导体制造有限公司 Mim电容及其形成方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8559A (en) * 1851-12-02 goffin
US20030143853A1 (en) 2002-01-31 2003-07-31 Celii Francis G. FeRAM capacitor stack etch
JP2004095861A (ja) * 2002-08-30 2004-03-25 Fujitsu Ltd 半導体装置及びその製造方法
US6942813B2 (en) * 2003-03-05 2005-09-13 Applied Materials, Inc. Method of etching magnetic and ferroelectric materials using a pulsed bias source
US6777777B1 (en) 2003-05-28 2004-08-17 Newport Fab, Llc High density composite MIM capacitor with flexible routing in semiconductor dies
US7001821B2 (en) * 2003-11-10 2006-02-21 Texas Instruments Incorporated Method of forming and using a hardmask for forming ferroelectric capacitors in a semiconductor device
KR100588373B1 (ko) * 2004-12-30 2006-06-12 매그나칩 반도체 유한회사 반도체 소자의 형성 방법
JP4553143B2 (ja) * 2006-02-24 2010-09-29 セイコーエプソン株式会社 圧電アクチュエータの製造方法、インクジェット式記録ヘッド
US8153527B2 (en) 2008-10-13 2012-04-10 Globalfoundries Singapore Pte. Ltd. Method for reducing sidewall etch residue
US8445991B2 (en) * 2008-12-24 2013-05-21 Magnachip Semiconductor, Ltd. Semiconductor device with MIM capacitor and method for manufacturing the same
US8110414B2 (en) 2009-04-30 2012-02-07 Texas Instruments Incorporated Forming integrated circuit devices with metal-insulator-metal capacitors using selective etch of top electrodes
KR101380310B1 (ko) 2012-03-28 2014-04-02 주식회사 동부하이텍 커패시터 및 그 형성 방법
CN102881674A (zh) * 2012-10-12 2013-01-16 上海华力微电子有限公司 Mim电容器及其制造方法
US9666660B2 (en) 2013-08-16 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures including metal insulator metal capacitor
JP2015133424A (ja) * 2014-01-14 2015-07-23 住友電工デバイス・イノベーション株式会社 電子部品の製造方法
US9368392B2 (en) 2014-04-10 2016-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor structure
US9722011B2 (en) * 2014-04-25 2017-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Film scheme for MIM device
US10008559B2 (en) * 2016-03-24 2018-06-26 Taiwan Semiconductor Manufacturing Company, Ltd. Etching process control in forming MIM capacitor

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1624881A (zh) * 2003-08-01 2005-06-08 应用材料有限公司 选择性蚀刻掺杂碳的低介电常数材料的方法
KR20080060451A (ko) * 2006-12-27 2008-07-02 동부일렉트로닉스 주식회사 Ｍｉｍ 커패시터의 비아홀 식각 방법
CN103515222A (zh) * 2012-06-25 2014-01-15 中芯国际集成电路制造(上海)有限公司 顶层金属层沟槽的刻蚀方法
CN103700765A (zh) * 2012-09-27 2014-04-02 国际商业机器公司 制造方法和半导体器件
CN103021813A (zh) * 2012-12-21 2013-04-03 上海宏力半导体制造有限公司 Mim电容及其制作方法
CN105304616A (zh) * 2015-10-12 2016-02-03 上海华虹宏力半导体制造有限公司 Mim电容及其形成方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110389500A (zh) * 2018-04-18 2019-10-29 台湾积体电路制造股份有限公司 半导体装置的制造方法
US11048158B2 (en) 2018-04-18 2021-06-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method for extreme ultraviolet lithography mask treatment
CN110389500B (zh) * 2018-04-18 2021-09-10 台湾积体电路制造股份有限公司 半导体装置的制造方法
US11906897B2 (en) 2018-04-18 2024-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for extreme ultraviolet lithography mask treatment

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CN107230672B (zh) 2019-11-05
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US10535727B2 (en) 2020-01-14

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