CN107078091B - 利用柔顺树脂的半导体接合以及使用氢注入用于转移晶片去除 - Google Patents

利用柔顺树脂的半导体接合以及使用氢注入用于转移晶片去除 Download PDF

Info

Publication number
CN107078091B
CN107078091B CN201580055982.7A CN201580055982A CN107078091B CN 107078091 B CN107078091 B CN 107078091B CN 201580055982 A CN201580055982 A CN 201580055982A CN 107078091 B CN107078091 B CN 107078091B
Authority
CN
China
Prior art keywords
chip
transfer substrate
compliant
compliant resin
target wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201580055982.7A
Other languages
English (en)
Other versions
CN107078091A (zh
Inventor
达米安·兰贝特
约翰·施潘
斯蒂芬·克拉苏利克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Skorpios Technologies Inc
Original Assignee
Skorpios Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Skorpios Technologies Inc filed Critical Skorpios Technologies Inc
Publication of CN107078091A publication Critical patent/CN107078091A/zh
Application granted granted Critical
Publication of CN107078091B publication Critical patent/CN107078091B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75Apparatus for connecting with bump connectors or layer connectors
    • GPHYSICS
    • G02OPTICS
    • G02BOPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/12004Combinations of two or more optical elements
    • GPHYSICS
    • G02OPTICS
    • G02BOPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24Coupling light guides
    • G02B6/42Coupling light guides with opto-electronic elements
    • G02B6/4201Packages, e.g. shape, construction, internal or external details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/89Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using at least one connector not provided for in any of the groups H01L24/81 - H01L24/86
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/94Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68313Auxiliary support including a cavity for storing a finished device, e.g. IC package, or a partly finished device, e.g. die, during manufacturing or mounting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68354Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support diced chips prior to mounting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/036Manufacturing methods by patterning a pre-deposited material
    • H01L2224/03618Manufacturing methods by patterning a pre-deposited material with selective exposure, development and removal of a photosensitive material, e.g. of a photosensitive conductive resin
    • H01L2224/0362Photolithography
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525Means for applying energy, e.g. heating means
    • H01L2224/753Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/75301Bonding head
    • H01L2224/75302Shape
    • H01L2224/75303Shape of the pressing surface
    • H01L2224/75305Shape of the pressing surface comprising protrusions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525Means for applying energy, e.g. heating means
    • H01L2224/753Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/75301Bonding head
    • H01L2224/75314Auxiliary members on the pressing surface
    • H01L2224/75315Elastomer inlay
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802Applying energy for connecting
    • H01L2224/80201Compression bonding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832Applying energy for connecting
    • H01L2224/83201Compression bonding
    • H01L2224/83203Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06593Mounting aids permanently on device; arrangements for alignment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/1026Compound semiconductors
    • H01L2924/1032III-V
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12041LED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12043Photo diode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/157Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Optics & Photonics (AREA)
  • Wire Bonding (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Dicing (AREA)
  • Semiconductor Lasers (AREA)

Abstract

具有柔顺树脂的转移基底用于将一个或更多个芯片接合至目标晶片。在转移基底中形成有注入区。转移基底的一部分被蚀刻以形成耸立部。柔顺材料被施加至转移基底。芯片固定至柔顺材料,其中芯片固定至耸立部上方的柔顺材料。芯片在芯片被固定至柔顺材料的情况下被接合至目标晶片。从芯片去除转移基底和柔顺材料。转移基底对UV光是不透明的。

Description

利用柔顺树脂的半导体接合以及使用氢注入用于转移晶片 去除
相关申请的交叉引用
本申请要求于2014年9月5日提交的美国临时专利申请第62/046500号和于2014年12月5日提交的题为“Semiconductor Bonding with Compliant Resin and UtilizingHydrogen Implantation for Transfer-Wafer Removal”的美国非临时专利申请第14/562169号的优先权,其公开内容通过引用整体并入本文用于所有目的。
背景技术
本申请涉及晶片接合。更具体地,但不限于,涉及接合半导体以产生光学器件。有时在硅集成电路上采用高级电子功能(例如,光子器件偏置控制、调制、放大、数据串行化和解串行化、成帧和路由)。其一个原因是用于硅集成电路的设计和制造的全球基础设施的存在,其使得能够以市场化成本生产具有非常先进的功能和性能的器件。由于其间接能带隙,硅不能用于光发射或光放大。
化合物半导体(例如,磷化铟、砷化镓、以及相关的三元和四元材料)因为它们的直接能带隙已经用于光通信,特别是用于发光器件和光电二极管。然而,由于在这些材料中制造器件和电路的较高成本,在这些材料上的高级电功能的集成已限于细分的高性能应用。此外,三元和四元材料与硅的集成因为材料之间的晶格失配而是具有挑战性的。
发明内容
芯片(例如,III-V族)的使用金属合金在目标晶片上的Skorpios TemplateAssisted BondingTM(STABTM)是具有挑战性的,这是由于芯片(例如,包括III-V族材料的芯片)的厚度的变化,特别是当大量芯片(例如,来自不同源和/或变化厚度)被封装在目标晶片(例如,包括硅的晶片)上时。在2013年1月18日提交的美国申请号13/745577中给出了STAB工艺的示例,该申请通过引用并入本文。在一些实施方案中,借助于转移晶片上的柔顺树脂和目标晶片上的高度定位基座可实现在大直径晶片上具有均匀压力的芯片定位(例如,垂直高度,有时称为“z高度”)。然而,不是所有的柔顺树脂都能适应用于将芯片有效接合至目标晶片的高退火温度(例如,大于200和/或300摄氏度的温度)。此外,在一些实施方案中,由于以下一个或更多个原因,能够具有高退火温度的树脂与STABTM工艺不相容:
(1)去除利用树脂附接至芯片的转移晶片有时使用热和剪切力,这倾向于从目标晶片上的接合位点撕裂芯片;和/或
(2)去除利用树脂附接至芯片的转移晶片有时使用由对短波长的光(例如,具有200nm至400nm波长的紫外线(UV)光)透明的材料(例如,玻璃或蓝宝石)制成的转移晶片的基底,以允许利用激光对通过转移晶片的基底的树脂剥离。不幸的是,所使用的透明材料(例如,玻璃和蓝宝石)的热膨胀系数不同于目标晶片的热膨胀系数。例如,在一些实施方案中,目标晶片包括硅基底。当试图使用非硅转移基底(例如,玻璃或蓝宝石)将芯片接合至目标晶片的硅基底时,硅基底与非硅基底之间的膨胀差大于芯片布置容差。当使用大的非硅基底(例如,直径等于或大于200mm的基底)时,这个问题增加。在退火期间,芯片(例如,在转移晶片的边缘处的芯片)可以在室温下从原始对准位移几十微米。注意,硅、InP和GaAs对于波长短于约900nm的光是不透明的,因此在将转移晶片从树脂上剥离时,UV光不能用于照射穿过硅、InP或GaAs。
在一些实施方案中,用于将一个或更多个芯片接合至目标晶片的方法由具有匹配的热膨胀系数的目标晶片以及转移晶片二者来执行(例如,目标晶片具有由硅制成的基底,并且转移晶片具有由硅制成的基底;和/或在300℃下不超过10微米、6微米、4微米、2微米和/或1微米的膨胀差)。使用柔顺材料(例如,柔顺树脂)将芯片接合至转移晶片,其中柔顺材料可抵抗高退火温度(例如,大于200℃)。通过使用在转移基底中的离子注入(例如,使用氢,He,B和/或Si离子),然后进行热处理,实现去除转移基底(即,剥离)。离子注入在转移基底的表面附近执行,或者在整个转移基底上或者在局部(例如,在耸立部(riser)中)执行。因此,转移基底可以对UV光不透明。并且由于转移基底和目标基底两者具有匹配的热膨胀系数(例如,均为硅),所以在退火期间芯片在转移基底与目标基底之间的相对位置不会改变太多(如果有的话)。
在施加热量(例如,大于200℃、250℃和/或350℃)时,转移基底的一部分在氢注入区处分离,留下转移基底的剩余部分接合至柔顺材料。剩余部分的去除可以使用标准蚀刻方法来实现。在芯片接合至目标晶片之后,因为柔顺材料是可及的,所及将柔顺材料从芯片去除可以使用溶剂来实现。
在一些实施方案中,描述了一种使用柔顺树脂将一个或更多个芯片接合至半导体的方法。在转移基底中形成注入区,其中,在转移基底中的第一深度处形成注入区。蚀刻转移基底的一部分以形成耸立部,其中:转移基底的经蚀刻的部分被蚀刻至第二深度;相对于转移基底的表面,第二深度大于第一深度;并且耸立部的至少一部分没有被蚀刻至第二深度,使得耸立部包括注入区的一部分。将柔顺材料施加至转移基底。将芯片固定至柔顺材料,其中芯片被固定至耸立部上方的柔顺材料。去除柔顺材料的过量部分,其中:柔顺材料的过量部分包括不在耸立部与芯片之间的材料;去除柔顺材料的过量部分留下柔顺材料的柱;并且柔顺材料的柱位于耸立部与芯片之间。将芯片接合至目标晶片,其中在芯片被固定至柔顺材料的柱时执行将芯片接合至目标晶片。转移基底在注入区处断裂,使得耸立部的剩余部分能够与转移基底分离。将转移基底从耸立部的剩余部分去除,其中耸立部的剩余部分连接至柔顺材料的柱。将耸立部的剩余部分从柔顺材料的柱中去除,其中在将转移基底从耸立部的剩余部分去除之后将耸立部的剩余部分从柔顺材料的柱去除;以及将柔顺材料的柱从芯片去除,其中在将耸立部的剩余部分从柔顺材料的柱去除之后,将柔顺材料的柱从芯片去除。在一些实施方案中,在柔顺树脂中形成坑,其中:通过去除柔顺材料的一部分以形成坑来形成坑;坑在耸立部上方的柔顺材料中形成;并且芯片被固定至坑的表面。在一些实施方案中,坑填充有保护芯片的侧面的材料;以及将芯片的一部分去除,或者将材料添加至芯片,同时将芯片固定至柔顺材料。在一些实施方案中,保护芯片的侧面的材料是光致抗蚀剂或聚合物材料。在一些实施方案中,目标晶片包括硅;转移基底包括硅;并且芯片包括III-V族半导体材料。在一些实施方案中,转移基底和/或目标基底对波长为200nm至400nm的范围内的光是不透明的。在一些实施方案中,注入区是氢、B、He或Si注入区。在一些实施方案中,目标晶片包括形成凹部的壁和底部;芯片接合至目标晶片的凹部的底部;并且耸立部的宽度大于凹部的宽度。在一些实施方案中,第二芯片固定至柔顺材料;并且在将芯片接合至目标晶片的同时将第二芯片接合至目标晶片。
在一些实施方案中,公开了一种使用柔顺树脂将芯片接合至半导体的转移晶片。转移基底包括基底、柔顺材料和柔顺材料中的形成坑的壁。基底对在200nm至400nm范围内的紫外光是不透明的;基底包括半导体材料;并且基底包括注入区。柔顺材料设置在基底上。在一些实施方案中,基底包括耸立部和在耸立部内的注入区。在一些实施方案中,芯片被固定在坑内。在一些实施方案中,光致抗蚀剂和/或聚合物材料与芯片一起被布置在坑中。在一些实施方案中,基底包括硅,并且芯片包括III-V族半导体材料。
在一些实施方案中,公开了一种使用柔顺树脂将芯片接合至半导体的方法。将柔顺材料施加至转移基底,其中转移基底对在200nm至400nm范围内的紫外光是不透明的。在柔顺材料中形成坑。将芯片固定在柔顺材料的坑中。去除柔顺材料的过量部分,其中去除柔顺材料的过量部分在转移基底与芯片之间留下柔顺材料的柱。将芯片接合至目标晶片,其中在芯片被固定至柔顺材料的柱时执行将芯片接合至目标晶片。将转移基底从柔顺材料的柱中去除。并且将柔顺材料的柱从芯片去除。
在一些实施方案中,柔顺材料还适应用于对接合合金进行退火的温度。
附图说明
图1描绘了具有注入区的转移基底的实施方案的简化截面图。
图2描绘了具有形成在转移基底中的耸立部的实施方案的简化截面图。
图3描绘了具有多个耸立部的转移基底的实施方案的简化俯视图。
图4描绘了具有设置在转移基底上的柔顺材料的转移晶片的实施方案的简化截面图。
图5A和5B描绘了具有形成在柔顺材料中的坑的转移晶片的实施方案的简化截面图。
图6描绘了具有固定在柔顺材料的坑中的芯片的转移晶片的实施方案的简化截面图。
图7A描绘了具有布置在具有芯片的坑中的光致抗蚀剂的转移晶片的实施方案的简化截面图。
图7B描绘了芯片的一部分被去除的转移晶片的实施方案的简化截面图。
图8描绘了具有添加至芯片的材料的转移晶片的实施方案的简化截面图。
图9描绘了过量部分柔顺材料被去除的转移晶片的实施方案的简化截面图。
图10描绘了用于将芯片接合至目标晶片的转移晶片的实施方案的简化截面图。
图11描绘了当芯片被固定至转移晶片时使芯片接合至目标晶片的实施方案的简化截面图。
图12描绘了在注入区处断裂而留下耸立部的剩余部分的转移基底的实施方案的简化截面图。
图13描绘了接合至耸立部的剩余部分被去除的目标晶片的芯片的实施方案的简化截面图。
图14描绘了接合至柔顺材料被去除的目标晶片的芯片的实施方案的简化截面图。
图15描绘了形成转移晶片的实施方案的流程图。
图16描绘了将芯片布置在转移晶片上并且制备转移晶片用于将芯片接合至目标晶片的实施方案的流程图。
图17描绘了将芯片接合至目标晶片并且去除转移晶片的实施方案的流程图。
在附图中,相似的部件和/或特征件可以具有相同的附图标记。此外,相同类型的各种部件可以通过在附图标记之后用破折号和区分相似部件的第二附图标记来区分。如果在说明书中仅使用第一附图标记,则该描述适用于相似部件中具有相同第一附图标记的任何一个,而与第二附图标记无关。
具体实施方式
接下来的描述仅提供优选的示例性实施方案,并且不旨在限制本公开的范围、适用性或构造。相反,随后的优选示例性实施方案的描述将为本领域技术人员提供用于实现优选示例性实施方案的可能描述。应当理解,在不脱离所附权利要求中阐述的精神和范围的情况下,可以对元件的功能和布置进行各种改变。
图1描绘了具有注入区108的转移基底104的实施方案的简化截面图。转移基底104在将一个或更多个芯片接合至目标晶片时用作转移晶片的一部分。例如,目标晶片包括硅。在目标晶片中形成有波导(例如,用于具有1.3微米和/或1.5微米范围的波长的光透射的光波导)和反射镜(例如,光学耦合至波导的光栅)。芯片(例如,由III-V族半导体材料制成)用作激光器的增益介质。芯片待被设置在目标晶片中的两个反射镜之间,并通过光波导与两个反射镜耦接。芯片被接合(例如,使用大于200、250和/或350摄氏度的热的凸块下金属化)至目标晶片。在一些实施方案中,多个器件一起被生产以加速每个器件的生产和/或降低每个器件的成本。例如,3200个芯片被固定至转移晶片以被接合至目标晶片上的3200个安置位点,每个安置位点处有一个芯片。如果转移基底104具有与目标晶片的基底不同的热膨胀系数,则在接合期间芯片与安置位点之间可能存在未对准。因此,在一些实施方案中,转移基底104由与目标基底类似的材料制成,使得转移基底104和目标基底两者具有类似的热膨胀系数;或者转移基底104和目标基底由不同的材料制成,但具有匹配的热膨胀系数。在一些实施方案中,转移基底104和目标基底二者是硅(例如,二者是晶体硅;目标基底是绝缘体上硅(SOI)晶片的操作部分(handle portion),转移基底104是平坦的硅晶片)。
转移基底104还包括顶表面112和底表面116。注入区108形成与顶表面112和/或底表面116平行或基本平行的平面。注入区108形成在距顶表面112的第一深度d1处。在一些实施方案中,d1在0.25微米与4微米之间(例如,0.25微米、0.5微米、1微米、2微米或4微米)。在一些实施方案中,第一深度d1被最小化以减少后续步骤中的蚀刻。在一些实施方案中,注入区108通过离子注入(例如,使用氢、He、B和/或Si离子)制成。
图2描绘了具有形成在转移基底104中的耸立部204的实施方案的简化截面图。耸立部204通过蚀刻转移基底104的围绕耸立部204的部分而形成。转移基底104的围绕耸立部204的部分被从转移基底104的顶表面112蚀刻至第二深度d2。第二深度d2大于第一深度d1,使得耸立部204包括注入区108。在图2中,为了说明的目的,示出了第一耸立部204-1和第二耸立部204-2。应当理解,在一些实施方案中,存在多于两个的耸立部204。在一些实施方案中,可以仅有一个耸立部204。在一些实施方案中,耸立部204用于使转移基底104的分离局部化(例如,局部化到芯片附近的区域,使得当使转移基底104在注入区108处断裂时,不会产生那么多的碎片)。在一些实施方案中,不使用耸立部204,而是在转移基底中没有形成耸立部204的情况下向转移基底104施加柔顺材料(例如,以减少加工步骤)。
在一些实施方案中,耸立部204被定位成对应于(例如,为其镜像图像)接合位点(例如,目标晶片上形成的凹部)。在一些实施方案中,耸立部204的表面积小于或大于目标晶片的对应凹部的表面积。例如,耸立部204的较小表面积可以帮助芯片与目标晶片中的接合位点对准,而较大的表面积可以有助于(在耸立部204在注入区108处断裂之后)使碎片不落到目标晶片的相应凹部中。
图3描绘了具有许多耸立部204的转移基底104的实施方案的简化俯视图。由大的、浅色阴影矩形表示的转移基底104具有由较小的、较深的矩形表示的耸立部204。耸立部204以行和列布置。例如,第一耸立部204-1在行1、列(col.)1中;第二耸立部204-2在行1、列2中。另外的耸立部204在行2、行4、行5、行6和行7至行N中。行3没有任何耸立部204。耸立部204在列1、列2、以及列至列N中。第3列(列3)没有任何耸立部204。耸立部204对应于转移晶片的芯片待被固定至转移晶片的位置。在一些实施方案中,芯片是用于增益介质或调制器的InP芯片。转移基底104的耸立部204布置成图案以匹配目标晶片中的接合位点(有时称为目标位点)(例如,因此固定在转移基底104的耸立部204上方的芯片可以接合在目标晶片的凹部中)。
行和/或列可以留空以与目标晶片匹配(例如,在将芯片接合至目标晶片之后,目标晶片将被切割,并且对于每个激光器系统目标晶片具有八个凹部:四个坑用于四个激光器并且四个坑用于四个调制器;因此每个激光器系统具有四个激光器和四个调制器)。提供空的行和/或列以提供用于切割目标晶片的空间。
图4描绘了具有设置在转移基底104上的柔顺材料404的转移晶片的实施方案的简化截面图。转移基底104和设置在转移基底104上的柔顺材料404是转移晶片408的一部分。在一些实施方案中,芯片具有不同的厚度和/或与目标晶片内的不同垂直高度(z高度)对准。因此,在一些实施方案中,柔顺材料404用于在将芯片接合至目标晶片期间帮助向芯片提供均匀的和/或基本上均匀的压力。有时难以使用具有全部是刚性的部件的转移基底104来获得基本均匀的压力。
在一些实施方案中,柔顺材料404是树脂(例如,HD MicroSystems的HD-3007)。在一些实施方案中,柔顺材料404具有作为芯片组之间的高度变化的函数的厚度,以便在芯片上施加均匀的压力。例如,柔顺材料的厚度使得柔顺材料向具有高达0.5微米、1.0微米、1.5微米、2.0微米、2.5微米和/或3微米的绝对高度差的芯片传递基本相似的力;其中绝对高度是从转移基底104的底表面116到芯片的顶部测量的,同时芯片被固定至转移晶片408。例如,高度为12.3微米的芯片可以比高度为10.1微米的芯片在柔顺材料的坑中深两微米;绝对高度差为0.2微米。在一些实施方案中,柔顺材料被施加使得柔顺材料形成平行于转移基底104的顶表面的相对平坦的表面。在一些实施方案中,柔顺材料的初始厚度t0在1微米至50微米之间,或在10微米和40微米之间(例如,大于或等于10微米、15微米、20微米、25微米、30微米、35微米或40微米)。
图5A描绘了具有形成在柔顺材料404中的坑504的转移晶片408的实施方案的简化截面图。坑504被蚀刻至第三深度d3。在一些实施方案中,坑504具有不同的深度以适应不同高度和/或类型的芯片。柔顺材料404的壁508和底部512形成坑504。在一些实施方案中,坑504的第三深度d3大于或等于2微米、3微米、4微米、5微米、6微米、7微米、8微米或10微米。在一些实施方案中,不使用坑504,而是将芯片固定至没有坑504的柔顺材料404(具有粘附特性的柔顺材料)。坑504形成在耸立部204上方(与其对齐和/或在其之上)。
图5B描绘了具有形成在柔顺材料404中的坑504的转移晶片408的实施方案的简化截面图,其中第一坑504-1具有第四深度d4,其小于第二坑504-2的第五深度d5。在一些实施方案中,第一坑504-1和第二坑504-2具有不同的深度以适应接合第一芯片520-1和第二芯片520-2,其中第一芯片520-1具有不同于第二芯片520-2的高度。图5B提供了具有如上面图4所讨论的不同高度的芯片的示例。
图6描绘了具有固定在柔顺材料404的第一坑504-1中的第一芯片604-1和固定在柔顺材料404的第二坑504-2中的第二芯片604-2的转移晶片408的实施方案的简化截面图。芯片604被添加至空的转移晶片408(即,没有附接芯片604的转移晶片408)。在一些实施方案中,芯片604被拾取并且布置到转移晶片408的坑504中,并且结果是被填充的(populated)转移晶片408。在一些实施方案中,拾取和布置过程是完全自动的。在一些实施方案中,芯片604是特定的(keyed)(例如,具有特定截面)并且通过图案识别来识别。待被固定至(例如,坑504)的芯片的位置也通过图案识别来识别(例如,坑504不是全部具有相同的尺寸或形状;例如,一些坑504具有三角形或梯形截面)。在一些实施方案中,存在许多待固定至转移晶片408以接合至目标晶片的芯片604(例如,大于100;1000;3000;10000;和/或50000个芯片)。在一些实施方案中,固定至转移晶片408的芯片604的数目是3200。在一些实施方案中,每个转移晶片408具有更多的芯片604提高了制造效率。
在图6中,第一芯片604-1布置在第一耸立部204-1上方的坑504中;第二芯片604-2布置在第二耸立部204-2上方的坑504中。每个芯片604包括接触层608、有源区612、蚀刻终止部618和基底部620。在一些实施方案中,接触层608、基底部620和/或蚀刻终止部618不是芯片604的一部分。蚀刻终止部618在基底部620与有源区612之间。有源区612在蚀刻终止部618与接触层608之间。接触层608固定至坑504的底部512。在一些实施方案中,柔顺材料404是具有粘附特性的树脂,使得当芯片604在坑504中时,在朝向坑504的底部512的方向上施加至芯片604的力使芯片604变为固定(例如,粘附)至柔顺材料404的坑504的底部512。
芯片604包括具有与作为目标晶片的一部分的材料不同的一些特性的材料。例如,目标晶片是硅,芯片604由III-V族材料制成。III-V族材料具有硅不具有的直接带隙。利用具有直接带隙材料的半导体更容易实现光发射。因此,III-V族材料可以比目标晶片的硅更容易作为光源。在本实施方案中,芯片604的有源区612用于激光器的增益介质或用于激光器束的调制。例如,有源区612包括用于半导体激光器的增益介质的量子阱(并且半导体激光器的反射镜例如布拉格光栅在目标晶片的硅中形成)。
在芯片604固定至柔顺材料404之前,接触层608被添加至芯片604。在一些实施方案中,接触层608是金属。在一些实施方案中,接触层608是半导体(例如,InGaAs或InGaP)。接触层608用于在芯片604接合至目标晶片之后将芯片604连接至电流。在一些实施方案中,在芯片604接合至目标晶片之后,接触层608被添加至芯片604。
蚀刻终止部618用于高选择性化学蚀刻以去除基底部620。蚀刻终止部618由与基底部620不同的材料制成,并且蚀刻终止部618外延连接至基底部620。对于具有由InP制成的基底部620的芯片604,用于蚀刻终止部618的材料的示例包括InGaAs和InGaAsP。本领域技术人员将认识到,其它材料可以用于基底部620和/或蚀刻终止部618(例如,使用GaAs用于基底部620)。在一些实施方案中,蚀刻终止部618还用作用于进行电接触的半导体层。因此,在一些实施方案中,蚀刻终止部618是高度掺杂的和/或具有较低的带隙以增强未来金属接触的性能和/或减少芯片中消耗的电流。在一些实施方案中,在芯片604接合至目标晶片1004之前,芯片604不具有任何接触层608,并且接触层608可以后续添加。
图7A描绘了具有布置在坑504中的光致抗蚀剂704的转移晶片408的实施方案的简化截面图,其中芯片604在坑504中。在一些实施方案中,坑504用于从芯片604的一部分去除材料(例如,去除芯片604的基底的全部或一部分)。例如,坑504填充有材料(例如,光致抗蚀剂704),使得当去除芯片604的基底部620时,芯片604的有源区612不被酸侵蚀。在一些实施方案中,坑504也有助于在UBM(凸块下金属化)中使用的焊盘沉积。例如,在图8中,在芯片604的顶部与柔顺材料404的顶部之间存在相对小的高度差,使得更容易用光致抗蚀剂704均匀地涂覆芯片604(如果芯片604在没有坑504的情况下在柔顺材料404的顶部上,则可具有挑战性的是为了在芯片604的顶部上形成特征件将涉及在没有坑504的情况下在转移晶片408上施加与芯片604一样厚的光致抗蚀剂704;以及在转移晶片408上均匀地施加几微米厚的光致抗蚀剂704)。在一些实施方案中,图8中的芯片604的顶部稍微低于柔顺材料404的初始厚度(例如,因此需要较少的光致抗蚀剂和/或更容易施加光致抗蚀剂)。
图7B描绘了在具有基底部620的芯片604被去除的情况下的转移晶片408的实施方案的简化截面图。基底部620已经通过将芯片604蚀刻至蚀刻终止层618被去除。在一些实施方案中,去除基底部620包括施加光致抗蚀剂、对准光掩模、将光致抗蚀剂暴露于UV光、显影、以及去除暴露于UV光的光致抗蚀剂、蚀刻(使用选择性蚀刻)、然后去除剩余的光致抗蚀剂。
图8描绘了在材料被添加至芯片604的情况下的转移晶片408的实施方案的简化截面图。在该实施方案中,添加至芯片604的材料是在将芯片604接合至目标晶片时布置在用于UBM的芯片604上的上接合焊盘804。上接合焊盘804由金属制成。使用光刻法施加上接合焊盘804。在一些实施方案中,坑504有助于施加光致抗蚀剂以沉积上接合焊盘804。
在一些实施方案中,接合材料808被施加至上接合焊盘804。接合材料808的示例在2010年10月12日提交的美国申请号12/902621中给出,其通过引用并入本文。
图9描绘了转移晶片408的实施方案的简化截面图,其中柔顺材料404的过量部分被去除,留下柔顺材料404的柱904。柔顺材料404的柱904具有从转移晶片408(在该实施方案中,从转移晶片408的耸立部204)到芯片604的接触层608测量的最终厚度tf。通过自对准等离子体蚀刻去除柔顺材料404的过量部分。在一些实施方案中,柔顺材料404的过量部分形成柔顺材料404的柱904,其中柱904的截面小于芯片604的截面。
柔顺材料404的第一柱904-1在第一耸立部204-1与第一芯片604-1之间延伸。柔顺材料404的第一柱904-1具有第一最终厚度tf-1。柔顺材料404的第二柱904-2在第二耸立部204-2与第二芯片604-2之间延伸。柔顺材料404的第二柱904-2具有第二最终厚度tf-2。在一些实施方案中,第一最终厚度tf-1不等于第二最终厚度tf-2。例如,第一最终厚度tf-1大于第二最终厚度tf-2,这是因为第一芯片604-1不像第二芯片604-2那么厚。在另一示例中,第一最终厚度tf-1大于第二最终厚度tf-2,这是因为与第二芯片604-2相比,第一芯片604-1待布置在目标晶片的更深的凹部中。
在一些实施方案中,图9不是按比例的。例如,在一些实施方案中,芯片604的厚度(在图9中的垂直方向上测量)在4微米与7微米之间,柔顺材料404的最终厚度tf在15微米与50微米之间(例如,10微米、15微米、20微米、25微米、30微米、35微米或40微米),芯片604宽度(在水平方向和/或图9的页面中测量)在50微米与1000微米之间,以及耸立部204厚度(在图9中的垂直方向上测量;在一些实施方案中,耸立部204的厚度等于第二深度d2)在0.5微米与3微米之间。
图10描绘了用于将芯片604接合至目标晶片1004的转移晶片408的实施方案的简化截面图。转移晶片408和目标晶片1004对准,使得芯片604与目标位点(例如,凹部1008)对准。然后将转移晶片408朝向目标晶片1004移动,将芯片604定位在目标晶片1004的凹部1008中。图10示出了在芯片604接合至目标晶片1004之前接合材料808施加至下接合焊盘1028而不是上接合焊盘804的实施方案。
在一些实施方案中,目标晶片1004包括多个层:目标基底1012、第一绝缘层1016、器件层1020和第二绝缘层1024。凹部1008由第一绝缘层1016、器件层1020和第二绝缘层1024中的壁形成。凹部1008的底部1032形成在目标基底1012中。下接合焊盘1028设置在凹部1008的底部1032上。下接合焊盘1028用于将芯片604接合至目标基底1012的UBM中。在目标基底1012中形成有基座(pedestal)1036。基座1036用于将芯片604垂直对准至目标晶片1004。在一些实施方案中,目标晶片1004类似于在2014年10月8日提交的美国申请号14/509914中描述的平台,其通过引用并入本文。
图11描绘了在芯片604固定至转移晶片408时,芯片604接合至目标晶片1004的实施方案的简化截面图。目标晶片1004的目标基底1012中的基座1036用于将z-高度(即,在图11的垂直方向上)的芯片604的有源区612与目标晶片1004的器件层1020中的一个或更多个器件对准。例如,芯片604的有源区612与器件层1020中的光波导对准。在一些实施方案中,在将芯片604接合至目标晶片1004之前蚀刻基座1036的高度以适应芯片604的厚度的变化。例如,虽然在目标晶片1004中示出了一个凹部1008,但是应当理解,目标晶片1004包括许多凹部1008,并且凹部1008的尺寸可以改变以适应芯片604的差异。因此,在一些实施方案中,不同的器件形成在一个目标晶片1004上,不同类型和/或功能的芯片604使用一个转移晶片408接合至所述一个目标晶片1004(例如,一个芯片用于激光器,第二芯片用于调制器)。在一些实施方案中,芯片604具有在目标晶片1004中未发现的光学、电学和/或磁性特性(例如,芯片604包括具有直接带隙的材料,并且目标晶片1004包括具有间接带隙的材料)。在一些实施方案中,接合材料808(施加至上接合焊盘804和/或下接合焊盘1028)在接合之前的厚度(z高度)大于基座1036的厚度(z高度)(例如,以确保接合材料808的压缩)。在一些实施方案中,接合材料808的厚度不大于基座1036的厚度,但是上接合焊盘804加接合材料808加下接合焊盘1032的总厚度大于基座1036的厚度以确保接合材料808的压缩。
图12描绘了转移基底104在注入区108处断裂留下转移基底104的剩余部分1204的实施方案的简化截面图。在转移基底104在注入区108处断裂之后,转移基底104的剩余部分1204能够与转移基底104分离。在一些实施方案中,转移晶片408被加热至大于200、250、300和/或350摄氏度,用于将芯片604接合至目标晶片1004。在一些实施方案中,转移基底104在注入区108处断裂,并且转移基底104在接合过程完成之后被简单地剥离,留下剩余部分1204固定至柔顺材料404的柱904,柔顺材料404的柱904固定至芯片604,并且芯片604接合至目标基底1012。
图13描绘了在转移基底104的剩余部分1204被去除的情况下接合至目标晶片1004的芯片604的实施方案的简化截面图。在一些实施方案中,使用CMOS(互补金属氧化物半导体)兼容工艺(例如,硅干法蚀刻工艺)去除剩余部分1204。在一些实施方案中,将光致抗蚀剂施加至目标晶片1004(例如,在旋转目标晶片1004时)。光致抗蚀剂填充凹部1008并且围绕柔顺材料404的柱904。因此,不需要光学掩模来曝光光致抗蚀剂,这是因为将光致抗蚀剂简单地旋涂在目标晶片1104上将在保护目标晶片1004和芯片604的同时使剩余部分1204暴露。在将光致抗蚀剂施加至目标晶片1004之后,通过蚀刻去除剩余部分1204,留下柔顺材料404的柱904固定至芯片604。
图14描绘了在柔顺材料404的柱904被去除的情况下接合至目标晶片1004的芯片604的实施方案的简化截面图。在一些实施方案中,由于转移基底104的剩余部分1204被去除,所以可以用溶剂去除(例如溶解)柔顺材料404的柱904。在一些实施方案中,在去除(例如,溶解)柔顺材料404的柱904之前,在去除剩余部分1204时施加至目标晶片1004的光致抗蚀剂没有被去除。在一些实施方案中,留下光致抗蚀剂有助于在溶解柔顺材料404的柱904的过程中保护芯片604;使得顺从材料404的柱904的溶解更容易(例如,不使用尽可能多的溶剂,因为溶剂不填充在凹部1008中;和/或减少用于在将芯片604接合至目标晶片1004之后在芯片604上形成特征件的抗蚀剂的量[例如,在将芯片604接合至目标晶片1004之后在芯片604上形成电接触])。
图15描绘了形成转移晶片408的过程1500的实施方案的流程图。形成转移晶片408的过程1500开始于步骤1504,其中在转移基底104中形成注入区108。在一些实施方案中,转移基底104由硅制成。在一些实施方案中,转移基底104是平坦硅。在一些实施方案中,注入区108通过离子注入形成。图1描绘了在形成注入区108之后的转移基底104的实施方案的截面图。注入区108形成在转移基底104的顶表面112下方的第一深度d1处。
在步骤1508中,在转移基底104中限定耸立部204。耸立部204通过使用光刻来施加硬掩模(例如,SiO2),蚀刻转移基底104以形成耸立部204,然后剥离硬掩模而形成。转移基底104的一部分从转移基底104的顶表面112蚀刻至第二深度d2。在一些实施方案中,第二深度d2大于第一深度d1,使得注入区108在耸立部204内。图2中给出了形成在转移基底104中的耸立部204的示例。
在步骤1512中,施加柔顺材料404(例如,树脂;来自HD MicroSystems的HD-3007)以涂覆转移基底104。在一些实施方案中,柔顺材料404用于在接合至目标晶片1004期间向芯片604施加均匀的压力。在图4中给出了涂覆转移基底104的柔顺材料404的示例。
在作为可选步骤的步骤1516中,在柔顺材料404中形成坑504。在一些实施方案中,转移基底104由具有与目标基底1012的热膨胀系数类似的热膨胀系数的材料制成。例如,转移基底104的热膨胀系数和目标晶片1004的热膨胀系数足够相似,使得固定至转移晶片408并与目标基底1012对准的芯片604在被加热至300摄氏度时具有不超过1微米、3微米、5微米、7微米和/或10微米的(转移基底104上的点相比于目标晶片1004上的点的)偏移运动。在一些实施方案中,在柔顺材料404中形成的不同坑504具有不同的深度。在一些实施方案中,使用O2等离子体的干法蚀刻形成坑504。在图5中给出了在柔顺材料404中形成的坑504的示例。
图16描绘了将芯片604布置(例如,固定)在转移晶片408上,以及制备芯片604和转移晶片408以将芯片604接合至目标晶片1004的过程1600的实施方案的流程图。在一些实施方案,步骤1604发生在形成转移晶片408的过程1500的步骤1516之后。在步骤1604中,将一个或更多个芯片604固定至柔顺材料404。在一些实施方案中,将芯片604布置在柔顺材料404的坑504中。在一些实施方案中,通过自动拾取和布置过程将芯片604布置在坑504中。在图6中给出了布置在柔顺材料404的坑504中的芯片604的示例。
在作为可选步骤的步骤1608中,使用材料(例如,光致抗蚀剂和/或聚合物)填充坑504以保护芯片604的侧面。在图7A中给出填充光致抗蚀剂的坑504的示例。在步骤1612中,去除芯片604的基底部620。在一些实施方案中,使用选择性蚀刻(例如,蚀刻至蚀刻终止部618)来去除基底部620。在蚀刻基底部620之后,将光致抗蚀剂704从转移晶片408剥离。在一些实施方案中,在步骤1616之后将光致抗蚀剂704从转移晶片408剥离。在一些实施方案中,不使用用于施加光致抗蚀剂704的掩模,这是因为光致抗蚀剂被施加(例如,和旋涂)以填充柔顺材料404的坑504。使光致抗蚀剂704硬化并且蚀刻基底部620。图7B中给出了基底部620被去除的芯片604的示例。
在步骤1616中,在芯片604上图案化上接合焊盘804。在一些实施方案中,使用光刻来对芯片604上的上接合焊盘804进行图案化。在一些实施方案中,上接合焊盘804是使用剥离过程沉积的金属合金。在一些实施方案中,还将接合材料808施加至芯片604的上接合焊盘804。在一些实施方案中,在芯片604被接合至目标晶片1004之前,将接合材料808施加至下接合焊盘1028而不是上接合焊盘804或者除了接合至上接合焊盘804之外还接合至下接合焊盘1028。例如,如果接合材料808被施加至下接合焊盘1028,则接合材料808在接合之前更容易清洁。用于清洁接合材料808的一些清洁材料可能损害芯片604中的III-V族材料。因此,如果在清洁时接合材料808在目标晶片1004上,则位于转移408上的芯片604不暴露于清洁材料。在图8中给出了施加至芯片604的上接合焊盘804和接合材料808的示例。
在步骤1620中,去除柔顺材料404的过量部分,留下在耸立部204与芯片604之间的柔顺材料404的柱904。在一些实施方案中,使用等离子体蚀刻(例如,O2干法蚀刻)来去除柔顺材料404的过量部分。在图9中给出了柔顺材料404的过量部分被去除的示例。
图17描绘了将芯片604接合至目标晶片1004并且去除转移晶片408的过程的实施方案的流程图。在一些实施方案中,步骤1704发生在将芯片604布置在转移晶片408上,以及制备芯片604和转移晶片408以将芯片604接合至目标晶片1004的过程1600中的步骤1620之后。在步骤1704中,将芯片604接合至目标晶片1004。在'621申请中给出了接合材料808的示例。在一些实施方案中,将芯片604接合至目标晶片1004包括以下步骤中的一个或更多个:预清洁用于接合的金属;翻转转移晶片408并且将转移晶片408与目标晶片1004对准,使得芯片604与目标晶片1004的目标位点(例如,凹部1008)对准;在朝向目标晶片1004的方向上向转移晶片408施加力和/或在朝向转移晶片408的方向上向目标晶片1004施加力;以及向接合材料808施加热(例如,向转移晶片408施加热),使得接合材料808将芯片604接合至目标基底1012。在一些实施方案中,接合在减压(例如,真空)下发生。在图11中给出了接合至目标基底1012的芯片604的示例。
在步骤1708中,去除转移基底104。在接合期间,由于施加至转移基底104的热量,转移基底104在注入区108处断裂。在一些实施方案中,耸立部204的宽度大于凹部1008的宽度,以在转移基底104在注入区108断裂时减少碎片落到凹部1008中(该宽度是在与第二深度d2正交的方向上测量的)。在芯片604被接合至目标晶片1004并且转移基底104在注入区108处断裂之后,去除转移基底104(例如,简单地提起),留下耸立部204的剩余部分1204固定至柔顺材料404的柱904。在图12中给出了去除转移基底104并且留下剩余部分1204的示例。
在步骤1712中,使用选择性干法蚀刻去除剩余部分1204。在一些实施方案中,剩余部分1204是硅,并且目标晶片1004的第二绝缘层1024是二氧化硅。因此,对硅的选择性干法蚀刻可以去除剩余部分1204。在图13中给出在剩余部分1204被去除的情况下接合至目标晶片1004的芯片604的示例。
在步骤1716中,去除柔顺材料404的柱904。在一些实施方案中,使用溶剂去除柔顺材料404的柱904。在一些实施方案中,芯片604不需要保护免受用于去除柔顺材料404的柱904的溶剂。在一些实施方案中,芯片604被进一步清洁和进一步处理。在图14中给出了在柔顺材料404的柱904被去除的情况下接合至目标晶片1004的芯片604的示例。
在不脱离本发明的实施方案的精神和范围的情况下,可以以任何合适的方式组合特定实施方案的具体细节。然而,本发明的其它实施方案可以涉及与每个单独方面相关的具体实施方案,或这些单独方面的特定组合。
已经出于说明和描述的目的呈现了本发明的示例性实施方案的上述描述。其并不旨在穷尽或将本发明限于所描述的精确形式,并且根据上述教导,许多修改和变化是可以的。例如,在一些实施方案中,将3200个芯片604固定至转移晶片408,然后接合至目标晶片1004的3200个凹部1008中。然后将目标晶片1004分成400个器件,每个器件具有8个芯片604。在每个器件的八个芯片604中,四个芯片604用作激光器的增益介质,四个芯片604用于调制器。因此,每个器件具有四个激光器和四个调制器。但是在每个器件中可以有更多或更少的激光器和/或调制器。另外,过程的步骤可以是可选的。例如,在将芯片604布置在转移晶片408上的过程1600中,去除芯片604的基底的一部分的步骤1612是可选的。例如,在一些实施方案中,在将芯片604布置在坑504中之前去除芯片604的基底。
选择和描述实施方案是为了解释本发明的原理和实际应用,从而使得本领域的其他技术人员能够在各种实施方案中以及使用适合于所构想的特定用途的各种修改来最好地利用本发明。
此外,应当注意,实施方案可以被描述为被描绘成流程图、作业图、数据流程图、结构图或框图的工艺。虽然流程图可以将操作描述为顺序过程,但是许多操作可以并行或同时执行。另外,可以重新布置操作的顺序。当其操作完成时,工艺终止,但是可以具有不包括在附图中的额外步骤。工艺可以对应于方法、函数、步骤、子例程、子程序等。
除非明确相反地指出,否则单数形式“一”,“一个”或“该”的表述旨在表示“一个或更多个”。
本文提及的所有专利、专利申请、出版物和描述通过引用以其整体并入本文用于所有目的。全部内容均不承认是现有技术。

Claims (15)

1.一种使用柔顺树脂将芯片接合至半导体的方法,所述方法包括:
在转移基底中形成注入区,其中所述注入区形成在所述转移基底中的第一深度处;
蚀刻所述转移基底的一部分以形成耸立部,其中:
所述转移基底的经蚀刻的所述一部分被蚀刻至第二深度;
相对于所述转移基底的表面,所述第二深度大于所述第一深度;以及
所述耸立部的部分未被蚀刻至所述第二深度,使得所述耸立部包括所述注入区的一部分;
将所述柔顺树脂施加至所述转移基底;
将芯片固定至所述柔顺树脂,其中所述芯片被固定至所述耸立部上方的所述柔顺树脂;
去除所述柔顺树脂的过量部分,其中:
所述柔顺树脂的所述过量部分包括不在所述耸立部与所述芯片之间的材料;
去除所述柔顺树脂的所述过量部分留下所述柔顺树脂的柱;以及
所述柔顺树脂的所述柱在所述耸立部与所述芯片之间;
将所述芯片接合至目标晶片,其中在所述芯片被固定至所述柔顺树脂的所述柱时执行将所述芯片接合至所述目标晶片;
使所述转移基底在所述注入区处断裂,使得所述耸立部的剩余部分能够与所述转移基底分离;
将所述转移基底从所述耸立部的所述剩余部分去除,其中所述耸立部的所述剩余部分连接至所述柔顺树脂的所述柱;
将所述耸立部的所述剩余部分从所述柔顺树脂的所述柱去除,其中在将所述转移基底从所述耸立部的所述剩余部分去除之后,将所述耸立部的所述剩余部分从所述柔顺树脂的所述柱去除;以及
将所述柔顺树脂的所述柱从所述芯片去除,其中在将所述耸立部的所述剩余部分从所述柔顺树脂的所述柱去除之后,执行将所述柔顺树脂的所述柱从所述芯片去除。
2.根据权利要求1所述的方法,还包括在所述柔顺树脂中形成坑,其中:
通过去除所述柔顺树脂的一部分以形成所述坑;
所述坑形成在所述耸立部上方的所述柔顺树脂中;以及
所述芯片被固定至所述坑的表面。
3.根据权利要求2所述的方法,还包括:
利用材料填充所述坑以保护所述芯片的侧面;以及
在所述芯片固定至所述柔顺树脂时去除所述芯片的一部分。
4.根据权利要求3所述的方法,其中用于保护所述芯片的侧面的所述材料是光致抗蚀剂或聚合物材料。
5.根据权利要求1所述的方法,还包括将材料施加至所述芯片,其中:
使用施加至所述芯片的所述材料以将所述芯片接合至所述目标晶片;以及
施加至所述芯片的所述材料在所述芯片被固定至所述柔顺树脂的情况下被施加。
6.根据权利要求1所述的方法,其中:
所述目标晶片包括硅;
所述转移基底包括硅;以及
所述芯片包括III-V族半导体材料。
7.根据权利要求1所述的方法,其中所述转移基底对在200nm至400nm范围内的光是不透明的。
8.根据权利要求1所述的方法,其中所述注入区是氢、B、He或Si注入区。
9.根据权利要求1所述的方法,其中:
所述目标晶片包括形成凹部的壁和底部;
所述芯片接合至所述目标晶片的所述凹部的所述底部;以及
所述耸立部的宽度大于所述凹部的宽度。
10.根据权利要求1所述的方法,其中所述芯片具有在所述目标晶片中未发现的光学、电学和/或磁性特性。
11.根据权利要求1所述的方法,其中所述芯片包括用于激光器的增益介质。
12.根据权利要求1所述的方法,还包括:
将第二芯片固定至所述柔顺树脂;以及
在将所述芯片接合至所述目标晶片的同时将所述第二芯片接合至所述目标晶片。
13.一种使用柔顺树脂将芯片接合至半导体的方法,所述方法包括:
将所述柔顺树脂施加至转移基底,其中所述转移基底对在200nm至400nm范围内的紫外光是不透明的;
在所述柔顺树脂中形成坑;
将芯片固定在所述柔顺树脂的所述坑中;
去除所述柔顺树脂的过量部分,其中去除所述柔顺树脂的所述过量部分留下在所述转移基底与所述芯片之间的所述柔顺树脂的柱;
将所述芯片接合至目标晶片,其中在所述芯片被固定至所述柔顺树脂的所述柱时执行将所述芯片接合至所述目标晶片;
将所述转移基底从所述柔顺树脂的所述柱去除;以及
将所述柔顺树脂的所述柱从所述芯片去除。
14.根据权利要求13所述的使用柔顺树脂将芯片接合至半导体的方法,所述方法还包括:
利用光致抗蚀剂和/或聚合物材料填充所述坑;以及
在所述芯片处于所述坑中的情况下去除所述芯片的一部分或向所述芯片添加材料。
15.根据权利要求13所述的使用柔顺树脂将芯片接合至半导体的方法,所述方法还包括:
在所述转移基底中形成注入区;以及
使所述转移基底在所述注入区处断裂。
CN201580055982.7A 2014-09-05 2015-09-02 利用柔顺树脂的半导体接合以及使用氢注入用于转移晶片去除 Active CN107078091B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201462046500P 2014-09-05 2014-09-05
US62/046,500 2014-09-05
US14/562,169 US9209142B1 (en) 2014-09-05 2014-12-05 Semiconductor bonding with compliant resin and utilizing hydrogen implantation for transfer-wafer removal
US14/562,169 2014-12-05
PCT/US2015/048176 WO2016036874A1 (en) 2014-09-05 2015-09-02 Semiconductor bonding with compliant resin and utilizing hydrogen implantation for transfer-wafer removal

Publications (2)

Publication Number Publication Date
CN107078091A CN107078091A (zh) 2017-08-18
CN107078091B true CN107078091B (zh) 2020-09-15

Family

ID=54708382

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580055982.7A Active CN107078091B (zh) 2014-09-05 2015-09-02 利用柔顺树脂的半导体接合以及使用氢注入用于转移晶片去除

Country Status (5)

Country Link
US (2) US9209142B1 (zh)
EP (1) EP3189541B1 (zh)
JP (1) JP6731911B2 (zh)
CN (1) CN107078091B (zh)
WO (1) WO2016036874A1 (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3007589B1 (fr) * 2013-06-24 2015-07-24 St Microelectronics Crolles 2 Circuit integre photonique et procede de fabrication
CN107107600B (zh) * 2014-08-05 2021-07-27 尤尼卡尔塔股份有限公司 设置便于组装的超小或超薄分立元件
US9209142B1 (en) * 2014-09-05 2015-12-08 Skorpios Technologies, Inc. Semiconductor bonding with compliant resin and utilizing hydrogen implantation for transfer-wafer removal
US10312661B2 (en) * 2016-05-11 2019-06-04 Skorpios Technologies, Inc. III-V chip preparation and integration in silicon photonics
FR3051971B1 (fr) * 2016-05-30 2019-12-13 Soitec Procede de fabrication d'une structure semi-conductrice comprenant un interposeur
DE102017123290A1 (de) 2017-10-06 2019-04-11 Osram Opto Semiconductors Gmbh Lichtemittierendes Bauteil, Anzeigevorrichtung und Verfahren zur Herstellung einer Anzeigevorrichtung
DE102017126338A1 (de) * 2017-11-10 2019-05-16 Osram Opto Semiconductors Gmbh Bauteilverbund, Bauteil und Verfahren zur Herstellung von Bauteilen
US11126020B2 (en) 2017-11-23 2021-09-21 Rockley Photonics Limited Electro-optically active device
CN108400108B (zh) * 2018-03-23 2021-03-09 京东方科技集团股份有限公司 一种微器件转印装置及微器件转印系统
US10573547B1 (en) * 2018-11-05 2020-02-25 Honeywell Federal Manufacturing & Technologies, Llc Apparatus and method for facilitating planar delayering of integrated circuit die
US11158520B2 (en) * 2019-03-11 2021-10-26 Hrl Laboratories, Llc Method to protect die during metal-embedded chip assembly (MECA) process
KR20200021484A (ko) * 2020-02-10 2020-02-28 엘지전자 주식회사 디스플레이 장치 제조용 기판 및 이의 제조방법
GB2595948B (en) * 2020-10-26 2022-12-07 Rockley Photonics Ltd Coupon wafer and method of preparation thereof
FR3108777A1 (fr) * 2020-03-24 2021-10-01 Commissariat à l'Energie Atomique et aux Energies Alternatives procede de fabrication d’une structure semiconductrice par report de vignettes sur un substrat support
US11699677B2 (en) * 2020-06-30 2023-07-11 Openlight Photonics, Inc. Die-to-wafer bonding utilizing micro-transfer printing
CN112967982B (zh) * 2020-09-10 2022-04-19 重庆康佳光电技术研究院有限公司 转移基板及制作方法、芯片转移方法及显示面板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6242324B1 (en) * 1999-08-10 2001-06-05 The United States Of America As Represented By The Secretary Of The Navy Method for fabricating singe crystal materials over CMOS devices
US20040104272A1 (en) * 2001-04-03 2004-06-03 Christophe Figuet Method for selectively transferring at least an element from an initial support onto a final support
CN1615543A (zh) * 2001-12-17 2005-05-11 自由度半导体公司 用于键合并转移一种材料以形成半导体器件的方法
US20050233504A1 (en) * 2003-03-06 2005-10-20 Masato Doi Device transfer method and display apparatus
US20050280041A1 (en) * 2003-01-23 2005-12-22 Seiko Epson Corporation Device manufacturing method and device, electro-optic device, and electronic equipment

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3147141B2 (ja) 1995-08-30 2001-03-19 株式会社日立製作所 光アセンブリ
KR100481994B1 (ko) * 1996-08-27 2005-12-01 세이코 엡슨 가부시키가이샤 박리방법,박막디바이스의전사방법,및그것을이용하여제조되는박막디바이스,박막집적회로장치및액정표시장치
JP2985830B2 (ja) 1997-05-19 1999-12-06 日本電気株式会社 光モジュール及びその製造方法
US6316286B1 (en) * 1999-10-13 2001-11-13 Teraconnect, Inc. Method of equalizing device heights on a chip
AU4510801A (en) 1999-12-02 2001-06-18 Teraconnect, Inc. Method of making optoelectronic devices using sacrificial devices
FR2807168B1 (fr) 2000-03-29 2002-11-29 Commissariat Energie Atomique Procede et dispositif d'alignement passif de fibres optiques et de composants optoelectroniques
JP4461616B2 (ja) * 2000-12-14 2010-05-12 ソニー株式会社 素子の転写方法、素子保持基板の形成方法、及び素子保持基板
FR2821697B1 (fr) * 2001-03-02 2004-06-25 Commissariat Energie Atomique Procede de fabrication de couches minces sur un support specifique et une application
JP3959988B2 (ja) * 2001-06-27 2007-08-15 ソニー株式会社 素子の転写方法
JP3696132B2 (ja) * 2001-07-10 2005-09-14 株式会社東芝 アクティブマトリクス基板及びその製造方法
CN1918691A (zh) 2003-12-24 2007-02-21 吉尔科有限公司 从氮化物倒装芯片激光去除蓝宝石
US7622367B1 (en) 2004-06-04 2009-11-24 The Board Of Trustees Of The University Of Illinois Methods and devices for fabricating and assembling printable semiconductor elements
JP2005347647A (ja) * 2004-06-04 2005-12-15 Sony Corp 素子および素子転写方法
KR100637929B1 (ko) 2004-11-03 2006-10-24 한국전자통신연구원 하이브리드형 광소자
US7972910B2 (en) * 2005-06-03 2011-07-05 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of integrated circuit device including thin film transistor
US8283683B2 (en) 2006-11-07 2012-10-09 Opto Tech Corporation Chip-bonding light emitting diode chip
US7755113B2 (en) * 2007-03-16 2010-07-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor display device, and manufacturing method of semiconductor device
US20090278233A1 (en) 2007-07-26 2009-11-12 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
JP5506172B2 (ja) 2007-10-10 2014-05-28 株式会社半導体エネルギー研究所 半導体基板の作製方法
US9029239B2 (en) * 2007-11-01 2015-05-12 Sandia Corporation Separating semiconductor devices from substrate by etching graded composition release layer disposed between semiconductor devices and substrate including forming protuberances that reduce stiction
US8049292B2 (en) 2008-03-27 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
WO2010059781A1 (en) * 2008-11-19 2010-05-27 Semprius, Inc. Printing semiconductor elements by shear-assisted elastomeric stamp transfer
US7842595B2 (en) 2009-03-04 2010-11-30 Alcatel-Lucent Usa Inc. Fabricating electronic-photonic devices having an active layer with spherical quantum dots
US8630326B2 (en) 2009-10-13 2014-01-14 Skorpios Technologies, Inc. Method and system of heterogeneous substrate bonding for photonic integration
KR101199302B1 (ko) 2009-10-13 2012-11-09 한국전자통신연구원 광 소자 및 그 제조 방법
US8084282B2 (en) 2010-04-02 2011-12-27 Intel Corporation Wafer-level In-P Si bonding for silicon photonic apparatus
US8461017B2 (en) * 2010-07-19 2013-06-11 Soitec Methods of forming bonded semiconductor structures using a temporary carrier having a weakened ion implant region for subsequent separation along the weakened region
US8463088B1 (en) 2010-09-16 2013-06-11 Kotura, Inc. Multi-channel optical device
US8735191B2 (en) * 2012-01-04 2014-05-27 Skorpios Technologies, Inc. Method and system for template assisted wafer bonding using pedestals
US8222084B2 (en) 2010-12-08 2012-07-17 Skorpios Technologies, Inc. Method and system for template assisted wafer bonding
JP5704602B2 (ja) * 2011-03-17 2015-04-22 リンテック株式会社 薄型半導体装置の製造方法および脆質部材用支持体
US9128123B2 (en) * 2011-06-03 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Interposer test structures and methods
US9412727B2 (en) * 2011-09-20 2016-08-09 Semprius, Inc. Printing transferable components using microstructured elastomeric surfaces with pressure modulated reversible adhesion
CN104137262B (zh) 2012-01-18 2015-11-25 斯考皮欧技术有限公司 Cmos电子器件与光子器件的垂直集成
US9209142B1 (en) * 2014-09-05 2015-12-08 Skorpios Technologies, Inc. Semiconductor bonding with compliant resin and utilizing hydrogen implantation for transfer-wafer removal

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6242324B1 (en) * 1999-08-10 2001-06-05 The United States Of America As Represented By The Secretary Of The Navy Method for fabricating singe crystal materials over CMOS devices
US20040104272A1 (en) * 2001-04-03 2004-06-03 Christophe Figuet Method for selectively transferring at least an element from an initial support onto a final support
CN1615543A (zh) * 2001-12-17 2005-05-11 自由度半导体公司 用于键合并转移一种材料以形成半导体器件的方法
US20050280041A1 (en) * 2003-01-23 2005-12-22 Seiko Epson Corporation Device manufacturing method and device, electro-optic device, and electronic equipment
US20050233504A1 (en) * 2003-03-06 2005-10-20 Masato Doi Device transfer method and display apparatus

Also Published As

Publication number Publication date
JP2017526189A (ja) 2017-09-07
US9991149B2 (en) 2018-06-05
EP3189541A4 (en) 2018-05-02
US20160133496A1 (en) 2016-05-12
EP3189541A1 (en) 2017-07-12
JP6731911B2 (ja) 2020-07-29
CN107078091A (zh) 2017-08-18
WO2016036874A1 (en) 2016-03-10
US9209142B1 (en) 2015-12-08
EP3189541B1 (en) 2020-12-09

Similar Documents

Publication Publication Date Title
CN107078091B (zh) 利用柔顺树脂的半导体接合以及使用氢注入用于转移晶片去除
US20200083662A1 (en) Iii-v chip preparation and integration in silicon photonics
US9324682B2 (en) Method and system for height registration during chip bonding
TWI823493B (zh) 平面光子電路及裝置用之晶圓級蝕刻方法
US9472518B2 (en) Semiconductor structures including carrier wafers and methods of using such semiconductor structures
JP2008521214A (ja) 半導体ウエハの薄型化
JP6141853B2 (ja) 3d集積化プロセスにおいて材料の層を転写する方法ならびに関連する構造体およびデバイス
CN106935489A (zh) 包含电和光学互连的半导体晶片接合
CN102017074A (zh) 通过分子键合组装晶片的方法
US11776843B2 (en) Method for transferring blocks from a donor substrate onto a receiver substrate by implanting ions in the donor substrate through a mask, bonding the donor substrate to the receiver substrate, and detaching the donor substrate along an embrittlement plane
US8673733B2 (en) Methods of transferring layers of material in 3D integration processes and related structures and devices
US20100009476A1 (en) Substrate structure and method of removing the substrate structure
JP4554930B2 (ja) 材料を接合及び転写して半導体デバイスを形成する方法
CN111373541B (zh) 用于转移发光结构的方法
CN102544101B (zh) 晶片封装体及其制作方法
JP6060252B2 (ja) Cmosと非シリコン素子とのモノリシック一体化に関する方法
KR100721625B1 (ko) Mems 패키지 및 그 제조방법
JP4382419B2 (ja) 半導体素子のエピタキシャル層分離方法
CN109417266B (zh) 硅光子学中的iii-v芯片制备和集成
CN116711064A (zh) 试样晶片及其制备方法
JP5324821B2 (ja) 半導体装置の製造方法
CN105164800A (zh) 集成的硅和iii-n半导体器件
US20230402816A1 (en) Wafer bonding method for transfering thin films to a substrate
US20230154914A1 (en) Method of producing hybrid semiconductor wafer

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant