CN107017028B - 非易失性存储器设备以及对其进行编程的方法 - Google Patents

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Abstract

提供了一种非易失性存储器设备。存储单元阵列包括多个存储单元。地址译码器在第一编程循环中将第一验证电压提供至多个存储单元当中的所选择的存储单元，并且在第二编程循环中将第二验证电压提供至所选择的存储单元。控制逻辑基于第一编程循环的验证操作的结果，将第二编程循环确定为验证电压偏移点，在验证电压偏移点中将第一验证电压改变为第二验证电压。

Description

非易失性存储器设备以及对其进行编程的方法
对相关申请的交叉引用
本申请要求于2015年12月18日提交的韩国专利申请第10-2015-0181882号的优先权，该韩国专利申请的公开内容通过引用整体合并于此。
技术领域
本发明构思涉及一种非易失性存储器设备以及对其进行编程方法。
背景技术
半导体存储器设备被分类为易失性存储器设备和非易失性存储器设备。
易失性存储器设备具有高的读取/写入速度，但当其电力中断时丢失其存储的数据。非易失性存储器设备即使当其电力中断时也保持其存储的数据。因此，非易失性存储器设备被用于存储不论是否供电都应被保留的数据。非易失性存储器设备的示例包括掩膜只读存储器(MROM)器件、可编程ROM(PROM)器件、可擦除可编程ROM(EPROM)器件、以及电可擦除可编程ROM(EEPROM)器件。
闪速存储器设备可以是：单比特单元(single-bit cell)或单级单元(single-level cell，SLC)，其每个存储单元存储1比特数据；或者多比特单元(multi-bit cell)或多级单元(multi-level cell，MLC)，其每个存储单元存储多比特(两个或更多个比特)数据。随着对于存储器设备的高集成度的需求的增加，关于在一个存储单元中存储多级数据的多级闪速存储器的研究正在积极进行中。
发明内容
根据本发明构思的示例性实施例，如下地提供了一种非易失性存储器设备。存储单元阵列包括多个存储单元。地址译码器在第一编程循环中将第一验证电压提供至多个存储单元当中的所选择的存储单元，并且在第二编程循环中将第二验证电压提供至所选择的存储单元。控制逻辑基于第一编程循环的验证操作的结果，将第二编程循环确定为验证电压偏移点，在验证电压偏移点中将第一验证电压改变为第二验证电压。
根据本发明构思的示例性实施例，如下地提供了一种非易失性存储器设备。存储单元阵列包括多个存储单元。多个存储单元中的每个具有多个编程状态中的编程状态。地址译码器在第一编程循环中将第一验证电压提供至多个存储单元当中的所选择的存储单元，并且在第二编程循环中将第二验证电压提供至所选择的存储单元。控制逻辑基于在第一编程循环中特定编程状态的编程是否完成，将第二编程循环确定为验证电压偏移点，在验证电压偏移点中将第一验证电压改变为第二验证电压。
根据本发明构思的示例性实施例，如下地提供了一种非易失性存储器设备。存储单元阵列包括多个存储单元。多个存储单元中的每个具有包括擦除状态的M个编程状态，并且M是大于2的整数。使用包括第一编程循环和第二编程循环的多个编程循环，将多个存储单元中的每个编程为M个编程状态中的一个。通过/失败计数器在第一编程循环中对具有M-1个验证电压当中的第一验证电压的验证结果的存储单元进行计数。验证电平偏移点控制器基于第一编程循环的验证结果的计数结果确定第二编程循环。在第二编程循环的验证操作中施加从第二验证电压减小的改变后的第二验证电压。
附图说明
通过参照附图详细描述本发明构思的示例性实施例，本发明构思的这些和其他特征将变得更加明显，在附图中：
图1是图示根据本发明构思的示例性实施例的非易失性存储器设备的框图；
图2图示根据编程操作形成存储单元的阈值电压的示例；
图3是图示根据本发明构思的示例性实施例的对非易失性存储器设备编程的方法的图；
图4是图示适应性地确定图3的验证电压的偏移时间的方法的图；
图5是图示适应性地确定图3的验证电压的偏移时间的方法的表；
图6是图示根据本发明构思的示例性实施例的对非易失性存储器设备编程的方法的图；
图7是图示根据本发明构思的示例性实施例的适应性地确定验证电压的偏移时间的方法的流程图；
图8是图示图1的存储单元阵列的存储块当中的一个(BLKi)的电路图；
图9是图示与图8的存储块(BLKi)相对应的示例性结构的透视图；
图10是图示根据本发明构思的示例性实施例的固态驱动(SSD)的框图；
图11是图示根据本发明构思的示例性实施例的eMMC的框图；
图12是图示根据本发明构思的示例性实施例的UFS系统的框图；以及
图13是图示根据本发明构思的示例性实施例的移动设备的框图。
具体实施方式
以下将参照附图详细描述本发明构思的示例性实施例。然而，本发明构思可以以不同形式体现，并且不应被解释为限于本文阐述的实施例。在附图中，为了清晰可以夸大层和区域的厚度。还将理解，当元件被称为在另一元件或基板“上”时，其可以直接在其他元件或基板上，或者也可以存在中间层。还将理解，当元件被称为“耦合至”或“连接至”另一元件时，其可以直接耦合至或连接至该另一元件，或者也可以存在中间元件。遍及说明书和附图，相同的附图标记可以指代相同的元件。
通过引用合并于此的以下专利文献描述用于三维存储器阵列的适当配置，其中，三维存储器阵列被配置为多级，其字线和/或位线在各级之间共享：美国专利第7,679,133号；第8,553,466号；第8,654,587号；第8,559,235号；以及美国专利公布第2011/0233648号。
图1是图示根据本发明构思的示例性实施例的非易失性存储器设备的框图。参照图1，非易失性存储器设备100可以包括存储单元阵列110、地址译码器120、电压生成器130、输入/输出电路140和控制逻辑150。
存储单元阵列110通过串选择线SSL、字线WL和接地选择线GSL连接至地址译码器120。存储单元阵列110通过位线BL连接至输入/输出电路140。存储单元阵列110可以包括多个存储块。在示例性实施例中，每个存储块的存储单元可以形成二维结构。在示例性实施例中，每个存储块的存储单元可以在与基板垂直的方向上层叠以形成三维结构。每个存储块可以包括多个存储单元和多个选择晶体管。存储单元可以连接至字线WL，并且选择晶体管可以连接至串选择线SSL或接地选择线GSL。每个存储块的存储单元可以存储一个或多个比特。
地址译码器120通过串选择线SSL、字线WL和接地选择线GSL连接至存储单元阵列110。地址译码器120被配置为响应于控制逻辑150的控制进行操作。地址译码器120从外部接收地址ADDR。
地址译码器120被配置为对所接收的地址ADDR当中的行地址进行译码。地址译码器120使用所译码的行地址来选择串选择线SSL、字线WL和接地选择线GSL。地址译码器120可以从电压生成器130接收各种电压，并且将所接收的电压分别地发送至所选择的和未选择的串选择线SSL、字线WL和接地选择线GSL。
地址译码器120可以被配置对在所发送的地址ADDR当中的列地址进行译码。所译码的列地址可以发送至输入/输出电路140。地址译码器120可以包括诸如行译码器、列译码器、地址缓冲器等的构成元件。
电压生成器130被配置为生成从非易失性存储器设备100所需的各种电压。例如，电压生成器130可以生成多个编程电压、多个通过电压、多个验证电压、多个选择读电压以及多个未选择读电压。
输入/输出电路140可以通过位线BL连接至存储单元阵列110，并且与外部交换数据。输入/输出电路140根据控制逻辑150的控制进行操作。
输入/输出电路140从外部接收数据DATA，并且将所接收的数据DATA写入至存储单元阵列110。输入/输出电路140从存储单元阵列110读取数据DATA，并且将所读取的数据DATA发送至外部。输入/输出电路140可以从存储单元阵列110的第一存储区域读取数据DATA，并且将所读取的数据DATA写入至存储单元阵列110的第二存储区域。例如，输入/输出电路140可以被配置为执行复录(copy-back)操作。
输入/输出电路140可以包括诸如页缓冲器(或页寄存器)、列选择电路、数据缓冲器等的构成元件。输入/输出电路140可以包括诸如读出放大器、写入驱动器、列选择电路、数据缓冲器等的构成元件。
控制逻辑150可以连接至地址译码器120、电压生成器130和输入/输出电路140。控制逻辑150被配置为控制非易失性存储器设备100的所有操作。控制逻辑150响应于从存储器控制器发送的控制信号CTRL进行操作。
控制逻辑150可以包括通过/失败计数器151和验证电平偏移点控制器152。在验证操作中，通过/失败计数器151可以从输入/输出电路140接收编程通过或失败信息。通过/失败计数器151可以基于编程通过或失败信息，对编程通过的存储单元或编程失败的存储单元的数目进行计数。例如，通过/失败计数器151可以对使用编程电压失败的关(off-cell)单元的数目进行计数。通过/失败计数器151可以对使用编程电压通过的开(on-cell)单元的数目进行计数。验证电平偏移点控制器152可以从通过/失败计数器151接收开单元或关单元的数目。当采用偏移电压调节验证电压时，验证电平偏移点控制器152可以将开单元或关单元的数目与参考值比较，以确定验证电平偏移点。例如，验证电平偏移点控制器152可以使用采用偏移电压调节的验证电压来确定操作哪个编程循环。因此，电压生成器130可以在验证电平偏移点改变验证电压。验证电平偏移点意味着采用偏移电压来调节编程电压的编程循环，该偏移电压的量基于关单元或开单元的数目来确定。
非易失性存储器设备100可以根据ISPP(递增步幅脉冲编程)方法执行编程操作。在根据ISPP方法执行编程操作的情况下，存储单元的单元速度可以彼此不同。存储单元的单元速度意味着在使用编程电压对存储单元编程之后的存储单元的阈值电压的增大的程度。例如，当施加低编程电压时，验证通过的存储单元的单元速度高。当施加高编程电压时，验证通过的存储单元的单元速度低。然而，因为当将低编程电压施加至存储单元时具有高单元速度的存储单元被验证通过，所以该存储单元在编程状态的阈值电压分布中具有低阈值电压。因为当将高编程电压施加至存储单元时具有低单元速度的存储单元被验证通过，所以该存储单元在编程状态的阈值电压分布中具有高阈值电压。
非易失性存储器设备100可以在特定时间处改变验证电压，以生成与改变后的验证电压相对应的编程状态的阈值电压分布。例如，非易失性存储器设备100可以在特定时间处降低验证电压，以缩窄存储单元的阈值电压分布。例如，当验证电压减小时，在已经验证通过的存储单元当中具有高单元速度的存储单元的阈值电压下降。例如，在不使用根据示例性实施例的减小的验证电压的情况下，具有高单元速度的存储单元的阈值电压可以在下一编程循环中采用更高的编程电压来增大阈值电压。根据示例性实施例，可以使用减小的验证电压防止具有高单元速度的存储单元的过编程(over-programming)。
非易失性存储器设备100可以基于存储单元的单元速度适应性地控制用于改变验证电压的时间。例如，非易失性存储器设备100可以对验证操作中开单元或关单元的数目进行计数。非易失性存储器设备100可以基于开单元或关单元的数目、使用改变后的验证电压来确定执行哪个编程循环。因此，非易失性存储器设备100可以依赖于各种因素、根据不同存储单元的特性，来适应性地生成编程状态的阈值电压分布。
图2图示根据编程操作形成存储单元的阈值电压的示例。在图2中，水平轴表示存储单元的阈值电压，而垂直轴表示存储单元的数目。例如，在图2中图示了执行编程操作之后生成的存储单元的阈值电压分布。图2图示存储2比特信息的MLC的阈值电压分布作为图示。
参照图2，在执行编程操作之后，存储单元可以具有擦除状态E、第一编程状态P1、第二编程状态P2以及第三编程状态P3。例如，在执行编程操作中的多个编程循环之后，存储单元可以具有相对应的编程状态的阈值电压。
存储单元可以根据ISPP方法而编程。在根据ISPP方法编程存储单元的情况下，随着编程循环继续，编程电压逐步增大。存储单元的单元速度可以彼此不同。存储单元的单元速度意味着在编程电压处存储单元的阈值电压的增大的程度。例如，当施加低编程电压时，验证通过的存储单元的单元速度高。当施加高编程电压时，验证通过的存储单元的单元速度低。然而，因为当施加低编程电压时具有高单元速度的存储单元被验证通过，所以其在编程状态的阈值电压分布中具有低阈值电压。因为当施加高编程电压时具有低单元速度的存储单元被验证通过，所以其在编程状态的阈值电压分布中具有高阈值电压。
在图2中，在使用第三验证电压Vfy3执行验证操作的情况下，第三编程状态P3可以具有由虚线图示的阈值电压分布。在此情况下，如果使用小于第三验证Vfy3的第三首要(prime)验证电压Vfy3’关于第三编程状态P3执行验证操作，则阈值电压分布可以具有第三首要编程状态P3’。因此，第三编程状态P3的阈值电压分布P3’可以具有相对于阈值电压分布P3较不分散(less spread)的分布。为了描述方便，描述关于第三编程状态P3的阈值电压分布改变。本发明构思不限于此。例如，阈值电压分布改变可以施加至第一编程状态P1和第二编程状态P2。
图3是图示根据本发明构思的示例实施例的对非易失性存储器设备编程的方法的图。参照图3，通过多个编程循环(循环1～循环4)对存储单元编程。随着编程循环计数增大，编程电压(Vpgm1～Vpgm4)可以增大。为了描述方便，描述四个编程循环。本发明构思不限于此。例如，大于四个编程循环的编程循环可以施加以对存储单元编程。
当在第一编程循环(循环1)中使用第三验证电压Vfy3执行验证操作时，非易失性存储器设备100可以对存储单元的编程通过/失败进行计数。非易失性存储器设备100可以基于存储单元的编程通过/失败计数结果，确定改变第三验证电压Vfy3的偏移点。例如，非易失性存储器设备100可以对使用第三验证电压Vfy3的关单元的数目计数。非易失性存储器设备100可以将所计数的关单元的数目与预定的参考值比较。非易失性存储器设备100可以根据所计数的关单元的数目与预定参考值中的一个的比较结果，将第三编程循环(循环3)确定为偏移点。
非易失性存储器设备100可以在偏移点(循环3)改变验证电压。例如，与第三编程状态P3相对应的第三验证电压Vfy3可以改变为第三首要验证电压Vfy3’。在此情况下，偏移电压为ΔVfy。验证电压可以被减小偏移电压ΔVfy。在偏移点之后，可以逐步减小验证电压。然而，验证电压的减小方法不限于此。例如，可以使用多个偏移电压来减小验证电压。例如，可以改变验证电压一次，然后可以在编程操作中维持改变后的验证电压。
图4是图示适应性地确定图3的验证电压的偏移时间的方法的图。在图4中，水平轴表示编程循环的次数，而垂直轴表示验证电压电平。图4图示图3的第三验证电压Vfy3作为图示。因此，第一验证电压Vfy1和第二验证电压Vfy2可以以类似方式确定偏移点。
随着编程循环的次数增大，非易失性存储器设备100可以逐步增大编程电压，以施加增大的编程电压。尽管编程循环的次数增大，但是第三验证电压Vfy3维持恒定。如果不施加偏移电压，则非易失性存储器设备100在所有编程循环中维持第三验证电压Vfy3。例如，在图3的偏移点之前，第三验证电压Vfy3维持恒定，并且依赖于偏移电压而改变为更低的第三验证电压。
非易失性存储器设备100可以在验证电平偏移决定点DP处使用第三验证电压Vfy3来对存储单元的编程通过/失败进行计数。例如，验证电平偏移决定点DP可以在如图3所示的第一循环(循环1)之内。非易失性存储器设备100可以根据使用第三验证电压Vfy3的存储单元的编程通过/失败的计数结果，来确定在其处改变验证电压的偏移点(OP1、OP2、OP3)。例如，非易失性存储器设备100可以在验证电平偏移决定点DP处施加第三验证电压Vfy3之后对开单元或关单元的数目进行计数。非易失性存储器设备100可以将开单元或关单元的数目与预定参考值比较以选择偏移点(OP1、OP2、OP3)中的一个。
因此，非易失性存储器设备100可以适应性地确定验证电压的偏移点。例如，非易失性存储器设备100可以考虑磨损水平、周围环境、芯片之间的特性差别等来适应性地确定验证电压的偏移点。
图5是图示适应性地确定图3的验证电压的偏移点的方法的表。参照图5，非易失性存储器设备100可以在第一编程循(环循环1)中执行第三编程状态P3的存储单元的通过/失败计数。例如，非易失性存储器设备100可以在第一编程循环(循环1)中施加第三验证电压Vfy3以对关单元比特的数目进行计数。
关单元比特的数目越小，非易失性存储器设备100可以将越晚的时间确定为偏移点。例如，在关单元比特的数目等于或大于第一参考值REF1并且小于第二参考值REF2的情况下，非易失性存储器设备100可以将第六循环(循环6)确定为偏移点。在关单元比特的数目等于或大于第二参考值REF2并且小于第三参考值REF3的情况下，非易失性存储器设备100可以将第五循环(循环5)确定为偏移点。在关单元比特的数目等于或大于第三参考值REF3并且小于第四参考值REF4的情况下，非易失性存储器设备100可以将第四循环(循环4)确定为偏移点。在关单元比特的数目等于或大于第四参考值REF4的情况下，非易失性存储器设备100可以将第三循环(循环3)确定为偏移点。
图6是图示根据本发明构思的其他示例实施例对非易失性存储器设备编程的方法的图。参照图6，可以通过多个编程循环(循环1～循环4)对存储单元编程。随着编程循环计数增大，编程电压(Vpgm1～Vpgm4)可以增大。为了描述方便，描述四个编程循环。本发明构思不限于此。例如，大于四个编程循环的编程循环可以被应用以对存储单元编程。
非易失性存储器设备100可以检查在第二编程循环(循环2)中与第二编程状态P2相对应的存储单元的编程是否完成。例如，如果与第二编程状态P2相对应的第二验证电压Vfy2的通过/失败计数的数目小于预定数目，则将第二编程状态P2的编程指示为在第二编程循环(循环)2处完成。本发明构思不限于此。例如，可以将第一编程状态P1指示为完成。在非易失性存储器设备具有多于4个的编程状态的情况下，可以将第三编程状态P3指示为完成。非易失性存储器设备100可以基于与第二编程状态P2相对应的存储单元的编程是否完成，来确定在其处改变第三验证电压Vfy3的偏移点。例如，在与第二编程状态P2相对应的存储单元的编程完成的情况下，非易失性存储器设备100可以将第三编程循环(循环3)确定为偏移点。例如，可以将第三编程循环(循环3)的开始设置为偏移点。
非易失性存储器设备100可以在偏移点(循环3)处改变验证电压。例如，与第三编程状态P3相对应的第三验证电压Vfy3可以改变为第三首要验证电压Vfy3’。在此情况下，偏移电压是ΔVfy。验证电压可以被减小偏移电压ΔVfy。在偏移点之后，可以逐步减小验证电压。本发明构思不限于此。在示例性实施例中，可以使用多个偏移电压来减小验证电压。在示例性实施例中，可以在改变验证电压一次之后维持验证电压。
图7是图示根据本发明构思的示例实施例的适应性地确定验证电压的偏移点的方法的流程图。参照图7，非易失性存储器设备100可以基于存储单元的单元速度，适应性地控制用于施加偏移电压至验证电压的时间。
在操作S110中，非易失性存储器设备100可以接收编程请求。例如，控制逻辑150可以接收与编程命令相对应的控制信号CTRL。输入/输出电路140可以接收要编程的数据DATA。
在操作S120中，非易失性存储器设备100可以根据所接收的数据DATA执行编程循环。例如，随着编程循环的次数增加，非易失性存储器设备100可以使用ISPP方法增大编程电压。非易失性存储器设备100可以在至少一个编程循环期间使用相同验证电压。
在操作S130中，非易失性存储器设备100可以根据验证操作对特定编程循环中的关单元的数目进行计数。例如，通过/失败计数器151可以在特定编程循环中施加验证电压之后，对与验证电压相对应的关单元的数目进行计数。在示例性实施例中，特定编程循环可以是第一循环。在示例性实施例中，例如，特定编程循环可以是在其中第二编程状态P2的编程完成的编程循环。
在操作S140中，非易失性存储器设备100可以基于在操作S130中测量的关单元的计数结果，来确定验证电压的偏移点。例如，验证电平偏移点控制器152可以将所计数的关单元的数目与参考值比较。验证电平偏移点控制器152还可以使用多个参考值确定验证电压的偏移点。偏移点可以是紧接在确定偏移点的编程循环之后的编程循环。偏移点也可以是在确定偏移点的编程循环之后执行特定数目的编程循环之后的编程循环。例如，非易失性存储器设备100可以基于在操作S130中测量的关单元的数目，适应性地确定用于施加偏移电压至验证电压的时间。确定偏移点的编程循环可以是编程操作的第一编程循环。确定偏移点的编程循环还可以是在编程操作开始之后经过特定数目的编程循环之后的编程循环。
在操作S150中，非易失性存储器设备100可以执行编程循环。例如，非易失性存储器设备100可以使用与操作S120中的验证电压相同的验证电压，来执行至少一个编程循环。在偏移点是紧接在确定偏移点的编程循环之后的编程循环的情况下，可以省略操作S150。
在操作S160中，非易失性存储器设备100可以通过在验证电压的偏移点处改变验证电压来执行编程循环。例如，如果编程循环达到在操作S140中确定的编程循环，则非易失性存储器设备100可以施加偏移电压至验证电压以执行验证操作。因此，非易失性存储器设备100可以生成如参照图2讨论的存储单元的较不分散的阈值电压分布。
图8是图示图1的存储单元阵列的存储块当中的一个(BLKi)的电路图。参照图8，存储块BLKi可以具有三维结构。例如，可以在第一位线BL1与公共源极线CSL之间提供NAND串NS11、NS21和NS31。可以在第二位线BL2与公共源极线CSL之间提供NAND串NS12、NS22和NS32。可以在第三位线BL3与公共源极线CSL之间提供NAND串NS13、NS23和NS33。
每个NAND串NS可以包括串选择晶体管SST、接地选择晶体管GST以及连接在串选择晶体管SST与接地选择晶体管GST之间的多个存储单元MC。每个NAND串NS的串选择晶体管SST可以连接至相对应的位线BL。每个NAND串NS的接地选择晶体管GST可以连接至公共源极线CSL。
通过行单元和列单元来定义NAND串NS。共同连接至一个位线的NAND串NS形成一列。例如，连接至第一位线BL1的NAND串NS11、NS21和NS31对应于第一列。连接至第二位线BL2的NAND串NS12、NS22和NS32对应于第二列。连接至第三位线BL3的NAND串NS13、NS23和NS33对应于第三列。
连接至一个串选择线SSL的NAND串NS形成一行。例如，连接至第一串选择线SSL1的NAND串NS11、NS12和NS13形成第一行。连接至第二串选择线SSL2的NAND串NS21、NS22和NS23形成第二行。连接至第三串选择线SSL3的NAND串NS31、NS32和NS33形成第三行。
在每个NAND串NS中定义高度。在每个NAND串NS中，邻近接地选择晶体管GST的存储单元MC1的高度为1。在每个NAND串NS中，随着存储单元更接近串选择晶体管SST，存储单元的高度增加。在每个NAND串NS中，邻近串选择晶体管SST的存储单元MC7的高度为7。
同一行的NAND串NS共享串选择线SSL。不同行的NAND串NS连接至不同串选择线SSL。NAND串(NS11～NS13、NS21～NS22、NS31～NS33)共享接地选择线GSL。同一行的NAND串NS的相同高度的存储单元共享字线。在相同高度处，不同行的NAND串NS的字线WL共同连接。公共源极线CSL共同连接至NAND串NS。
如图8所示，相同高度的字线WL共同连接。因此，当选择特定字线时，连接至特定字线的NAND串NS全部被选择。不同行的NAND串NS连接至不同串选择线SSL。因此，通过选择串选择线(SSL1～SSL3)，连接至相同字线WL的NAND串NS当中的未选择行的NAND串NS与位线(BL1～BL3)相分开。例如，通过选择串选择线(SSL1～SSL3)，可以选择NAND串NS的行。通过选择位线(BL1～BL3)，可以通过列单元来对选择行的NAND串NS进行选择。
图9是图示与图8的存储块(BLKi)相对应的结构的实施例的透视图。参照图9，可以在与基板SUB垂直的方向上形成存储块BLKi。可以在基板SUB中形成n+掺杂区。
栅极电极层和绝缘层交替地沉积在基板SUB上。信息存储层可以形成在栅极电极层与绝缘层之间。可以通过在垂直方向上图案形成栅极电极层和绝缘层来形成V字形的柱。柱可以穿透栅极电极层和绝缘层以连接至基板SUB。柱的内部是填充的介电图案，并且可以通过如氧化硅的绝缘材料构成。柱的外部是垂直有源图案，并且可以通过沟道半导体构成。
存储块BLKi的栅极电极层可以连接至接地选择线GSL、多个字线(WL1～WL7)以及串选择线SSL。存储块BLKi的柱可以连接至多个位线(BL1～BL3)。在图8中，一个存储块BLKi被图示为具有两个选择线(SSL、GSL)、七个字线WL以及三个位线(BL1～BL3)。然而，存储块BLKi可以具有多于其或少于其的线。
图10是图示根据本发明构思的示例实施例的固态驱动(SSD)的框图。参照图10，SSD 1000可以包括多个非易失性存储器设备1100和SSD控制器1200。
非易失性存储器设备1100可以接收外部高电压VPPx。如图1至图9所述，非易失性存储器设备1100中的每个可以基于存储单元的编程速度来适应性地确定验证电压的偏移点，以改进存储单元的阈值电压分布。
SSD控制器1200可以通过多个沟道(CH1～CHi，i是2或更大的整数)连接至非易失性存储器设备1100。SSD控制器1200可以包括至少一个处理器1210、缓冲存储器1220、纠错电路1230、主机接口1240以及非易失性存储器接口1250。
缓冲存储器1220临时存储驱动SSD控制器1200所需的数据。缓冲存储器1220可以包括存储数据或命令的多个存储器线。
纠错电路1230可以计算在写入操作中要编程的数据的纠错码值在读取操作中基于纠错码值纠正读取数据的错误，以及纠正从非易失性存储器设备1100恢复的数据的错误。尽管在图中没有示出，但是还可以包括存储驱动SSD控制器1200所需的编码数据的编码存储器。在示例性实施例中，非易失性存储器设备可以存储编码数据。
主机接口1240可以提供与外部设备的接口功能。主机接口1240可以是NAND接口。非易失性存储器接口1250可以提供与非易失性存储器设备1100的接口功能。
图11是图示根据本发明构思的示例实施例的嵌入多媒体卡(eMMC)的框图。参照图11，eMMC 2000可以包括至少一个NAND闪速存储器设备2100和控制器2200。
NAND闪速存储器设备2100可以是SDR(单数据率)NAND或DDR(双倍数据率)NAND。NAND闪速存储器设备2100可以是垂直NAND闪速存储器设备(VNAND)。如图1至图9所述，NAND闪速存储器设备2100可以基于存储单元的编程速度适应性地确定验证电压的偏移施加点，以生成存储单元的较不分散的阈值电压分布。
控制器2200可以通过多个沟道连接至NAND闪速存储器设备2100。控制器2100可以包括至少一个控制器核心2210、主机接口2240以及NAND接口2250。至少一个控制器核心2210可以控制eMMC 2000的整体操作。主机接口2240可以执行主机与控制器2200的接口连接。在实施例中，主机接口2240可以是并行接口(例如，MMC接口)。在另一实施例中，主机接口2240可以是串行接口(例如，UHS-II、UFS接口)。
eMMC 2000可以从主机接收电源电压(Vcc、Vccq)。第一电源电压Vcc(例如，3.3V)可以提供至NAND闪速存储器设备2100和NAND接口2250。第二电源电压Vccq(例如，1.8V/3.3V)可以提供至控制器2200。eMMC 2000可以选择性地接收外部高电压VPPx。
本发明构思可应用于UFS(通用闪速存储装置)。图12是图示根据本发明构思的示例实施例的UFS系统的框图。参照图12，UFS系统3000可以包括UFS主机3100和UFS设备3200。
UFS主机3100可以包括应用3110、设备驱动器3120、主机控制器3130和缓冲RAM3140。主机控制器3130可以包括命令(CMD)队列3131、主机DMA 3132以及电源管理器3133。CMD队列3131、主机DMA3132以及电源管理器3133可以使用在主机控制器3130中的算法、软件或固件进行操作。
UFS主机3100的应用和从设备驱动器3120生成的命令(例如，写入命令)可以输入至主机控制器3130的CMD队列3131。CMD队列3131可以存储要按照顺序提供至UFS设备3200的命令。存储在命令CMD队列3130中的命令可以提供至主机DMA 3132。主机DMA 3132通过主机接口3101将命令发送至UFS设备3200。
UFS设备3200可以包括闪速存储器3210、设备控制器3230以及缓冲RAM 3240。设备控制器3230可以包括CPU(中央处理单元)3231、命令(CMD)管理器3232、闪速DMA 3233、安全管理器3234、缓冲管理器3235、FTL(闪速转换层)3236以及闪速管理器3237。CMD管理器3232、安全管理器3234、缓冲管理器3235、FTL 3236以及闪速管理器3237可以使用设备控制器3230中的算法、软件或固件进行操作。
如图1至图9所描述，闪速存储器3210可以基于存储单元的编程速度适应性地确定验证电压的偏移施加点，以生成存储单元的较不分散的阈值分布。
从UFS主机3100输入至UFS设备3200的命令可以通过设备接口3201提供至CMD管理器3232。CMD管理器3232可以解释从UFS主机3100提供的命令，并且使用安全管理器3234确认输入的命令。CMD管理器3232可以分配缓冲RAM 3240以通过缓冲管理器3235接收数据。当数据传输准备结束时，CMD管理器3232将RTT(ready_to_transfer)UPIU发送至UFS主机3100。
UFS主机3100可以响应于RTT UPIU将数据发送至UFS设备3200。数据可以通过主机DMA 3132和主机接口3101被发送至UFS设备3200。UFS设备3200可以通过缓冲管理器3235将所接收的数据存储在缓冲RAM 3240中。存储在缓冲RAM 3240中的数据可以通过闪速DMA3233提供至闪速管理器3237。闪速管理器3237可以参照FTL 3236的地址映射信息，将数据存储在闪速存储器3210的所选择的地址中。
当命令所需的数据传输和编程完成时，UFS设备3200通过接口将通知命令完成的响应发送至UFS主机3100。UFS主机3100可以向设备驱动器3120和应用3100通知响应的命令是否完成，并且结束关于相对应的命令的操作。
本发明构思可应用于移动设备。图13是图示根据发明构思的示例实施例的移动设备的框图。参照图13，移动设备4000可以包括应用处理器4100、通信模块4200、显示/触摸模块4300、存储设备4400和移动RAM 4500。
应用处理器4100可以控制移动设备4000的整体操作。通信模块4200可以被例示为控制与外部的有线/无线通信。显示/触摸模块4300可以被例示为显示在应用处理器4100中处理的数据或从触摸面板接收的数据。存储设备4400可以被例示为存储用户的数据。存储设备4400可以是eMMC设备、SSD设备或UFS设备。移动RAM 4500可以被例示为临时存储在处理移动设备4000的操作中所需的数据。
如图1至图9描述的存储设备4400可以基于存储单元的编程速度适应性地确定验证电压的偏移施加点，以生成存储单元的较不分散的阈值电压分布。
根据本发明构思的示例实施例，提供了一种非易失性存储器设备以及对其进行编程的方法，该非易失性存储器设备适应性地控制在多个编程循环当中用于施加偏移至验证电压的时间，以生成更可靠的存储单元的阈值电压分布。
虽然已经参照本发明构思的示例性实施例示出和描述了本发明构思，但是对于本领域普通技术人员而言将明显的是，可以在其中进行形式上和细节上的各种改变，而不背离如由所附权利要求定义的发明构思的精神和范围。

Claims (19)

1.一种非易失性存储器设备，包括：
存储单元阵列，包括多个存储单元；
地址译码器，在第一编程循环中将第一验证电压提供至多个存储单元当中的所选择的存储单元，并且在第二编程循环中将第二验证电压提供至所选择的存储单元；以及
控制逻辑，基于第一编程循环的验证操作的结果，将第二编程循环确定为验证电压偏移点，在验证电压偏移点中将第一验证电压改变为第二验证电压，其中，第一编程循环的关单元的数目被用于从多个编程循环中选择第二编程循环作为验证电压偏移点，以及其中，如果第一编程循环的关单元的数目等于或大于第一参考值并且小于第二参考值，则控制逻辑将第二编程循环确定为验证电压偏移点。
2.如权利要求1所述的非易失性存储器设备，
其中，控制逻辑包括通过/失败计数器，该通过/失败计数器基于第一编程循环的验证操作的结果来对第一编程循环的关单元的数目进行计数。
3.如权利要求2所述的非易失性存储器设备，
其中，控制逻辑还包括验证电平偏移点控制器，该验证电平偏移点控制器基于第一编程循环的关单元的数目来将第二编程循环确定为验证电压偏移点。
4.如权利要求1所述的非易失性存储器设备，
其中，如果第一编程循环的关单元的数目等于或大于第二参考值，则控制逻辑将第二编程循环确定为验证电压偏移点。
5.如权利要求1所述的非易失性存储器设备，
其中，控制逻辑在第二编程循环中将第一验证电压减小第一偏移电压，以将第一验证电压改变为第二验证电压。
6.如权利要求5所述的非易失性存储器设备，
其中，控制逻辑在第二编程循环之后的编程循环中将第一验证电压减小第二偏移电压，该第二偏移电压是第一偏移电压的两倍。
7.如权利要求1所述的非易失性存储器设备，还包括：
电压生成器，根据控制逻辑的控制来生成第一验证电压和第二验证电压。
8.如权利要求1所述的非易失性存储器设备，
其中，存储单元中的每个包括电荷捕获层。
9.一种非易失性存储器设备，包括：
存储单元阵列，包括多个存储单元，其中，多个存储单元中的每个具有多个编程状态中的编程状态；
地址译码器，在第一编程循环中将第一验证电压提供至多个存储单元当中的所选择的存储单元，并且在第二编程循环中将第二验证电压提供至所选择的存储单元；以及
控制逻辑，基于在第一编程循环中特定编程状态的编程是否完成，将第二编程循环确定为验证电压偏移点，在验证电压偏移点中将第一验证电压改变为第二验证电压，其中，第一编程循环的关单元的数目被用于从多个编程循环中选择第二编程循环作为验证电压偏移点，以及其中，如果第一编程循环的关单元的数目等于或大于第一参考值并且小于第二参考值，则控制逻辑将第二编程循环确定为验证电压偏移点。
10.如权利要求9所述的非易失性存储器设备，
其中，如果在第一编程循环中特定编程状态的编程完成，则第二编程循环是紧接在第一编程循环之后的编程循环。
11.如权利要求9所述的非易失性存储器设备，
其中，如果在第一编程循环中第一编程状态的编程完成，则控制逻辑在第二编程循环中改变与邻近第一编程状态的编程状态相对应的验证电压。
12.如权利要求9所述的非易失性存储器设备，
其中，控制逻辑使得在第二编程循环中将第一验证电压减小第一偏移电压至第二验证电压。
13.如权利要求12所述的非易失性存储器设备，
其中，控制逻辑使得在第二编程循环之后的编程循环中将第一验证电压减小第二偏移电压，该第二偏移电压是第一偏移电压的两倍。
14.如权利要求9所述的非易失性存储器设备，
其中，第二编程循环的编程电压被设置为高于第一编程循环的编程电压。
15.一种非易失性存储器设备，包括：
存储单元阵列，包括多个存储单元，其中，多个存储单元中的每个具有包括擦除状态的M个编程状态，并且M是大于2的整数，以及其中，使用包括第一编程循环和第二编程循环的多个编程循环来将多个存储单元中的每个编程为M个编程状态中的一个；
通过/失败计数器，在第一编程循环中对具有M-1个验证电压当中的第一验证电压的验证结果的关单元的数目进行计数；以及
验证电平偏移点控制器，基于第一编程循环的关单元的数目从多个编程循环中选择第二编程循环作为验证电压偏移点，其中，在第二编程循环的验证操作中施加从第二验证电压减小的改变后的第二验证电压，以及其中，如果第一编程循环的关单元的数目等于或大于第一参考值并且小于第二参考值，则将第二编程循环确定为验证电压偏移点。
16.如权利要求15所述的非易失性存储器设备，还包括：
电压生成器，根据验证电平偏移点控制器的控制，生成改变后的第二验证电压。
17.如权利要求15所述的非易失性存储器设备，
其中，所述验证结果与使用第一验证电压未能通过验证操作的验证状态相对应。
18.如权利要求17所述的非易失性存储器设备，
其中，第二编程循环是在第一编程循环之后至少一个编程循环的编程循环。
19.如权利要求17所述的非易失性存储器设备，
其中，如果计数结果指示与第一验证电压相对应的编程状态的编程完成，则第二编程循环是紧接在第一编程循环之后的编程循环。
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