CN107004579A - 外延晶片、半导体元件、外延晶片的制造方法、以及半导体元件的制造方法 - Google Patents

外延晶片、半导体元件、外延晶片的制造方法、以及半导体元件的制造方法 Download PDF

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Abstract

本发明提供一种外延晶片，其特征在于，具有：硅系基板；第一缓冲层，配置于硅系基板上，具有第一多层结构缓冲区域与第一插入层，前述第一多层结构缓冲区域由AlxGa1‑xN层与AlyGa1‑ yN层交互配置而成，前述第一插入层由比AlyGa1‑yN层更厚的AlzGa1‑zN层构成，x>y、x>z，前述第一缓冲层由第一多层结构缓冲区域与第一插入层交互配置而成；第二缓冲层，配置于第一缓冲层上，具有第二多层结构缓冲区域与第二插入层，前述第二多层结构缓冲区域由AlαGa1‑αN层与AlβGa1‑βN层交互配置而成，前述第二插入层由比AlβGa1‑βN层更厚的AlγGa1‑γN层构成，α>β、α>γ，前述第二缓冲层由第二多层结构缓冲区域与第二插入层交互配置而成；以及，通道层，配置于第二缓冲层上，比第二插入层更厚，并且，第二缓冲层的平均铝组成比第一缓冲层的平均铝组成更高。由此，提供一种外延晶片，能够降低晶片的翘曲并抑制发生内部龟裂。

Description

外延晶片、半导体元件、外延晶片的制造方法、以及半导体元 件的制造方法
技术领域
本发明涉及外延晶片、半导体元件、外延晶片的制造方法、以及半导体元件的制造方法。
背景技术
氮化物半导体层，通常形成于便宜的硅基板上、蓝宝石基板上。然而，这些基板的晶格常数与氮化物半导体层的晶格常数差异大，另外，热膨胀系数也相异。因此，在基板上，通过外延生长所形成的氮化物半导体层中会发生大的应变能。其结果，在氮化物半导体层中容易发生龟裂和造成结晶品质降低。
为了解决上述问题，提出了一种方法，在硅基板与由氮化物半导体构成的有源层(active layer)之间，配置由积层氮化物半导体层而成的缓冲层(例如，参照专利文献1)。
图6表示专利文献1的半导体晶片，其具有缓冲层。
在图6的半导体晶片1中，缓冲层3设置于硅基板2与有源层4(由电子传输层4a与电子供给层4b构成)之间，缓冲层3具有：第一多层结构缓冲区域5；第二单层结构缓冲区域8，设置于第一多层结构缓冲区域5上且由GaN(氮化镓)构成；以及，第二多层结构缓冲区域5’，设置于第二单层结构缓冲区域8上。
进一步，第一多层结构缓冲区域5和第二多层结构缓冲区域5’具有多层结构，所述多层结构是由子多层结构缓冲区域6与第一单层结构缓冲区域7重复积层而成，所述第一单层结构缓冲区域7是由GaN构成且比第二单层结构缓冲区域8更薄。
另外，子多层结构缓冲区域6具有多层结构，所述多层结构是由AlN(氮化铝)构成的第一层与由GaN构成的第二层重复积层而成。
在专利文献1中，公开了下述技术内容：利用以第一比例包含铝的氮化物半导体来形成第一层，并将第二层、第一单层结构缓冲区域7及第二单层结构缓冲区域8的铝的比例设为比第一比例更小，即，通过将缓冲层3的上部(第二多层结构缓冲区域5’及第二单层结构缓冲区域8)的铝组成设为较小，从而降低半导体晶片的翘曲。
现有技术文献
专利文献
专利文献1：日本特开2008-205117号公报。
发明内容
发明要解决的课题
如上所述，为了改善已形成于硅基板上、蓝宝石基板上的氮化物半导体层的特性，一直以来，进行设置缓冲层，以及对缓冲层的构成进行优化。
然而，本发明人等发现，在以往的缓冲层构成中，在晶片翘曲、内部龟裂发生的方面尚有改善的余地。
本发明是有鉴于上述问题点而完成的，其目的在于提供一种外延晶片，其能够降低晶片的翘曲并抑制发生内部龟裂。
解决课题的技术方案
为了达成上述目的，本发明提供一种外延晶片，其特征在于，具有：硅系基板；第一缓冲层，配置于该硅系基板上，具有第一多层结构缓冲区域与第一插入层，前述第一多层结构缓冲区域由AlxGa1-xN层与AlyGa1-yN层交互配置而成，前述第一插入层由比前述AlyGa1-yN层更厚的AlzGa1-zN层构成，x>y、x>z，并且，前述第一缓冲层由前述第一多层结构缓冲区域与前述第一插入层交互配置而成；第二缓冲层，配置于前述第一缓冲层上，具有第二多层结构缓冲区域与第二插入层，前述第二多层结构缓冲区域由AlαGa1-αN层与AlβGa1-βN层交互配置而成，前述第二插入层由比前述AlβGa1-βN层更厚的AlγGa1-γN层所构成，α>β、α>γ，并且，前述第二缓冲层由前述第二多层结构缓冲区域与前述第二插入层交互配置而成；以及，通道层，配置于前述第二缓冲层上，比前述第二插入层更厚；并且，前述第二缓冲层的平均铝(Al)组成比前述第一缓冲层的平均Al组成更高。
如果是如此构成的外延晶片，则通过将缓冲层上部的平均Al组成设为比缓冲层下部(比缓冲层上部位于更下侧的区域)的平均Al组成更高，能够使晶片的翘曲降低，从而能够降低外周龟裂并抑制发生内部龟裂，由此，在制作成半导体元件时，能够使其耐电压性等电特性、可靠性成为良好。
此时，优选前述第二插入层比前述第一插入层更薄。
通过此种构成，能够有效地提高缓冲层上部的平均Al组成，从而能够有效地使晶片的翘曲降低，并能够有效地抑制发生内部龟裂。
此时，优选前述第二多层结构缓冲区域的前述AlαGa1-αN层与前述AlβGa1-βN层的重复数量，比前述第一多层结构缓冲区域的前述AlxGa1-xN层与前述AlyGa1-yN层的重复数量更多。
通过此种构成，能够进一步提高缓冲层上部的平均Al组成，从而能够更有效地使晶片的翘曲降低，并能够更有效地抑制发生内部龟裂。
此时，优选前述第二多层结构缓冲区域的前述AlβGa1-βN层，比前述第一多层结构缓冲区域的前述AlyGa1-yN层更薄。
通过此种构成，能够进一步提高缓冲层上部的平均Al组成，从而能够更有效地使晶片的翘曲降低，并能够更有效地抑制发生内部龟裂。
此时，优选前述第二多层结构缓冲区域的前述AlαGa1-αN层，比前述第一多层结构缓冲区域的前述AlxGa1-xN层更厚。
通过此种构成，也能够进一步提高缓冲层上部的平均Al组成，从而能够更有效地使晶片的翘曲降低，并能够更有效地抑制发生内部龟裂。
此时，优选在前述第二多层结构缓冲区域的前述AlαGa1-αN层与前述第一多层结构缓冲区域的前述AlxGa1-xN层中，x<α。
通过此种构成，也能够进一步提高缓冲层上部的平均Al组成，从而能够更有效地使晶片的翘曲降低，并能够更有效地抑制发生内部龟裂。
此时，优选在前述第二多层结构缓冲区域的前述AlβGa1-βN层与前述第一多层结构缓冲区域的前述AlyGa1-yN层中，y<β。
通过此种构成，也能够进一步提高缓冲层上部的平均Al组成，从而能够更有效地使晶片的翘曲降低，并能够更有效地抑制发生内部龟裂。
另外，本发明提供一种半导体元件，其特征在于，具有：上述的外延晶片；障壁层，配置于前述外延晶片上且由氮化镓系半导体构成；以及，第一电极、第二电极及控制电极，前述第一电极、前述第二电极及前述控制电极配置于前述障壁层上。
如果是如此构成的半导体元件，则能够提高缓冲层上部的平均Al组成，并能够通过使晶片的翘曲降低来抑制发生内部龟裂，由此，能够制成一种耐电压性等电特性、可靠性良好的半导体元件。
进一步，本发明提供一种外延晶片的制造方法，其特征在于，包括：准备硅系基板的工序；在该硅系基板上，通过外延生长来形成第一缓冲层的工序，前述第一缓冲层具有第一多层结构缓冲区域与第一插入层，前述第一多层结构缓冲区域由AlxGa1-xN层与AlyGa1-yN层交互配置而成，前述第一插入层是由比前述AlyGa1-yN层更厚的AlzGa1-zN层构成，x>y、x>z，并且，前述第一缓冲层由前述第一多层结构缓冲区域与前述第一插入层交互配置而成；在前述第一缓冲层上，通过外延生长来形成第二缓冲层的工序，前述第二缓冲层具有第二多层结构缓冲区域与第二插入层，前述第二多层结构缓冲区域由AlαGa1-αN层与AlβGa1-βN层交互配置而成，前述第二插入层由比前述AlβGa1-βN层更厚的AlγGa1-γN层所构成，α>β、α>γ，并且，前述第二缓冲层由前述第二多层结构缓冲区域与前述第二插入层交互配置而成；以及，在前述第二缓冲层上，通过外延生长来形成通道层的工序，该通道层比前述第二插入层更厚；并且，将前述第二缓冲层的平均Al组成设为比前述第一缓冲层的平均Al组成更高。
如果使用此种外延晶片的制造方法，则能够提高缓冲层上部的平均Al组成，使晶片的翘曲降低，从而能够降低外周龟裂并抑制发生内部龟裂，由此，能够制造一种外延晶片，在制作成半导体元件时，耐电压性等电特性、可靠性会成为良好。
此时，优选的是，将前述第二插入层设为比前述第一插入层更薄，将前述第二缓冲层的平均Al组成设为比前述第一缓冲层的平均Al组成更高。
如果使用此种外延晶片的制造方法，则能够有效地提高缓冲层上部的平均Al组成。
另外，本发明提供一种半导体元件的制造方法，其特征在于，包括：在根据上述方法制造的外延晶片上，通过外延生长来形成障壁层的工序，该障壁层由氮化镓系半导体构成；以及，在前述障壁层上形成第一电极、第二电极及控制电极的工序。
如果使用此种半导体元件的制造方法，则能够提高缓冲层上部的平均Al组成，并能够通过使晶片的翘曲降低来抑制发生内部龟裂，由此，能够制造一种半导体元件，其耐电压性等电特性、可靠性良好。
发明效果
如上所述，如果依据本发明的外延晶片，则能够提高缓冲层上部的平均Al组成，并能够通过使晶片的翘曲降低来抑制发生内部龟裂，由此，在制作成半导体元件时，能够使其耐电压性等电特性、可靠性成为良好。
附图说明
图1是表示本发明的外延晶片的实施方式的一个示例的概略剖面图。
图2是表示本发明的半导体元件的实施方式的一个示例的概略剖面图。
图3是表示本发明的外延晶片的制造方法的实施方式的一个示例的工序剖面图。
图4是表示本发明的半导体元件的制造方法的实施方式的一个示例的工序剖面图。
图5是表示晶片翘曲量的定义的图。
图6是以往的具有缓冲层的半导体晶片的概略剖面图。
图7是表示图6的结构中的内部龟裂的一个示例的概略剖面图。
图8是表示图6的结构中的内部龟裂的诺马斯基影像(微分干涉显微镜影像)的一个示例的图。
具体实施方式
以下，针对本发明，作为实施方式的一个示例，一边参照附图一边详细说明，但本发明并非限定于此实施方式。
如前所述，为了改善已形成于硅基板上、蓝宝石基板上的氮化物半导体层的特性，一直以来，进行设置缓冲层，以及对缓冲层的构成进行优化，但在以往的缓冲层中，在晶片翘曲、内部龟裂发生的方面尚有改善的余地。
因此，本发明人等针对能够降低晶片的翘曲并抑制发生内部龟裂的外延晶片反复进行深入的研究。
其结果发现，通过设为一种构成，使位于缓冲层上部的第二缓冲层的平均Al组成比位于缓冲层下部的第一缓冲层的平均Al组成更高，能够提高缓冲层上部的平均Al组成，由此，能够降低晶片的翘曲并抑制发生内部龟裂，从而完成了本发明。
此处，内部龟裂是指由于膜应力的影响而在外延生长中有龟裂发生的现象，图7表示图6的结构中的内部龟裂的一个示例。图7是表示图6的第一多层结构缓冲区域5的子多层结构缓冲区域6(第一层61与第二层62交互积层而成的区域)中发生了内部龟裂9的图。另外，图8表示图6的结构中的内部龟裂的诺马斯基影像(Nomarski，微分干涉显微镜影像)。由于如此地发生内部龟裂所产生的内部龟裂的内侧部分，会在后面进行的外延生长时被埋入，因此，外延生长后的外延层的表面会成为平坦。然而，在图7的情况下，由于在内部龟裂9内，第一单层结构缓冲区域7的物质会被埋入，因此，会对耐电压性等电特性、可靠性等造成不良的影响。
针对此种抑制发生内部龟裂的机制，说明如下。
在GaN层(或Al组成少的AlGaN层)I与AlN层(或Al组成多的AlGaN层)Ⅱ交互积层而成的结构中，因为内部龟裂是AlN层(或Al组成多的AlGaN层)Ⅱ因受到GaN层(或Al组成少的AlGaN层)I拉伸而破裂所产生，因此，要抑制发生内部龟裂，则必须降低被施加于AlN层(或Al组成多的AlGaN层)Ⅱ上的拉伸应力。因为在GaN层(或Al组成少的AlGaN层)I与AlN层(或Al组成多的AlGaN层)Ⅱ交互积层而成的缓冲结构中，随着远离硅基板，GaN层(或Al组成少的AlGaN层)I会渐渐地晶格弛豫(lattice relaxation)，因此，推定通过特别是在缓冲结构上部提高平均Al组成，则由于与以往相比增强了对于缓冲结构上部的GaN层(或Al组成少的AlGaN层)I的应变，并减弱了对于AlN层(或Al组成多的AlGaN层)Ⅱ的应变，故会得到抑制内部龟裂的效果。
另外，针对降低晶片的翘曲的机制，说明如下。
由于缓冲层上部的平均Al组成变高，对形成于其上的GaN层(即，通道层)也会施予强的压缩应力。推定据此而使得在外延生长中向负向侧的变形(即，负向侧的晶片翘曲)会变强，而在外延生长结束后回到室温时的晶片翘曲(正向侧的晶片翘曲)会变小。并且，由于晶片的翘曲变小，也会抑制在晶片外周所发生的龟裂(以下，称为外周龟裂)。
首先，一边参照图1，一边说明本发明的外延晶片的实施方式的一个示例。
图1(a)所示的本发明的外延晶片10具有硅系基板12、设置于硅系基板12上的缓冲层25、以及设置于缓冲层25上的通道层26。
此处，硅系基板12是由例如Si(硅)或SiC(碳化硅)构成的基板。
缓冲层25具有第一缓冲层15与设置于第一缓冲层15上的第二缓冲层16。
如图1(b)所示，第一缓冲层15是由第一多层结构缓冲区域19与第一插入层20交互积层而成。第一多层结构缓冲区域19由AlxGa1-xN层17与AlyGa1-yN层(x>y)18交互积层而成，第一插入层20由AlzGa1-zN层(x>z)构成，且比AlyGa1-yN层(x>y)18更厚。
此处，AlxGa1-xN层17能够设为AlN层(即，x＝1)或AlGaN层，AlyGa1-yN层18能够设为GaN层(即，y＝0)，第一插入层20能够设为GaN层(即，z＝0)。
如图1(c)所示，第二缓冲层16由第二多层结构缓冲区域23与第二插入层24交互积层而成。第二多层结构缓冲区域23由AlαGa1-αN层21与AlβGa1-βN层(α>β)22交互积层而成，第二插入层24由AlγGa1-γN层(α>γ)构成，且比AlβGa1-βN层22更厚。进一步，第二插入层24成为比第一插入层20更薄的构成。
此处，AlαGa1-αN层21能够设为AlN层(即，α＝1)或AlGaN层，AlβGa1-βN层22能够设为GaN层(即，β＝0)，第二插入层24能够设为GaN层(即，γ＝0)。
第一多层结构缓冲区域19的AlxGa1-xN层17和AlyGa1-yN层18、与第二多层结构缓冲区域23的AlαGa1-αN层21和AlβGa1-βN层22，能够设为例如表1所示的组合。
表1
通道层26比第二插入层24更厚，且是由下述层所构成：GaN层、AlGaN层、InGaN层、或是在厚的GaN层上具备InGaN层而成的复合层等。并且，在硅系基板12与缓冲层25之间，亦可设置AlN初始层13(参照图1(a))。
如此，通过将第二缓冲层16的平均Al组成设为比第一缓冲层15的平均Al组成更高的构成，能够提高缓冲层25上部的平均Al组成，通过使晶片的翘曲降低，能够降低外周龟裂并抑制发生内部龟裂。由此，在制作成半导体元件时，能够使其耐电压性等电特性、可靠性成为良好。
在图1的外延晶片10中，第二插入层24优选比第一插入层20更薄。
通过此种构成，能够有效地使缓冲层25上部的平均Al组成比缓冲层25下部的平均Al组成更高，所述缓冲层25下部比缓冲层25上部位于更下侧，从而能够有效地降低晶片的翘曲，并能够有效地抑制发生内部龟裂。
在图1的外延晶片10中，第二多层结构缓冲区域23的AlαGa1-αN层21与AlβGa1-βN层22的重复数量，优选是比第一多层结构缓冲区域19的AlxGa1-xN层17与AlyGa1-yN层18的重复数量更多。
通过此种构成，能够更有效地使缓冲层25上部的平均Al组成比缓冲层25下部的平均Al组成更高，所述缓冲层25下部比缓冲层25上部位于更下侧，从而能够更有效地降低晶片的翘曲，并能够更有效地抑制发生内部龟裂。
在图1的外延晶片10中，第二多层结构缓冲区域23的AlβGa1-βN层22，优选比第一多层结构缓冲区域19的AlyGa1-yN层18更薄。
通过此种构成，能够更有效地使缓冲层25上部的平均Al组成比缓冲层25下部的平均Al组成更高，所述缓冲层25下部比缓冲层25上部位于更下侧，从而能够更有效地降低晶片的翘曲，并能够更有效地抑制发生内部龟裂。
进一步，在图1的外延晶片10中，第二多层结构缓冲区域23的AlαGa1-αN层21，优选比第一多层结构缓冲区域19的AlxGa1-xN层17更厚。
另外，当比较第二多层结构缓冲区域23的AlαGa1-αN层21与第一多层结构缓冲区域19的AlxGa1-xN层17时，优选x<α。例如，可将AlαGa1-αN层21设为Al0.8Ga0.2N层，并将AlxGa1-xN层17设为Al0.6Ga0.4N层。
进一步，当比较第二多层结构缓冲区域23的AlβGa1-βN层22与第一多层结构缓冲区域19的AlyGa1-yN层18时，优选y<β。例如，可将AlβGa1-βN层22设为Al0.3Ga0.7N层，并将AlyGa1-yN层18设为Al0.1Ga0.9N层。
通过此种构成，也能够更有效地使缓冲层25上部的平均Al组成比缓冲层25下部的平均Al组成更高，所述缓冲层25下部比缓冲层25上部位于更下侧，从而能够更有效地降低晶片的翘曲，并能够更有效地抑制发生内部龟裂。
上述提高缓冲层25上部的平均Al组成的方法，其可将多种方法同时进行，由此，能够进一步提高上部的平均Al组成。
接着，一边参照图2，一边说明本发明的半导体元件的实施方式的一个示例。
图2(a)所示的本发明的半导体元件11，是在上述已利用图1说明的外延晶片10上，设置由氮化镓系半导体(例如AlGaN)构成的障壁层27，并在障壁层27上设置第一电极(源极电极)30、第二电极(漏极电极)31及控制电极32而成。半导体元件11例如是高电子迁移率晶体管(HEMT)。
通道层26与障壁层27构成有源层29。
第一电极30和第二电极31，配置成使电流由第一电极30经由已形成在通道层26内的二维电子气(two dimensional electron gas)28而流动至第二电极31。能够通过施加于控制电极32的电位来控制在第一电极30与第二电极31之间流动的电流。
如果是如此构成的半导体元件，则通过使缓冲层25上部的平均Al组成比缓冲层25下部的平均Al组成更高，所述缓冲层25下部比缓冲层25上部位于更下侧，从而使晶片的翘曲降低，因此，能够降低外周龟裂并抑制发生内部龟裂，使用此晶片所制作的元件，能够使其成为一种耐电压性等电特性、可靠性良好的半导体元件。
接着，一边参照图3，一边说明本发明的外延晶片的制造方法的实施方式的一个示例。
首先，准备硅系基板12(参照图3(a))。
具体来说，作为硅系基板12，准备硅基板或SiC基板。硅基板或SiC基板，通常被用作为氮化物半导体层的生长基板。
随后，在硅系基板12上，通过外延生长来形成第一缓冲层15(参照图3(b))。
具体来说，在硅系基板12上，根据MOVPE法(金属有机物气相外延法)来形成第一缓冲层15，其构成缓冲层25。如图1(b)所示，第一缓冲层15是第一多层结构缓冲区域19与第一插入层20交互积层而成的。第一多层结构缓冲区域19是由AlxGa1-xN层17与AlyGa1-yN层(x>y)18交互积层而成的，第一插入层20由AlzGa1-zN层(x>z)构成，且比AlyGa1-yN层(x>y)18更厚。
此处，AlxGa1-xN层17能够设为AlN层(即，x＝1)，AlyGa1-yN(x>y)层18能够设为GaN层(即，y＝0)，第一插入层20能够设为GaN层(即，z＝0)。
并且，在形成第一缓冲层15前，也可形成AlN初始层13。
随后，在第一缓冲层15上，通过外延生长来形成第二缓冲层16(参照图3(c))。
具体来说，在第一缓冲层15上，根据MOVPE法来形成第二缓冲层16，其构成缓冲层25。如图1(c)所示，第二缓冲层16是第二多层结构缓冲区域23与第二插入层24交互积层而成的。第二多层结构缓冲区域23是由AlαGa1-αN层21与AlβGa1-βN层(α>β)22交互积层而成的，第二插入层24由AlγGa1-γN层(α>γ)构成，且比AlβGa1-βN层22更厚。在第二缓冲层16的形成中，以使第二缓冲层16的平均Al组成变成比第一缓冲层15的平均Al组成更高的方式来形成。
此处，AlαGa1-αN层21能够设为AlN层(即，α＝1)，AlβGa1-βN层22能够设为GaN层(即，β＝0)，第二插入层24能够设为GaN层(即，γ＝0)。
接着，在第二缓冲层16上，通过外延生长来形成通道层26(参照图3(d))。
具体来说，在第二缓冲层16上，根据MOVPE法来形成通道层26，其比第二插入层24更厚。通道层26的膜厚例如是1000～4000nm。
如此，能够制造图1的外延晶片10。
通过如此地将第二缓冲层16的平均Al组成设为比第一缓冲层15的平均Al组成更高，能够提高缓冲层25上部的平均Al组成，通过使晶片的翘曲降低，能够降低外周龟裂并抑制发生内部龟裂。由此，能够制造一种外延晶片，所述外延晶片在制作成半导体元件时，能够使其耐电压性等电特性、可靠性成为良好。
在上述外延晶片的制造方法中，优选的是，将第二插入层24设为比第一插入层20更薄，将第二缓冲层16的平均Al组成设为比第一缓冲层15的平均Al组成更高。
如果使用此种外延晶片的制造方法，则能够更有效地使缓冲层25上部的平均Al组成比缓冲层25下部的平均Al组成更高，所述缓冲层25下部比缓冲层25上部位于更下侧。
接着，一边参照图4，一边说明本发明的半导体元件的制造方法的实施方式的一个示例。
首先，在通过用图3说明的制造方法制作的外延晶片10(参照图3(d))上，通过外延生长来形成由氮化镓系半导体构成的障壁层27(参照图4(a))。
具体来说，在通道层26上，根据MOVPE法来形成由AlGaN构成的障壁层27。障壁层27的膜厚例如是10～50nm。
接着，在障壁层27上形成第一电极(源极电极)30、第二电极(漏极电极)31及控制电极32(参照图4(b))。
第一电极(源极电极)30和第二电极(漏极电极)31，能够利用例如Ti/Al(钛/铝)积层膜来形成，控制电极32能够利用下层膜与上层膜的积层膜来形成，所述下层膜例如由SiO(氧化硅)、SiN(氮化硅)等金属氧化物构成，所述上层膜例如由Ni(镍)、Au(金)、Mo(钼)、Pt(铂)等金属构成。
如此，能够制造图2的半导体元件11。
如果使用此种半导体元件的制造方法，则能够使缓冲层25上部的平均Al组成比位于缓冲层25上部更下侧的平均Al组成更高，使晶片的翘曲降低，从而能够降低外周龟裂并抑制发生内部龟裂。由此，能够制造一种半导体元件，其耐电压性等电特性、可靠性良好。
[实施例]
以下，示出实施例及比较例来更具体地说明本发明，但本发明并非限于这些例子。
(实施例)
通过用图3说明的制造方法来制作图1的外延晶片10。但是，将AlxGa1-xN层17设为AlN层，将AlyGa1-yN(x>y)层18设为GaN层，将第一插入层20设为GaN层。另外，将AlαGa1-αN层21设为AlN层，将AlβGa1-βN层22设为GaN层，将第二插入层24设为GaN层。另外，第一多层结构缓冲区域19、第二多层结构缓冲区域23，其重复数量设为8对，第二多层结构缓冲区域23与第二插入层24的重复数量设为3对。
进一步，将第一插入层(GaN层)20设为200nm，并将第二插入层(GaN层)24设为160nm。
针对所制作的外延晶片10，调查晶片的翘曲量、外周龟裂的长度、内部龟裂的有无。并且，针对晶片的翘曲量，基于图5所示的定义来测定。将结果表示于表2。
表2
(比较例)
与实施例同样地制作外延晶片10。但是，将第二插入层(GaN层)24的膜厚设为200nm。
针对所制作的外延晶片10，与实施例同样地调查晶片的翘曲量、外周龟裂的长度、内部龟裂的有无。将结果表示于表2。
由表2可知，相较于比较例，在实施例中，晶片的翘曲量降低，外周龟裂的长度降低，内部龟裂的发生受到抑制。
另外，本发明不受限于上述实施方式。上述实施方式是例示，只要具有与本发明的权利要求书中记载的技术思想实质上相同的构成，并发挥同样的作用效果的技术方案，都包含在本发明的权利范围内。
例如，在上述实施方式中，在缓冲层25与通道层26之间，也可设置耐电压层等厚的GaN层。

Claims (11)

1.一种外延晶片，其特征在于，
具有：硅系基板；
第一缓冲层，配置于该硅系基板上，具有第一多层结构缓冲区域与第一插入层，前述第一多层结构缓冲区域由AlxGa1-xN层与AlyGa1-yN层交互配置而成，前述第一插入层由比前述AlyGa1-yN层更厚的AlzGa1-zN层构成，x>y、x>z，前述第一缓冲层由前述第一多层结构缓冲区域与前述第一插入层交互配置而成；
第二缓冲层，配置于前述第一缓冲层上，具有第二多层结构缓冲区域与第二插入层，前述第二多层结构缓冲区域由AlαGa1-αN层与AlβGa1-βN层交互配置而成，前述第二插入层由比前述AlβGa1-βN层更厚的AlγGa1-γN层构成，α>β、α>γ，前述第二缓冲层由前述第二多层结构缓冲区域与前述第二插入层交互配置而成；以及，
通道层，配置于前述第二缓冲层上，比前述第二插入层更厚，
前述第二缓冲层的平均铝组成比前述第一缓冲层的平均铝组成更高。
2.如权利要求1所述的外延晶片，其中，前述第二插入层比前述第一插入层更薄。
3.如权利要求1或2所述的外延晶片，其中，前述第二多层结构缓冲区域的前述AlαGa1-αN层与前述AlβGa1-βN层的重复数量，比前述第一多层结构缓冲区域的前述AlxGa1-xN层与前述AlyGa1-yN层的重复数量更多。
4.如权利要求1至3中任一项所述的外延晶片，其中，前述第二多层结构缓冲区域的前述AlβGa1-βN层，比前述第一多层结构缓冲区域的前述AlyGa1-yN层更薄。
5.如权利要求1至4中任一项所述的外延晶片，其中，前述第二多层结构缓冲区域的前述AlαGa1-αN层，比前述第一多层结构缓冲区域的前述AlxGa1-xN层更厚。
6.如权利要求1至5中任一项所述的外延晶片，其中，在前述第二多层结构缓冲区域的前述AlαGa1-αN层与前述第一多层结构缓冲区域的前述AlxGa1-xN层中，x<α。
7.如权利要求1至6中任一项所述的外延晶片，其中，在前述第二多层结构缓冲区域的前述AlβGa1-βN层与前述第一多层结构缓冲区域的前述AlyGa1-yN层中，y<β。
8.一种半导体元件，其特征在于，具有：
权利要求1～7中任一项所述的外延晶片；
障壁层，配置于前述外延晶片上且由氮化镓系半导体构成；以及，
第一电极、第二电极及控制电极，前述第一电极、前述第二电极及前述控制电极配置于前述障壁层上。
9.一种外延晶片的制造方法，其特征在于，
包括：准备硅系基板的工序；
在该硅系基板上，通过外延生长来形成第一缓冲层的工序，该第一缓冲层具有第一多层结构缓冲区域与第一插入层，前述第一多层结构缓冲区域由AlxGa1-xN层与AlyGa1-yN层交互配置而成，前述第一插入层由比前述AlyGa1-yN层更厚的AlzGa1-zN层所构成，x>y、x>z，前述第一缓冲层由前述第一多层结构缓冲区域与前述第一插入层交互配置而成；
在前述第一缓冲层上，通过外延生长来形成第二缓冲层的工序，该第二缓冲层具有第二多层结构缓冲区域与第二插入层，前述第二多层结构缓冲区域由AlαGa1-αN层与AlβGa1-βN层交互配置而成，前述第二插入层由比前述AlβGa1-βN层更厚的AlγGa1-γN层构成，α>β、α>γ，前述第二缓冲层由前述第二多层结构缓冲区域与前述第二插入层交互配置而成；以及，
在前述第二缓冲层上，通过外延生长来形成通道层的工序，该通道层比前述第二插入层更厚，
将前述第二缓冲层的平均铝组成设为比前述第一缓冲层的平均铝组成更高。
10.如权利要求9所述的外延晶片的制造方法，其中，通过将前述第二插入层设为比前述第一插入层更薄，使前述第二缓冲层的平均铝组成比前述第一缓冲层的平均铝组成更高。
11.一种半导体元件的制造方法，其特征在于，包括：
在通过权利要求9或10所述的方法制造的外延晶片上，通过外延生长来形成障壁层的工序，该障壁层由氮化镓系半导体构成；以及，
在前述障壁层上形成第一电极、第二电极及控制电极的工序。
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