CN106920838A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供半导体器件及其制造方法。制造半导体器件的方法提供如下。外延层被形成在衬底的有源鳍结构上。第一金属栅电极被形成在有源鳍结构上。每个第一金属栅电极和每个外延层在有源鳍结构上在第一方向上被交替布置。层间电介质(ILD)图案被形成在外延层上，在交叉第一方向的第二方向上延伸。牺牲间隔物图案被形成在第一金属栅电极上。多个牺牲间隔物图案的每个覆盖第一金属栅电极中的相应第一金属栅电极。自对准接触孔和牺牲间隔物通过去除ILD图案被形成。每个自对准接触孔暴露布置在每个ILD图案下方的相应外延层。源/漏电极被形成在自对准接触孔中。牺牲间隔物由空气间隔物替换。

Description

半导体器件及其制造方法
技术领域
本发明构思涉及制造半导体器件的方法。
背景技术
为了集成电路应用中更高的密度，制造工艺已经发展以减小诸如晶体管的栅电极和源/漏电极的电路元件的最小特征尺寸。因为特征尺寸已经减小，所以电路元件之间的距离也减小，因此根据制造工艺的工艺变化会出现电路元件之间的电短路。
发明内容
根据本发明构思的一示例实施方式，一种制造半导体器件的方法被提供如下。有源鳍结构和隔离区域被形成在衬底上。外延层被形成在有源鳍结构上。第一金属栅电极被形成在有源鳍结构上。每个第一金属栅电极和每个外延层在有源鳍结构上在第一方向上被交替布置。层间电介质(ILD)图案被形成在外延层上。每个ILD图案在交叉第一方向的第二方向上延伸。牺牲间隔物图案被形成在第一金属栅电极上。多个牺牲间隔物图案的每个覆盖多个第一金属栅电极的相应第一金属栅电极。自对准接触孔和牺牲间隔物通过去除ILD图案而形成。每个自对准接触孔暴露布置在多个ILD图案的每个的下方的相应外延层。源/漏电极被形成在自对准接触孔中。牺牲间隔物由空气间隔物替换。
根据本发明构思的一示例实施方式，一种制造半导体器件的方法被提供如下。有源鳍结构和隔离区域被形成在衬底上。多个第一初始栅间隔物被形成在隔离区域上。多个第二初始栅间隔物被形成在有源鳍结构上。多个外延层被形成在有源鳍结构上。多个外延层的每个被插置在多个第二初始栅间隔物中的两相邻第二初始栅间隔物之间。多个虚设栅电极包括形成在隔离区域上的第一虚设栅电极以及在有源鳍结构上的第二和第三虚设栅电极。第一虚设栅电极被插置在多个第一初始栅间隔物中的第一对之间。第二虚设栅电极被插置在多个第一初始栅间隔物中的一个以及多个第二初始栅间隔物中的一个的第二对之间。第三虚设栅电极被插置在多个第二初始栅间隔物的第三对之间。多个第一初始栅间隔物被去除。多个虚设栅间隔物由多个第二初始栅间隔物形成。多个虚设栅间隔物由多个空气间隔物替换。
根据本发明构思的一示例实施方式，一种半导体器件被提供如下。衬底具有在第一方向上延伸的有源鳍结构。第一和第二金属栅电极被设置在有源鳍结构上。源/漏电极被插置在第一和第二金属栅电极之间并且被设置在有源鳍结构上。源/漏电极的上表面具有第一宽度并且源/漏电极的下表面具有小于第一宽度的第二宽度。第一空气间隔物被插置在源/漏电极的第一侧壁和第一金属栅电极之间。第二空气间隔物被插置在源/漏电极的第二侧壁和第二金属栅电极之间。第一空气间隔物和第二空气间隔物在交叉第一方向的第二方向上延伸。
附图说明
通过参考附图详细描述本发明构思的示例实施方式，本发明构思的这些及其它特征将变得更加明显，其中：
图1是根据本发明构思的一示例实施方式制造半导体器件的流程图；
图2A到12A示出根据图1的流程图形成的半导体器件的平面图；
图2B到12B示出沿图2A到12A的X-X'截取的截面图；
图13是根据本发明构思的一示例实施方式的制造半导体器件的流程图；
图14A到23A示出根据图13的流程图形成的半导体器件的平面图；
图14B到23B示出沿图14A到23A的X-X'截取的截面图；
图24是具有根据本发明构思的一示例实施方式制造的半导体器件的半导体模块；
图25是具有根据本发明构思的一示例实施方式的半导体器件的电子系统的框图；以及
图26是具有根据本发明构思的一示例实施方式制造的半导体器件的电子系统的框图。
将理解，为了图示的简洁和清晰，图中示出的元件不必须按比例绘制。例如，为了清晰一些元件的尺寸相对于其它元件被夸大。此外，当认为适当时，附图标记在图中已经被重复以指示相应或相似元件。
尽管一些截面图的相应平面图和/或透视图可以不被示出，但是这里示出的器件结构的截面图为多个器件结构提供支持，多个器件结构如同在平面图中被示出的那样沿两个不同方向延伸，和/或如同在透视图中示出的那样在三个不同方向上延伸。两个不同方向可以或可以不彼此垂直。三个不同方向可以包括可以垂直于所述两个不同方向的第三方向。多个器件结构可以被集成在相同电子器件中。例如，当器件结构(例如存储单元结构或晶体管结构)在截面图中被示出时，电子器件可以包括多个器件结构(例如存储单元结构或晶体管结构)，如同由电子器件的平面图示出的那样。多个器件结构可以被布置为阵列和/或被布置为二维图案。
具体实施方式
本发明构思的示例实施方式将参考附图在以下被详细描述。然而，本发明构思可以以不同形式被实现并且不应被解释为限于此处阐释的实施方式。还将理解，当一元件被称为在另外的元件或衬底“上”时，它可以直接在所述另外的元件或衬底上，或者还可以存在居间层。还将理解，当一元件被称为“联接到”或“连接到”另外的元件时，它可以直接联接到或连接到所述另外的元件，或者还可以存在居间元件。
在下文中，制造半导体器件的方法将参考图1、图2A到12A和图2B到12B被描述。图1是根据本发明构思的一示例实施方式制造半导体器件的流程图。图2A到12A示出根据图1的流程图形成的半导体器件的平面图。图2B到12B示出沿图2A到12A的X-X'截取的截面图。例如，半导体器件可以包括在栅电极和源/漏电极之间具有空气间隔物的晶体管。空气间隔物可以用作栅电极和源/漏电极之间的电隔离。
图2A是根据本发明构思的一示例实施方式的在图1的步骤100被执行之后形成在衬底上的多个虚设栅图案的平面图。图2B是根据本发明构思的一示例实施方式的沿线X-X'截取的图2A的截面图。
参考图2A和2B，衬底100可以由包括硅或硅锗合金的半导体材料形成。在一示例实施方式中，衬底100包括有源鳍结构110和隔离区域120。有源鳍结构110从隔离区域120突出。有源鳍结构110在第一方向(x轴)上延伸，并且由隔离区域120围绕。有源鳍结构110的上表面高于隔离区域120的上表面。
有源鳍结构110是晶体管的一部分并且用于提供沟道区域，电流响应于施加到晶体管的栅电压流动通过沟道区域。
多个虚设栅结构200被形成在衬底100上。虚设栅结构200包括第一虚设栅结构200A。第一虚设栅结构200A在第二方向(y轴)上延伸并且跨过有源鳍结构110。一对源/漏(此处未示出)通过使用离子注入工艺或扩散工艺将杂质原子掺杂到接触区域400中而形成在第一虚设栅结构200A的两侧上。源/漏被形成在有源鳍结构110的接触区域400中。在一示例实施方式中，源/漏接触和源/漏电极将被形成在源/漏上。在执行根据一示例实施方式的半导体器件的制造方法之后，第一虚设栅结构200A将变成晶体管。
虚设栅结构200还包括在隔离区域120上的第二虚设栅结构200B1和200B2。第二虚设栅结构200B1和200B2不起晶体管的作用。为了描述的方便，半导体器件的有限区域在图中被示出。第二虚设栅结构200B1和200B2还可以延伸并跨过另外的有源鳍结构(此处未示出)。在这种情况下，第二虚设栅结构200B1和200B2与另外的有源鳍结构的交叠区域可以形成晶体管。
虚设栅结构200还包括在有源鳍结构110的端部上的第三虚设栅结构200C1和200C2。第三虚设栅结构200C1和200C2被形成在有源鳍结构110和隔离区域120之间的边界上。例如，虚设栅结构200被布置在有源鳍结构110和隔离区域120两者上。
第三虚设栅结构200C1和200C2不起晶体管的作用。为了描述的方便，半导体器件的有限区域在图中被示出。第三虚设栅结构200C1和200C2还可以延伸并跨过另外的有源鳍结构(此处未示出)以形成晶体管。
为了描述的方便，有源鳍结构110与三个虚设栅结构200A、200C1和200C2交叠。然而，本发明构思不限于此，四个或更多虚设栅结构可以交叠有源鳍结构110。
在一示例实施方式中，每个虚设栅结构200包括虚设栅图案210、掩模图案220和初始栅间隔物230。
多个沟槽300被形成在虚设栅结构200之间。例如，沟槽300被形成在两相邻初始栅间隔物230之间。
虚设栅结构200例如沿平行于x轴的第一方向被重复地布置并且在第一方向上以第一间距W1彼此间隔开。在一示例实施方式中，第一间距W1是沟槽300的宽度。例如，每个虚设栅结构200在平行于y轴的第二方向上延伸。每个虚设栅结构200在平行于z轴的第三方向上以第一高度H1竖立在有源鳍结构110的上表面上。第一高度H1是在有源鳍结构110的上表面和初始栅间隔物230的上表面之间测量的长度。
每个沟槽300被形成在两相邻虚设栅结构200之间使得每个沟槽300在第二方向上延伸。在这种情况下，形成在有源鳍结构110上的每个沟槽300具有第一高度H1/第一间距W1的高宽比。高宽比越大，通过沟槽300在有源鳍结构110上形成源/漏电极越困难。
虚设栅图案210被形成在衬底100上。在一示例实施方式中，虚设栅图案210可以由非晶硅或多晶硅形成。虚设栅图案210将在后续工艺中使用替换金属栅(RMG)工艺由金属栅电极替换。
掩模图案220被形成在虚设栅图案210的上表面上。每个掩模图案220包括第一掩模图案220A和第二掩模图案220B。第一掩模图案220A被形成在虚设栅图案210的上表面上。第二掩模图案220B被形成在第一掩模图案220A的上表面上。
在一示例实施方式中，掩模图案220被用作蚀刻掩模以从虚设栅层(此处未示出)形成虚设栅图案210。在虚设栅图案210的形成之前，虚设栅层被形成在衬底100上，覆盖衬底100。在使用掩模图案220作为蚀刻掩模的蚀刻工艺中，虚设栅层被图案化为虚设栅图案210。在一示例实施方式中，蚀刻工艺可以包括包含反应离子蚀刻(RIE)工艺的定向蚀刻工艺。
在一示例实施方式中，第一掩模图案220A可以由硅氮化物形成；第二掩模图案220B可以由硅氧化物形成。本发明构思不限于此，各种材料可以被用作将虚设栅图案层图案化为虚设栅图案210的蚀刻掩模。
初始栅间隔物230被形成在虚设栅图案210的侧壁上。每个初始栅间隔物230完全覆盖每个虚设栅图案210的侧壁和每个第一掩模图案220A的侧壁，并且部分覆盖每个第二掩模图案220B的侧壁。在一示例实施方式中，初始栅间隔物层(此处未示出)可以使用沉积工艺被共形地形成在虚设栅图案210和掩模图案220上。初始栅间隔物层可以完全覆盖虚设栅图案210、掩模图案220和衬底100。沉积工艺可以包括化学气相沉积(CVD)工艺。包括例如RIE工艺的定向蚀刻工艺可以在初始栅间隔物层上被执行以形成初始栅间隔物230。由于在RIE工艺中蚀刻气体的定向性，在RIE工艺完成之后初始栅间隔物230留在虚设栅图案210的侧壁上。
在一示例实施方式中，初始栅间隔物230可以由SiBCN或SiN形成。
初始栅间隔物230具有厚度T以限定有源鳍结构110的接触区域400。源/漏电极在后续工艺中被形成在接触区域400上。在一示例实施方式中，初始栅间隔物230可以由空气间隔物替换。在这种情况下，空气间隔物的宽度可以基本等于初始栅间隔物230的厚度T或小于厚度T。
每个初始栅间隔物230的厚度T还可以被设置为使得在后续工艺中空气间隔物被形成在金属栅电极和源/漏电极之间。在一示例实施方式中，初始栅间隔物230可以由空气间隔物替换；虚设栅图案210可以由金属栅电极替换；以及源/漏电极被形成在接触区域400上。空气间隔物的形成将在后面描述。金属栅电极可以在后面将要被描述的RMG工艺中形成。
除非另行指示，图2A和2B的方向被应用于其它图，因此轴x、y和z的符号在其它图上被省略。
图3A和3B示出根据本发明构思的一示例实施方式的在图1的步骤200被执行之后形成在接触区域400上的外延层410。在一示例实施方式中，外延层410可以使用有源鳍110的上表面作为籽晶层被外延生长；外延层不被形成在隔离区域120上。在一示例实施方式中，隔离区域120可以由例如硅氧化物形成。在一示例实施方式中，杂质原子可以通过使杂质原子与反应气体流动而被掺杂到外延层410中。例如，反应气体可以包括SiH4或H2/SiH4的混合物。
在一示例实施方式中，外延层410可以由硅或硅锗(SiGe)合金形成。硅化工艺在外延层410上被执行之后，外延层410可以变成硅化物接触层。在硅化工艺中，外延层410可以与源/漏电极反应以作为硅化物接触层。源/漏电极可以被形成在外延层410上并且可以由金属形成。硅化物接触层可以减小有源鳍结构110和源/漏电极之间的接触电阻。
图4A和4B示出根据本发明构思的一示例实施方式的在图1的步骤300被执行之后形成的多个金属栅电极700。RMG工艺在图3A和3B的所得结构上被执行。在RMG工艺中，第一掩模图案220A和虚设栅图案210可以被去除然后金属栅电极700被形成在衬底100上替换图3B的虚设栅图案210。在RMG工艺被执行之前，多个初始ILD图案600被形成在隔离区域120和外延层410上。
在一示例实施方式中，金属栅电极700可以由Al、W或Cu形成。
多个栅电极覆盖物710被形成在金属栅电极700的上表面上。在一示例实施方式中，栅电极覆盖物710可以由SiBCN或SiN形成。在一示例实施方式中，初始栅间隔物230可以由SiBCN或SiN形成。在一示例实施方式中，栅电极覆盖物710和初始栅间隔物230可以由相同材料形成。
金属栅电极700的每个和栅电极覆盖物710的每个被插置在两相邻初始栅间隔物230之间。在RMG工艺之后可以进行包括回蚀刻工艺或化学机械抛光(CMP)工艺的平坦化工艺。在这种情况下，栅电极覆盖物710的上表面、初始ILD图案600的上表面和初始栅间隔物230的上表面彼此共面。
图5A-6A和5B-6B示出根据一示例实施方式的在步骤400被执行之后形成的初始空气间隔物区域。
图5A和5B示出根据图1的步骤400形成在图4A和4B的所得结构上的第一掩模M1。在一示例实施方式中，第一掩模M1包括掩模开口M1-O，金属栅电极700A、700B和700C以及外延层410被布置在其中。掩模开口M1-O暴露分别形成在金属栅电极700A、700B和700C上的栅电极覆盖物710A、710B和710C。掩模开口M1-O还暴露初始ILD图案600C和600D，并且部分暴露初始ILD图案600A和600B。
图6A和6B示出在图1的步骤400被执行之后形成的初始空气间隔物区域P-ASR。初始空气间隔物区域P-ASR通过去除由开口M1-O暴露的初始栅间隔物230和栅电极覆盖物710而形成。
在步骤400中，包括反应离子蚀刻(RIE)工艺的各向异性蚀刻工艺在图5A和5B的所得结构上被执行。第一掩模M1用作RIE工艺的蚀刻掩模。
在一示例实施方式中，初始栅间隔物230可以由SiN或SiBCN形成并且栅电极覆盖物710A、710B和710C可以由SiN或SiBCN形成。在这种情况下，RIE工艺相对于初始ILD图案600A、600B和600C以及金属栅电极700A、700B和700C具有对初始栅间隔物230和栅电极覆盖物710A、710B和710C的蚀刻选择性。因为RIE工艺可以包括高能气体，所以初始ILD图案600A、600B和600C的角由于RIE工艺的高能气体的轰击被物理去除。因此，金属栅电极700A、700B和700C在RIE工艺被执行之后具有圆角，而在隔离区域120上的金属栅电极则具有顶点(vertex)。
在一示例实施方式中，初始空气间隔物区域P-ASR暴露外延层410、金属栅电极700A、700B和700C的侧壁以及初始ILD图案600C和600D的侧壁。初始空气间隔物区域P-ASR还暴露初始层间电介质(ILD)图案600A和600B的面朝初始空气间隔物区域P-ASR的侧壁。初始空气间隔物区域P-ASR还暴露衬底100。
初始空气间隔物区域P-ASR暴露设置在金属栅电极700A和初始ILD图案600A之间以及在金属栅电极700C和初始ILD图案600B之间的隔离区域的上表面。例如，初始空气间隔物区域P-ASR还暴露设置在金属栅电极700A和初始ILD图案600C之间的有源鳍结构的上表面。
图7A-9A到7B-9B示出根据本发明构思的一示例实施方式的在图1的步骤500被执行之后形成在图6A和6B的所得结构上的牺牲间隔物260的形成。
图7A和7B示出完全填充图6A和6B的初始空气间隔物区域P-ASR的牺牲间隔物层250。在一示例实施方式中，牺牲间隔物层250覆盖图6A和6B的所得结构。在牺牲间隔物层250的形成之后，包括回蚀刻工艺或CMP工艺的平坦化工艺在牺牲间隔物层250上被执行至如图7B的虚线DL指示的预定深度。在这种情况下，初始ILD图案600A到600D变成图8B的ILD图案600A'到600D'；牺牲间隔物层250变成图8B的牺牲间隔物图案250A、250B和250C。牺牲间隔物图案250A、250B和250C由ILD图案600C'和600D'彼此分离。在平坦化工艺中，图7B的初始ILD图案600A到600D的圆角被去除使得ILD图案600A'到600D'的上表面与牺牲间隔物图案250A、250B和250C的上表面共面。
图8A和8B示出在图1的步骤500中形成的第二掩模M2。在一示例实施方式中，第二掩模M2包括掩模开口M2-O1和M2-O2以形成图9B的牺牲间隔物260。在第二掩模M2的形成之前，氧化物层610被形成在ILD图案600A'到600D'的上表面以及牺牲间隔物图案250A到250C的上表面上。在一示例实施方式中，氧化物层610和ILD图案600A'到600D'可以由相同材料形成。
图9A和9B示出在步骤500被执行之后形成的牺牲间隔物260。在步骤500中，包括RIE工艺的各向异性蚀刻工艺在图8A和8B的所得结构上被执行。第二掩模M2用作RIE工艺的蚀刻掩模。
在一示例实施方式中，蚀刻停止层(此处未示出)可以被形成在外延层410和ILD图案600A'到600D'之间以保护外延层410。
在这种情况下，开口M2-O1和M2-O2的宽度大于外延层410A和410B的宽度。开口M2-O1和M2-O2暴露形成在金属栅电极700A、700B和700C的侧壁上的牺牲间隔物260。在一示例实施方式中，开口M2-O1和M2-O2的宽度以及外延层410A和410B的宽度沿第一方向被测量，有源鳍结构沿该第一方向延伸。
开口M2-O1和M2-O2的长度也大于外延层410A和410B的长度。开口M2-O1和M2-O2暴露图9A示出的不被外延层410A和410B覆盖的隔离区域120。如参考图2A和2B描述的，隔离区域围绕有源鳍结构110。
RIE工艺在图8B的牺牲间隔物图案250A到250C上被执行以形成牺牲间隔物260。蚀刻停止层(未示出)可以在RIE工艺中保护外延层410A和410B。在RIE工艺被执行并且蚀刻停止层被去除之后，外延层410A和410B通过接触孔CH1和CH2被暴露。接触孔CH1和CH2由牺牲间隔物260限定。在一示例实施方式中，RIE工艺可以被执行直到外延层410A和410B被暴露。
图10A和10B示出根据本发明构思的一示例实施方式的在图1的步骤600被执行之后形成在接触孔CH1和CH2中的源/漏电极420。在一示例实施方式中，金属层(此处未示出)可以被形成在图9A和9B的所得结构上。金属层完全填充接触孔CH1和CH2。包括回蚀刻工艺或CMP工艺的平坦化工艺可以被执行以形成源/漏电极420。填充在接触孔CH1和CH2中的被平坦化的金属层变成源/漏电极420。源/漏电极420可以由包括Al、W或Cu的金属形成。在一示例实施方式中，源/漏电极420可以由堆叠在彼此上的两个或更多金属层形成。例如，源/漏电极420还可以包括Ti、Mo或Ta。
源/漏电极420的每个包括下部和上部。例如，下部与外延层410A和410B接触，上部包括形成在牺牲间隔物260上的伸出部分420-OP。源/漏电极420的上部包括伸出部分420-OP。在一示例实施方式中，硅化工艺可以在源/漏电极420形成之后被执行。例如，源/漏电极420可以与外延层410反应以在源/漏电极420和有源鳍结构110之间的边界处形成图11B的硅化物层410A'和410B'。图11B的硅化物层410A'和410B'可以减小源/漏电极420和有源鳍结构110之间的接触电阻。图11B的硅化物层410A'和410B'可以被称为插置在有源鳍结构110和源/漏电极420之间的源/漏接触。
在一示例实施方式中，硅化工艺可以稍后被执行。在这种情况下，图11B的元件410A'和410B'可以与图10B的外延层410A和410B相同。为了描述的方便，硅化工艺在图12B的空气间隔物250被形成之前被执行。
在一示例实施方式中，外延层410可以被完全消耗以形成硅化物层。在一示例实施方式中，外延层410可以被部分消耗以形成硅化物层。在这种情况下，在硅化工艺被完成之后，部分外延层410可以保留。
在一示例实施方式中，在金属层形成在图9B的所得结构上之前，第二掩模M2可以被去除。
图11A和11B示出根据本发明构思的一示例实施方式的在图1的步骤700被执行之后的空气间隔物区域ASR。空气间隔物区域ASR暴露源/漏电极420A和420B的侧壁。空气间隔物区域ASR暴露有源鳍结构110和绝缘区域120。
在一示例实施方式中，空气间隔物区域ASR通过使用包括湿法蚀刻或干法蚀刻工艺的各向同性蚀刻工艺去除牺牲间隔物260而形成。各向同性蚀刻工艺可以包括相对于ILD图案600'、金属栅电极700和源/漏电极420对于牺牲间隔物260具有蚀刻选择性的蚀刻剂或蚀刻气体。各向同性蚀刻工艺还可以选择性地从隔离区域120和有源鳍结构110去除牺牲间隔物260。各向同性蚀刻工艺还可以选择性地从外延层去除牺牲间隔物260。
图12A和12B示出根据本发明构思的一示例实施方式的在图1的步骤800被执行之后形成的空气间隔物。低k ILD图案630使用沉积工艺被形成在图11A和11B的空气间隔物区域ASR中。
用于沉积低k ILD图案630的沉积工艺可以被控制使得空隙被形成在低k ILD图案630内部。当如图12A中示出的从上方被观察时，低k ILD图案630完全填充空气间隔物区域ASR。然而，低k ILD图案630在其中具有空隙，并且空隙相应于空气间隔物250。空气间隔物250包括彼此分离的空气间隔物250A到250F。空气间隔物250A到250F平行于第一方向(x轴)被布置，并且空气间隔物250A到250F沿第二方向彼此平行。空气间隔物250A到250F沿第二方向延伸。空气间隔物250B到250E被插置在源/漏电极420和金属栅电极700之间。空气间隔物250A和250F被插置在第一ILD图案600'和金属栅电极700之间。
空气间隔物250B到250E被布置在源/漏电极420的伸出部分420-OP下方。在一示例实施方式中，伸出部分420-OP仅沿第一方向延伸，没有伸出部分沿第二方向形成。在这种情况下，空气间隔物250B到250E不被彼此连接，并且被彼此间隔开。
在一示例实施方式中，源/漏电极420的每个有具有第一宽度的上表面和具有小于第一宽度的第二宽度的下表面。第一和第二宽度在第一方向上被测量。
形成在有源鳍结构110上的空气间隔物250B到250E的每个的宽度基本等于或小于源/漏电极420的第一宽度和第二宽度之间的差。在这种情况下，空气间隔物250B到250E的每个的宽度也可以沿第一方向被测量。
在一示例实施方式中，低k ILD图案630被形成在有源鳍结构110上，并且ILD图案600被形成在隔离区域120上。在一示例实施方式中，低k ILD 图案630可以由低k ILD材料形成，低k ILD材料的介电常数小于ILD图案600的介电常数。例如，低k ILD图案630由包括有机硅玻璃(OSG)的低k ILD材料形成，并且ILD图案600由硅氧化物形成。
在一示例实施方式中，栅电极覆盖物710被形成在隔离区域120上，低k ILD图案630被形成在有源鳍结构110上。例如，形成在有源鳍结构110上的金属栅电极700由低k ILD图案630覆盖。
在下文中，制造半导体器件的方法将参考图13、图14A到23A和图14B到23B被描述。图13是根据本发明构思的一示例实施方式的制造半导体器件的流程图。图14A到23A示出根据图13的流程图形成的半导体器件的平面图。图14B到23B示出沿图14A到23A的X-X'截取的截面图。例如，半导体器件可以包括在栅电极和源/漏电极之间具有空气间隔物的晶体管。空气间隔物可以用作栅电极和源/漏电极之间的电隔离。
图13的步骤100和200与图1的步骤100和200基本相同。为了描述的方便，图13的剩余步骤将参考图3A和3B的所得结构被描述。
图14A-15A和14B-15B示出根据本发明构思的一示例实施方式的在图13的步骤250被执行之后的薄衬垫层240。
图14A和14B示出覆盖形成在图3A和3B的所得结构上的外延层410的第一掩模M1。例如，第一掩模M1被形成在有源鳍结构110上。在一示例实施方式中，设置在隔离区域120上的初始栅间隔物230使用蚀刻工艺被去除，然后第一掩模M1被去除。第一掩模M1被用作蚀刻工艺的蚀刻掩模。
图15A和15B示出形成在有源鳍结构110和隔离区域120上的薄衬垫层240。在薄衬垫层240被形成之前掩模M1被去除。薄衬垫层240被共形地形成在设置在隔离区域120上的虚设栅图案210以及设置在有源鳍结构110上的初始栅间隔物230上。
在一示例实施方式中，薄衬垫层240具有小于初始栅间隔物230的厚度的厚度。薄衬垫层240和初始栅间隔物230的厚度在第一方向上被测量。
图16A和16B示出在图15A和15B的所得结构上的ILD图案600'。ILD图案600'被形成在薄衬垫图案240'上，完全填充图15B的沟槽300。在一示例实施方式中，ILD层(此处未示出)可以覆盖图15A和15B的所得结构，然后包括回蚀刻工艺或CMP工艺的平坦化工艺在ILD层上被执行直到第一掩模图案220A被暴露。例如，第二掩模图案220B在平坦化工艺中被去除。薄衬垫层240变成薄衬垫图案240'，并且ILD层变成ILD图案600'。初始栅间隔物230相比于在平坦化工艺被执行之前的初始栅间隔物230的高度具有减小的高度。由于如图14中示出的初始栅间隔物230的由第一掩模M1暴露的部分230A在图13的步骤250中被去除，初始栅间隔物230具有减小的长度。长度沿第二方向被测量。
在这种情况下，在图16A的平面图中图16的初始栅间隔物230由衬垫图案240'和第一掩模图案220A围绕。形成在有源鳍结构110上的初始栅间隔物230被插置在虚设栅图案210和初始栅间隔物230之间。没有初始栅间隔物留在隔离区域120上。
图17A和17B示出根据本发明构思的一示例实施方式的在图13的步骤300被执行之后形成的金属栅电极700和栅电极覆盖物710。在这种情况下，栅电极覆盖物710可以由SiBCN形成。RMG工艺可以在图16A和16B的所得结构上被执行。
在一示例实施方式中，金属栅电极700包括第一金属栅电极700A、第二金属栅电极700B和第三金属栅电极700C。第一金属栅电极700A被形成在隔离区域120上，并且被插置在两相邻衬垫图案240'之间。第三金属栅电极700C被形成在有源鳍结构110上，并且被插置在两相邻初始栅间隔物230之间。第二金属栅电极700B被形成在有源鳍结构110和隔离区域120之间的边界上。例如，第二金属栅电极700B被形成在有源鳍结构110和隔离区域120两者上。在这种情况下，第二金属栅电极被插置在邻近于边界的初始栅间隔物230和衬垫图案240'之间。
图18A-19A和18B-19B示出根据本发明构思的一示例实施方式的在步骤400被执行之后形成的自对准接触孔SACH1和SACH2。
图18A和18B示出限定自对准接触孔SACH1和SACH2的第二掩模M2。在一示例实施方式中，第二掩模M2包括开口M2-O，其具有大于外延层410的宽度的第一宽度W1。第二掩模M2的第一宽度和外延层410的宽度沿第一方向被测量。
在第二掩模M2的形成之前，氧化物层610被形成在图17A和17B的所得结构上。在一示例实施方式中，氧化物层610和ILD图案600'由包括例如硅氧化物的相同材料形成。
图19A和19B示出自对准接触孔SACH1和SACH2。在一示例实施方式中，包括RIE工艺的定向蚀刻工艺使用第二掩模M2作为蚀刻掩模在图18A和18B的所得结构上被执行。定向蚀刻工艺被执行以从图18B的初始栅间隔物230形成栅间隔物230'。在这种情况下，衬垫图案240'在定向蚀刻工艺中可以用作蚀刻停止层。在定向(各向异性)蚀刻工艺中衬垫图案240'可以被部分去除，但是衬垫图案240'的形成在外延层410上的部分可以留下以在定向蚀刻工艺中保护外延层410。在栅间隔物230'的形成之后，留下的衬垫图案240'可以使用包括湿法蚀刻或干法蚀刻的各向同性蚀刻工艺被去除直到外延层410通过自对准接触孔SACH1和SACH2被暴露。在定向蚀刻工艺中，通过开口M2-O1和M2-O2暴露的初始栅间隔物230被凹陷至预定深度。ILD图案600'在定向蚀刻工艺中可以被完全去除，并且留下的衬垫图案240'在定向蚀刻工艺中可以保护外延层410。
图20A和20B示出在图13的步骤500被执行之后形成的源/漏电极420。源/漏电极420完全填充自对准接触孔SACH1和SACH2使得源/漏电极420与外延层410接触。根据自对准接触孔SACH1和SACH2的形状，源/漏电极420有具有第一宽度的上表面和具有小于源/漏电极420的第一宽度的第二宽度的下表面。例如，源/漏电极420包括伸出部分420-OH，其超出源/漏电极420的底部延伸源/漏电极420的第一和第二宽度之间的差。如前述实施方式中讨论的，硅化工艺可以在图23B的空气间隔物250被形成之前或之后被执行。
为了描述的方便，硅化工艺在图23B的空气间隔物250的形成之前被执行。在这种情况下，外延层410变成图21B的硅化物层410'。
图21A-22A和21B-22B示出根据本发明构思的一示例实施方式的在图13的步骤600被执行之后形成的空气间隔物区域ASR。
图21A和21B示出具有限定图22A和22B的空气间隔物区域ASR的开口M3-O的第三掩模M3。在使用第三掩模M3作为蚀刻掩模的包括RIE工艺的定向蚀刻工艺中，图20B的栅电极覆盖物710被去除使得金属栅电极700和栅间隔物230'被暴露。
在栅电极覆盖物710的形成之后，栅间隔物230'通过包括湿法蚀刻工艺或干法蚀刻工艺的各向同性蚀刻工艺被去除。各向同性蚀刻工艺可以相对于金属栅电极700和源/漏电极420选择性地去除栅间隔物230'。各向同性蚀刻工艺还可以相对于硅化物层410'和有源鳍结构110选择性地去除栅间隔物230'。
图22A和22B示出在图13的步骤600被执行之后的空气间隔物区域ASR。
空气间隔物区域ASR包括具有宽度W11的上部和具有宽度W22的下部。具有宽度W22的下部被插置在金属栅电极700与源/漏电极420的下部之间。空气间隔物区域ASR的下部由源/漏电极420的上部遮盖。例如，源/漏电极420的上部包括伸出部分420-OP。在使用化学气相沉积(CVD)工艺或旋涂涂覆工艺的沉积工艺中，空气间隔物区域ASR的下部不被完全填充使得空隙被形成在空气间隔物区域ASR中。空气间隔物区域ASR的上部被完全填充。
图23A和23B示出根据本发明构思的一示例实施方式的在图13的步骤700被执行之后形成的空气间隔物250。低k ILD图案630被形成在空气间隔物区域ASR中使得低k ILD图案在其中具有空隙。低k ILD图案完全填充空气间隔物区域ASR的上部，并且部分填充空气间隔物区域ASR的下部以形成空气间隔物。
图24是具有根据本发明构思的一示例实施方式制造的半导体器件的半导体模块。
参考图24，半导体模块500包括半导体器件530。半导体器件530可以根据本发明构思的一示例实施方式被形成。半导体器件530被安装在半导体模块基板510上。半导体模块500还包括安装在半导体模块基板510上的微处理器520。输入/输出端子540被设置在半导体模块基板510的至少一侧上。半导体模块500可以被包括在存储卡或固态硬盘(SSD)中。
图25是具有根据本发明构思的一示例实施方式的半导体器件的电子系统的框图。
参考图25，根据本发明构思的一示例实施方式制造的半导体器件可以被包括在电子系统600中。电子系统600包括主体610、微处理器单元620、电源630、功能单元640和显示控制器单元650。主体610可以包括具有印刷电路板(PCB)等的系统板或母板。微处理器单元620、电源630、功能单元640和显示控制器单元650被安装在或被设置在主体610上。显示单元660可以被堆叠在主体610的上表面上。例如，显示单元660被设置在主体610的表面上，显示由显示控制器单元650处理的图像。电源630从外部电源接收恒定电压，产生各种电压电平以向微处理器单元620、功能单元640和显示控制器单元650等提供电压。微处理器单元620从电源630接收电压以控制功能单元640和显示单元660。功能单元640可以执行电子系统600的各种功能。例如，当电子系统600是诸如便携式电话等的移动电子产品时，功能单元640可以包括各种部件，其通过与外部设备670通信而执行诸如拨号、向显示单元660视频输出或者向扬声器声音输出的无线通信功能，并且当照相机被包括时，其可以用作图像处理器。在一示例实施方式中，如果电子系统600被连接到存储卡以扩展存储容量，功能单元640可以用作存储卡控制器。功能单元640可以通过有线或无线通信单元680与外部设备670交换信号。此外，当电子系统600需要通用串行总线(USB)以扩展功能时，功能单元640可以用作接口控制器。功能单元640可以包括根据本发明构思的一示例实施方式制造的半导体器件。
图26是具有根据本发明构思的一示例实施方式制造的半导体器件的电子系统的框图。
参考图26，电子系统700可以被包括在移动设备或计算机中。例如，电子系统700包括配置为使用总线720执行数据通信的存储系统712、微处理器714、随机存取存储器(RAM)716和用户接口718。微处理器714可以为电子系统700编程并控制电子系统700。RAM 716可以被用作微处理器714的操作存储器。例如，微处理器714或RAM 716可以包括根据本发明构思的一示例实施方式制造的半导体器件。
微处理器714、RAM 716和/或其它部件可以被装配在单个封装中。用户接口718可以被用于向电子系统700输入数据或从电子系统700输出数据。存储系统712可以存储微处理器714的操作代码、由微处理器714处理的数据或从外部接收的数据。存储系统712可以包括控制器和存储器。
尽管本发明构思已经参考其示例实施方式被示出和描述，但是对本领域普通技术人员来说将是明显的，可以在此进行在形式和细节上的各种改变而不背离如所附权利要求限定的本发明构思的精神和范围。
本申请要求享有2015年12月28日在美国专利商标局提交的美国临时专利申请第62/271,684号以及2016年6月21日在美国专利商标局提交的美国临时专利申请第15/188,619号的权益，其公开通过全文引用合并于此。

Claims (20)

1.一种制造半导体器件的方法，包括：
在衬底上形成有源鳍结构和隔离区域；
在所述有源鳍结构上形成多个外延层；
在所述有源鳍结构上形成多个第一金属栅电极，其中所述第一金属栅电极的每个和所述外延层的每个在所述有源鳍结构上在第一方向上被交替设置；
在所述多个外延层上形成多个层间电介质图案，其中所述多个层间电介质图案的每个在交叉所述第一方向的第二方向上延伸；
在所述多个第一金属栅电极上形成多个牺牲间隔物图案，其中所述多个牺牲间隔物图案的每个覆盖所述多个第一金属栅电极中的相应第一金属栅电极；
通过去除所述多个层间电介质图案而形成多个自对准接触孔和多个牺牲间隔物，其中所述多个自对准接触孔的每个暴露设置在所述多个层间电介质图案的每个下方的相应外延层；
在所述多个自对准接触孔中形成多个源/漏电极；
由多个空气间隔物替换所述多个牺牲间隔物。
2.如权利要求1所述的方法，
其中形成所述多个自对准接触孔和所述多个牺牲间隔物包括：
部分去除所述多个牺牲间隔物图案的每个以形成所述多个牺牲间隔物，
其中每个自对准接触孔由所述多个牺牲间隔物中的两相邻牺牲间隔物限定，以及
其中每个外延层被插置在所述多个牺牲间隔物中的两相邻牺牲间隔物之间。
3.如权利要求1所述的方法，
其中替换所述牺牲间隔物包括：
在所述多个自对准接触孔中填充多个低k层间电介质图案，
其中所述多个低k层间电介质图案的每个的介电常数小于所述多个层间电介质图案的每个的介电常数。
4.如权利要求1所述的方法，
其中所述多个空气间隔物的每个彼此间隔开并且沿所述第一方向被设置。
5.如权利要求1所述的方法，
其中所述多个牺牲间隔物图案的每个由SiN形成，并且
其中所述多个层间电介质图案的每个由硅氧化物形成。
6.如权利要求1所述的方法，还包括：
在所述隔离区域上形成多个第二金属栅电极；以及
在所述多个第二金属栅电极上形成多个覆盖层。
7.如权利要求6所述的方法，
其中所述多个覆盖层的每个由SiBCN形成，以及
其中所述多个牺牲层的每个由SiN形成。
8.如权利要求3所述的方法，还包括：
在所述隔离区域上形成多个第二金属栅电极；以及
在所述多个第二金属栅电极上形成多个覆盖层，
其中在替换所述多个牺牲间隔物之后，所述多个覆盖层的每个由SiBCN形成，以及
其中所述多个低k层间电介质图案的每个被设置在所述多个第一金属栅电极中的相应第一金属栅电极上。
9.如权利要求1所述的方法，
其中形成所述多个自对准接触孔和所述多个牺牲间隔物包括：
在所述多个层间电介质图案和所述多个牺牲间隔物上执行各向异性蚀刻工艺。
10.如权利要求6所述的方法，
其中所述多个第一金属栅电极的每个具有圆角，以及
其中所述第二金属栅电极的每个具有顶点。
11.如权利要求1所述的方法，
其中所述多个源/漏电极的每个具有伸出部分，以及
其中所述多个空气间隔物中的每对空气间隔物被形成在所述源/漏电极的所述每个的所述伸出部分下方。
12.如权利要求9所述的方法，
其中所述各向异性蚀刻工艺使用具有多个开口的掩模被执行，以及
其中所述多个开口的每个具有大于所述多个外延层的每个的宽度的宽度。
13.如权利要求1所述的方法，
其中所述多个层间电介质图案的每个被插置在所述多个第一金属栅电极中的两相邻第一金属栅电极之间，以及
其中所述多个层间电介质图案的每个与两相邻第一金属栅电极间隔开。
14.一种制造半导体器件的方法，
在衬底上形成有源鳍结构和隔离区域；
在所述隔离区域上形成多个第一初始栅间隔物并且在所述有源鳍结构上形成多个第二初始栅间隔物；
在所述有源鳍结构上形成多个外延层，其中所述多个外延层的每个被插置在所述多个第二初始栅间隔物中的两相邻第二初始栅间隔物之间；
形成多个虚设栅电极，其包括在所述隔离区域上的第一虚设栅电极以及在所述有源鳍结构上的第二虚设栅电极和第三虚设栅电极，其中所述第一虚设栅电极被插置在所述多个第一初始栅间隔物的第一对之间，其中所述第二虚设栅电极被插置在所述多个第一初始栅间隔物中的一个和所述多个第二初始栅间隔物中的一个的第二对之间，其中所述第三虚设栅电极被插置在所述多个第二初始栅间隔物的第三对之间；
去除所述多个第一初始栅间隔物；
由所述多个第二初始栅间隔物形成多个虚设栅间隔物；
由多个空气间隔物替换所述多个虚设栅间隔物。
15.如权利要求14所述的方法，
其中去除所述多个第一初始栅间隔物包括：
在所述有源鳍结构上形成第一掩模，所述第一掩模覆盖所述多个第二虚设栅间隔物并且暴露所述多个第一虚设栅间隔物；以及
使用所述第一掩模作为蚀刻掩模蚀刻所述多个第一虚设栅间隔物。
16.如权利要求14所述的方法，还包括：
在所述隔离区域上形成多个第一衬垫图案，其中所述多个第一衬垫图案被形成在所述多个第一虚设电极的侧壁上；
在所述有源鳍结构上形成多个第二衬垫图案，其中所述多个第二衬垫图案被形成在所述多个第二虚设栅间隔物的侧壁和所述多个外延层的上表面上；
由多个第一金属栅电极替换所述多个第一虚设栅电极；以及
由多个第二金属栅电极替换所述多个第二虚设栅电极。
17.如权利要求16所述的方法，
其中由所述多个第二初始栅间隔物形成所述多个虚设栅间隔物包括：
在所述多个第二虚设栅间隔物和所述多个第二衬垫图案上执行各向异性蚀刻工艺，其中所述多个第二衬垫图案保护所述多个外延层免受所述各向异性蚀刻工艺；
在执行所述各向异性蚀刻工艺之后，完全去除所述多个第二衬垫图案以暴露所述多个外延层的所述上表面并且形成多个接触孔，其中所述多个接触孔的每个由所述多个虚设栅间隔物中的两相邻虚设栅间隔物限定。
18.如权利要求16所述的方法，还包括：
在所述多个第二金属栅电极上形成多个栅电极覆盖物，
其中由多个空气间隔物替换所述多个虚设栅间隔物包括：
使用各向异性蚀刻工艺去除所述多个栅电极覆盖物以部分暴露所述多个虚设栅间隔物的侧壁；
在去除所述多个栅电极覆盖物之后，使用各向同性蚀刻工艺去除所述多个虚设栅间隔物以形成限定在所述多个第二金属栅电极的每个和所述多个源/漏电极的每个之间的空气间隔物区域；以及
在所述空气间隔物中形成多个低k层间电介质图案的每个，其中所述多个低k层间电介质图案的每个包括空隙。
19.一种半导体器件，包括：
衬底，其具有有源鳍结构，其中所述有源鳍在第一方向上延伸；
第一金属栅电极和第二金属栅电极，其被设置在所述有源鳍结构上；
源/漏电极，其被设置在所述第一金属栅电极和所述第二金属栅电极之间并且被设置在所述有源鳍结构上，其中所述源/漏电极的上表面具有第一宽度并且所述源/漏电极的下表面具有小于所述第一宽度的第二宽度；
第一空气间隔物，其被插置在所述源/漏电极的第一侧壁和所述第一金属栅电极之间；以及
第二空气间隔物，其被插置在所述源/漏电极的第二侧壁和所述第二金属栅电极之间，
其中所述第一空气间隔物和所述第二空气间隔物在交叉所述第一方向的第二方向上延伸。
20.如权利要求19所述的半导体器件，
其中所述空气间隔物的宽度基本等于或小于所述源/漏电极的所述第一宽度和所述源/漏电极的所述第二宽度之间的差，以及
其中所述第一空气间隔物的长度大于所述源/漏电极的长度，以及
其中所述空气间隔物的所述宽度以及所述源/漏电极的所述第一宽度和所述第二宽度沿所述第一方向被测量，以及所述第一空气间隔物的所述长度以及所述源/漏电极的所述长度在所述第二方向上被测量。
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