KR101847816B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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Abstract

반도체 장치 및 이의 제조 방법이 제공된다. 반도체 장치의 제조 방법은, 기판 상에 액티브 핀 구조체 및 분리 영역을 형성하고, 상기 액티브 핀 구조체 상에 복수의 에피텍셜 층을 형성하고, 상기 액티브 핀 구조체 상에 복수의 제1 금속 게이트 전극을 형성하되, 상기 복수의 제1 금속 게이트 전극 각각과 상기 복수의 에피텍셜 층 각각은, 상기 액티브 핀 구조체 상에, 제1 방향으로 교대로 배치되고, 상기 복수의 에피텍셜 층 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 ILD 패턴을 형성하고, 상기 복수의 제1 금속 게이트 전극 상에, 상기 복수의 제1 금속 게이트 전극 각각을 덮는 복수의 희생 스페이서 패턴을 형성하고, 상기 복수의 ILD 패턴을 제거하여 복수의 희생 스페이서 및 복수의 셀프-얼라인 컨택 홀을 형성하되, 상기 복수의 셀프-얼라인 컨택 홀 각각은, 상기 복수의 ILD 패턴 아래에 배치된 상기 에피텍셜 층을 노출시키고, 상기 복수의 셀프-얼라인 컨택 홀 내에, 복수의 소오스/드레인 전극을 형성하고, 상기 복수의 희생 스페이서를 복수의 에어 스페이서로 대체하는 것을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
집적 회로에서의 높은 밀도로 인해, 반도체 제조 공정은, 트랜지스터의 게이트 전극 및 소오스/드레인 전극과 같은 회로 구성요소의 최소 피처 크기(feature size)를 줄이기 위해 발전되어왔다. 피처 크기가 감소됨에따라, 회로 구성요소들 사이의 거리도 또한 감소되었고, 그 결과 회로 구성요소들 사이의 전기적 단락은, 반도체 제조 공정의 공정 변화에 따라 발생되었다.
본 발명이 해결하고자 하는 기술적 과제는 에어 스페이서를 포함하는 반도체 장치 및 이의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법은, 기판 상에 액티브 핀 구조체 및 분리 영역을 형성하고, 액티브 핀 구조체 상에 복수의 에피텍셜 층을 형성하고, 액티브 핀 구조체 상에 복수의 제1 금속 게이트 전극을 형성하되, 복수의 제1 금속 게이트 전극 각각과 복수의 에피텍셜 층 각각은, 액티브 핀 구조체 상에, 제1 방향으로 교대로 배치되고, 복수의 에피텍셜 층 상에, 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 ILD 패턴을 형성하고, 복수의 제1 금속 게이트 전극 상에, 복수의 제1 금속 게이트 전극 각각을 덮는 복수의 희생 스페이서 패턴을 형성하고, 복수의 ILD 패턴을 제거하여 복수의 희생 스페이서 및 복수의 셀프-얼라인 컨택 홀을 형성하되, 복수의 셀프-얼라인 컨택 홀 각각은, 복수의 ILD 패턴 아래에 배치된 상기 에피텍셜 층을 노출시키고, 복수의 셀프-얼라인 컨택 홀 내에, 복수의 소오스/드레인 전극을 형성하고, 복수의 희생 스페이서를 복수의 에어 스페이서로 대체하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법은, 기판 상에 액티브 핀 구조체 및 분리 영역을 형성하고, 상기 분리 영역 상에 복수의 제1 프리 게이트 스페이서 및 상기 액티브 핀 구조체 상에 복수의 제2 프리 게이트 스페이서를 형성하고, 상기 액티브 핀 구조체 상에, 상기 복수의 제2 프리 게이트 스페이서 중 인접한 두 개의 제2 프리 게이트 스페이서 사이에 배치되는 복수의 에피텍셜 층을 형성하고, 상기 분리 영역 상에 형성되는 제1 더미 게이트 전극과 상기 액티브 핀 구조체 상에 형성되는 제2 및 제3 더미 게이트 전극을 포함하는 복수의 더미 게이트 전극을 형성하되, 상기 제1 더미 게이트 전극은 상기 복수의 제1 프리 게이트 스페이서의 제1 쌍 사이에 배치되고, 상기 제2 더미 게이트 전극은 상기 복수의 제1 프리 게이트 스페이서 중 어느 하나와 상기 복수의 제2 프리 게이트 스페이서 중 어느 하나를 포함하는 제2 쌍 사이에 배치되고, 상기 제3 더미 게이트 전극은 상기 복수의 제2 프리 게이트 스페이서의 제3 쌍 사이에 배치되고, 상기 복수의 제1 프리 게이트 스페이서를 제거하고, 상기 복수의 제2 프리 게이트 스페이서로부터 복수의 더미 게이트 스페이서를 형성하고, 상기 복수의 더미 게이트 스페이서를 복수의 에어 스페이서로 대체하는 것을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 제1 방향으로 연장되는 액티브 핀 구조체를 포함하는 기판, 상기 액티브 핀 구조체 상에 배치되는 제1 및 제2 금속 게이트 전극, 상기 제1 및 제2 금속 게이트 전극 사이 및 상기 액티브 핀 구조체 상에 배치되는 소오스/드레인 전극으로, 제1 폭을 갖는 상면과, 상기 제1 폭 보다 작은 제2 폭을 갖는 하면을 포함하는 소오스/드레인 전극, 상기 소오스/드레인 전극의 제1 측벽과 상기 제1 금속 게이트 전극 사이에 배치되는 제1 에어 스페이서 및 상기 소오스/드레인 전극의 제2 측벽과 상기 제2 금속 게이트 전극 사이에 배치되는 제2 에어 스페이서를 포함하고, 상기 제1 에어 스페이서 및 상기 제2 에어 스페이서는, 상기 제1 방향과 교차하는 제2 방향으로 연장될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법의 순서도이다.
도 2a 내지 도 12a는, 도 1의 순서도에 따라 형성된 반도체 장치의 평면도이다.
도 2b 내지 도 12b는, 도 2a 내지 도 12a의 X-X'선을 따라 절단한 단면도이다.
도 13은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 순서도이다.
도 14a 내지 도 23a는, 도 13의 순서도에 따라 형성된 반도체 장치의 평면도이다.
도 14b 내지 도 23b는, 도 14a 내지 도 23a의 X-X'선을 따라 절단한 단면도이다.
도 24는, 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치를 포함하는 반도체 모듈을 도시한 도면이다.
도 25 및 도 26은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1, 도 2a 내지 도 12a 및 도 2b 내지 도 12b를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법의 순서도이다. 도 2a 내지 도 12a는, 도 1의 순서도에 따라 형성된 반도체 장치의 평면도이다. 도 2b 내지 도 12b는, 도 2a 내지 도 12a의 X-X'선을 따라 절단한 단면도이다.
도 1, 도 2a 내지 도 12a 및 도 2b 내지 도 12b를 참조하면, 본 발명의 기술적 사상에 따른 반도체 장치는, 예를 들어, 게이트 전극과 소오스/드레인 전극 사이의 에어 스페이서(air spacer)를 포함하는 트랜지스터를 포함할 수 있다. 에어 스페이서는, 게이트 전극과 소오스/드레인 전극 사이를 전기적으로 고립시키는 역할을 할 수 있다.
도 2a는, 본 발명의 몇몇 실시예들에 따라 도 1의 단계(100)가 수행된 후, 기판 상에 형성된 복수의 더미 게이트 패턴을 도시한 평면도이다. 도 2b는, 본 발명의 몇몇 실시예들에 따라 도 2a의 X-X'선을 따라 절단한 단면도이다.
도 2a 및 도 2b를 참조하면, 기판(100)은, 실리콘 또는 실리콘 저마늄 합금을 포함하는 반도체 물질을 포함할 수 있다. 몇몇 실시예에서, 기판(100)은, 액티브 핀 구조체(110) 및 분리 영역(isolation region)(120)을 포함할 수 있다.
액티브 핀 구조체(110)는, 분리 영역(120)으로부터 돌출될 수 있다. 액티브 핀 구조체(110)는, 제1 방향(x)으로 연장될 수 있고, 분리 영역(120)에 의해 감싸질 수 있다. 액티브 핀 구조체(110)의 상면은, 분리 영역(120)의 상면 보다 높을 수 있다.
액티브 핀 구조체(110)는, 트랜지스터의 한 부분일 수 있고, 이는 트랜지스터에 인가되는 게이트 전압에 응답하여 전류가 흐를 수 있는 채널 영역으로 동작할 수 있다.
복수의 더미 게이트 구조체(200)는, 기판(100) 상에 형성될 수 있다. 더미 게이트 구조체(200)는, 제1 더미 게이트 구조체(200A)를 포함할 수 있다. 제1 더미 게이트 구조체(200A)는, 제2 방향(y)으로 연장되고, 액티브 핀 구조체(110)와 교차될 수 있다.
소오스/드레인 쌍은, 이온 주입 공정 또는 확산 공정을 이용하여, 컨택 영역(400)으로 불순물 원자를 도핑함으로써, 제1 더미 게이트 구조체(200A)의 양측에 형성될 수 있다. 소오스/드레인은 액티브 핀 구조체(110)의 컨택 영역(400)에 형성될 수 있다. 몇몇 실시예에서, 소오스/드레인 컨택 및 소오스/드레인 전극은, 소오스/드레인 상에 형성될 수 있다. 제1 더미 게이트 구조체(200A)는, 본 발명의 기술적 사상에 따른 반도체 장치 제조 방법이 수행된 후, 트랜지스터가 될 수 있다.
더미 게이트 구조체(200)는 또한, 분리 영역(120) 상에 형성되는 제2 더미 게이트 구조체(200B1 및 200B2)를 포함할 수 있다. 제2 더미 게이트 구조체(200B1 및 200B2)는, 트랜지스터로서 기능하지 않을 수 있다. 설명의 편의를 위해, 반도체 장치의 제한된 영역만 도면에 도시하였다. 제2 더미 게이트 구조체(200B1 및 200B2)는, 다른 액티브 핀 구조체와 교차할 수 있고, 더 연장되어 형성될 수도 있다. 이 경우, 제2 더미 게이트 구조체(200B1 및 200B2)와 다른 액티브 핀 구조체가 중첩되는 영역은, 트랜지스터를 형성할 수 있다.
더미 게이트 구조체(200)는 또한, 액티브 핀 구조체(110)의 단부 상에 형성되는 제3 더미 게이트 구조체(200C1 및 200C2)를 포함할 수 있다. 제3 더미 게이트 구조체(200C1 및 200C2)는, 액티브 핀 구조체(110)와 분리 영역(120) 사이의 경계선 상에 형성될 수 있다. 예를 들어, 더미 게이트 구조체(200)는, 액티브 핀 구조체(110) 상과 분리 영역(120) 상 모두에 배치될 수 있다.
제3 더미 게이트 구조체(200C1 및 200C2)는, 트랜지스터로서 기능하지 않을 수 있다. 설명의 편의를 위해, 반도체 장치의 제한된 영역만 도면에 도시하였다. 제3 더미 게이트 구조체(200C1 및 200C2)는, 다른 액티브 핀 구조체와 교차할 수 있고, 더 연장되어 형성될 수 있다. 이 경우, 제3 더미 게이트 구조체(200C1 및 200C2)와 다른 액티브 핀 구조체가 중첩되는 영역은, 트랜지스터를 형성할 수 있다.
설명의 편의를 위해, 액티브 핀 구조체(110)는, 세 개의 더미 게이트 구조체(200A, 200C1, 및 200C2)와 중첩되는 것으로 도시하였다. 그러나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 네 개 또는 그 이상의 더미 게이트 구조체들이, 액티브 핀 구조체(110)와 중첩될 수 있음은 물론이다.
몇몇 실시예에서, 각각의 더미 게이트 구조체(200)는, 더미 게이트 패턴(210), 마스크 패턴(220) 및 프리 게이트 스페이서(preliminary gate spacer)(230)를 포함할 수 있다.
복수의 트랜치(300)는, 더미 게이트 구조체(200)들 사이에 형성될 수 있다. 예를 들어, 트랜치(300)는, 두 개의 인접한 프리 게이트 스페이서(230) 사이에 형성될 수 있다.
더미 게이트 구조체(200)는, 예를 들어, x축과 평행한 제1 방향을 따라 반복적으로 정렬될 수 있다. 더미 게이트 구조체(200)는, 제1 폭(W1)을 갖고, 제1 방향으로 서로 이격될 수 있다. 몇몇 실시예에서, 제1 폭(W1)은, 트랜치(300)의 너비일 수 있다. 각 더미 게이트 구조체(200)는, 예를 들어, y축과 평행한 제2 방향으로 연장될 수 있다. 각 더미 게이트 구조체(200)는, z축과 평행한 제3 방향으로, 액티브 핀 구조체(110)의 상면 상에 연장될 수 있다. 각 더미 게이트 구조체(200)는, 제1 높이(H1)을 가질 수 있다. 제1 높이(H1)는, 액티브 핀 구조체(110)의 상면과 프리 게이트 스페이서(230)의 상면 사이의 길이일 수 있다.
트랜치(300)는, 인접한 두 개의 더미 게이트 구조체(200) 사이에 형성될 수 있다. 따라서, 트랜치(300)는, 제2 방향으로 연장될 수 있다. 이 경우, 액티브 핀 구조체(110) 상에 형성된 트랜치(300)는, 제1 폭(W1)/제1 높이(H1)의 종횡비를 가질 수 있다. 종횡비가 커질수록, 트랜치(300)를 관통하여, 액티브 핀 구조체(110) 상에 소오스/드레인 전극을 형성하는 것이 어려워질 수 있다.
더미 게이트 패턴(210)은, 기판(100) 상에 형성될 수 있다. 몇몇 실시예에서, 더미 게이트 패턴(210)은, 비정질 실리콘 또는 폴리 실리콘을 포함할 수 있다. 더미 게이트 패턴(210)은, 후속 공정에서, 대체 금속 게이트 공정(replacement-metal-gate (RMG) process)을 이용하여 금속 게이트 전극으로 대체될 수 있다.
마스크 패턴(220)은, 더미 게이트 패턴(210)의 상면 상에 형성될 수 있다. 마스크 패턴(220)은, 제1 마스크 패턴(220A)과 제2 마스크 패턴(220B)을 포함할 수 있다. 제1 마스크 패턴(220A)은, 더미 게이트 패턴(210)의 상면 상에 형성될 수 있다. 제2 마스크 패턴(220B)은, 제1 마스크 패턴(220A)의 상면 상에 형성될 수 있다.
몇몇 실시예에서, 마스크 패턴(220)은, 더미 게이트 층으로부터 더미 게이트 패턴(210)을 형성하기 위한 식각 마스크로 이용될 수 있다. 더미 게이트 패턴(210)을 형성하기 전에, 더미 게이트 층은, 기판(100) 상에, 기판(100)을 덮도록 형성될 수 있다. 마스크 패턴(220)을 식각 마스크로 하는 식각 공정에서, 더미 게이트 층은, 더미 게이트 패턴(210)으로 패터닝될 수 있다. 몇몇 실시예에서, 식각 공정은, RIE(reactive ion etching) 공정을 포함하는 방향성 식각 공정을 포함할 수 있다.
몇몇 실시예에서, 제1 마스크 패턴(220A)은, 실리콘 나이트라이드를 포함할 수 있다. 제2 마스크 패턴(220B)은, 실리콘 산화물(silicon oxide)을 포함할 수 있다. 그러나 본 발명이 이에 제한되는 것은 아니고, 예를 들어, 다양한 물질들은, 더미 게이트 층을 더미 게이트 패턴(210)으로 패터닝하기 위한 식각 마스크로서 역할할 수 있다.
프리 게이트 스페이서(230)는, 더미 게이트 패턴(210)의 측벽 상에 형성될 수 있다. 프리 게이트 스페이서(230)는, 각 더미 게이트 패턴(210)의 측벽 및 제1 마스크 패턴(220A)의 측벽을 완전히 덮을 수 있다. 또한, 프리 게이트 스페이서(230)는, 제2 마스크 패턴(220B)의 측벽을 부분적으로 덮을 수 있다.
몇몇 실시예에서, 프리 게이트 스페이서 층은, 증착 공정을 이용하여, 더미 게이트 패턴(210) 및 마스크 패턴(220) 상에 컨포멀하게(conformally) 형성될 수 있다. 프리 게이트 스페이서 층은, 더미 게이트 패턴(210), 마스크 패턴(220) 및 기판(100)을 완전히 덮을 수 있다. 증착 공정은, CVD(chemical vapor deposition) 공정을 포함할 수 있다. 방향성 식각 공정은, 예를 들어, RIE 공정을 포함할 수 있고, 이는 프리 게이트 스페이서(230)를 형성하기 위해, 프리 게이트 스페이서 층에 대해 수행될 수 있다. RIE 공정의 식각 가스의 방향성으로 인해, 프리 게이트 스페이서(230)는 RIE 공정이 완료된 후, 더미 게이트 패턴(210)의 측벽 상에 남아있을 수 있다.
몇몇 실시예에서, 프리 게이트 스페이서(230)는, SiBCN 또는 SiN을 포함할 수 있다.
프리 게이트 스페이서(230)는, 액티브 핀 구조체(110)의 컨택 영역(400)을 정의하는 두께(T)를 가질 수 있다. 소오스/드레인 전극은, 후속 공정에서, 컨택 영역(400) 상에 형성될 수 있다. 프리 게이트 스페이서(230)는, 몇몇 실시예에서, 에어 스페이서(air spacer)로 대체될 수 있다. 이 경우, 에어 스페이서의 너비는, 프리 게이트 스페이서(230)의 두께(T)와 실질적으로 같거나, 두께(T) 보다 적을 수 있다.
프리 게이트 스페이서(230)의 두께(T)는, 후속 공정에서, 에어 스페이서가 금속 게이트 전극과 소오스/드레인 전극 사이에 형성되도록 셋팅될 수 있다. 몇몇 실시예에서, 프리 게이트 스페이서(230)는, 에어 스페이서로 대체될 수 있고, 더미 게이트 패턴(210)은, 금속 게이트 전극으로 대체될 수 있으며, 소오스/드레인 전극은, 컨택 영역(400) 상에 형성될 수 있다. 에어 스페이서의 형성에 관한 자세한 사항은 후술한다. 금속 게이트 전극은, RMG 공정에서 형성될 수 있으며, 이에 관한 자세한 사항은 후술한다.
도 2a 및 도 2b의 방향은, 특별히 명시되지 않는 한, 다른 도면에서 사용 가능하고, x, y, 및 z축의 표시는 다른 도면에서 생략될 수 있다.
도 3a 및 도 3b를 참조하면, 본 발명의 몇몇 실시예들에 따른 도 1의 단계(200)가 형성된 후, 에피텍셜 층(410)은 컨택 영역(400) 상에 형성될 수 있다. 몇몇 실시예에서, 에피텍셜 층(410)은, 액티브 핀 구조체(110)의 상면을 시드 층(seed layer)으로 이용하여 에피텍셜 성장될 수 있다. 에피텍셜 층(410)은, 분리 영역(120) 상에는 형성되지 않을 수 있다.
몇몇 실시예에서, 분리 영역(120)은, 예를 들어, 실리콘 산화물을 포함할 수 있다. 몇몇 실시예에서, 불순물 원자는, 반응 가스와 함께, 불순물 원자를 흘려보냄으로써 에피텍셜 층(410)에 도핑될 수 있다. 예를 들어, 반응 가스는, SiH4 또는 H2/SiH4의 혼합물을 포함할 수 있다.
몇몇 실시예에서, 에피텍셜 층(410)은, 실리콘 또는 실리콘 저마늄(SiGe) 합금을 포함할 수 있다. 에피텍셜 층(410)은, 에피텍셜 층(410) 상에 실리사이드화(silicidation) 공정이 수행된 후, 실리사이드 컨택 층이 될 수 있다. 실리사이드화 공정에서, 에피텍셜 층(410)은, 실리사이드 컨택 층이 되기 위해, 소오스/드레인 전극과 반응할 수 있다. 소오스/드레인 전극은, 에피텍셜 층(410) 상에 형성될 수 있고, 금속 물질을 포함할 수 있다. 실리사이드 컨택 층은, 액티브 핀 구조체(110)와 소오스/드레인 전극 사이의 컨택 저항을 감소시킬 수 있다.
도 4a 및 도 4b를 참조하면, 본 발명의 몇몇 실시예들에 따른 도 1의 단계(300)가 수행된 후, 복수의 금속 게이트 전극(700)이 형성될 수 있다. RMG 공정은, 도 3a 및 도 3b의 결과 구조체에 대해 수행될 수 있다. RMG 공정에서, 제1 마스크 패턴(220A) 및 더미 게이트 패턴(210)은 제거되고, 금속 게이트 전극(700)은, 기판(100) 상에, 도 3b의 더미 게이트 패턴(210) 자리에 형성될 수 있다. RMG 공정이 수행되기 전, 복수의 프리 ILD 패턴(600)은, 분리 영역(120) 및 에피텍셜 층(410) 상에 형성될 수 있다.
몇몇 실시예에서, 금속 게이트 전극(700)은, Al, W 또는 Cu를 포함할 수 있다.
복수의 게이트 전극 캡(710)은, 금속 게이트 전극(700)의 상면 상에 형성될 수 있다. 몇몇 실시예에서, 게이트 전극 캡(710)은, SiBCN 또는 SiN을 포함할 수 있다. 몇몇 실시예에서, 프리 게이트 스페이서(230)는, SiBCN 또는 SiN을 포함할 수 있다. 몇몇 실시예에서, 게이트 전극 캡(710) 및 프리 게이트 스페이서(230)는, 동일 물질을 포함할 수 있다.
각각의 금속 게이트 전극(700)과 각각의 게이트 전극 캡(710)은, 두 개의 인접한 프리 게이트 스페이서(230) 사이에 개재될 수 있다. RMG 공정 후에는, 에치 백 공정 또는 CMP 공정을 포함하는 평탄화 공정이 수행될 수 있다. 이 경우, 게이트 전극 캡(710)의 상면, 프리 ILD 패턴(600)의 상면 및 프리 게이트 스페이서(230)의 상면은 서로 동일 평면상에 놓일 수 있다.
도 5a, 도 6a 및 도 5b, 도 6b를 참조하면, 본 발명의 몇몇 실시예들에 따라 도 1의 단계(400)가 수행된 후, 프리 에어 스페이서 영역이 형성될 수 있다.
도 5a 및 도 5b를 참조하면, 도 1의 단계(400)를 따라, 도 4a 및 도 4b의 결과 구조체 상에 제1 마스크(M1)가 형성될 수 있다. 몇몇 실시예에서, 제1 마스크(M1)는, 금속 게이트 전극(700A, 700B 및 700C) 및 에피텍셜 층(410)을 노출시키는 마스크 개구부(M1-O)를 포함할 수 있다. 마스크 개구부(M1-O)는, 금속 게이트 전극(700A, 700B 및 700C) 각각의 상에 형성된 게이트 전극 캡(710A, 710B 및 710C)를 노출시킬 수 있다. 마스크 개구부(M1-O)는 또한, 프리 ILD 패턴(600C 및 600D)을 노출시킬 수 있고, 프리 ILD 패턴(600A 및 600B)을 부분적으로 노출시킬 수 있다.
도 6a 및 도 6b를 참조하면, 본 발명의 몇몇 실시예들에 따른 도 1의 단계(400)가 수행된 후 프리 에어 스페이서 영역(P-ASR)가 형성될 수 있다. 프리 에어 스페이서 영역(P-ASR)은, 마스크 개구부(M1-O)에 의해 노출된 프리 게이트 스페이서(230) 및 게이트 전극 캡(710)을 제거함으로써 형성될 수 있다.
단계(400)에서, RIE 공정을 포함하는 이방성 식각 공정은, 도 5a 및 도 5b의 결과 구조체에 대해 수행될 수 있다. 제1 마스크(M1)은, RIE 공정에서 식각 마스크 역할을 할 수 있다.
몇몇 실시예에서, 프리 게이트 스페이서(230)는, SiN 또는 SiBCN을 포함할 수 있다. 또한, 게이트 전극 캡(710A, 710B 및 710C)은, SiN 또는 SiBCN을 포함할 수 있다. 이 경우, RIE 공정은, 프리 ILD 패턴(600A, 600B 및 600C) 및 금속 게이트 전극(700A, 700B 및 700C)에 대해 프리 게이트 스페이서(230) 및 게이트 전극 캡(710A, 710B 및 710C)에 대한 식각 선택비를 가질 수 있다. RIE 공정은 높은 에너지 가스를 포함하기 때문에, RIE 공정의 높은 에너지 가스의 충격으로 인해, 프리 ILD 패턴(600A, 600B 및 600C)이 물리적으로 제거될 우려가 있을 수 있다. 따라서, 금속 게이트 전극(700A, 700B 및 700C)의 모서리는, RIE 공정이 수행된 후, 둥글게 될 수 있다.
몇몇 실시예에서, 프리 에어 스페이서 영역(P-ASR)은, 에피텍셜 층(410), 금속 게이트 전극(700A, 700B 및 700C)의 측벽 및 프리 ILD 패턴(600A, 600B 및 600C)의 측벽을 노출시킬 수 있다. 프리 에어 스페이서 영역(P-ASR)은, 또한, 프리 에어 스페이서 영역(P-ASR)과 마주보는 프리 ILD 패턴(600A, 600B 및 600C)의 측벽을 노출시킬 수 있다. 프리 에어 스페이서 영역(P-ASR)은 또한, 기판(100)을 노출시킬 수 있다.
프리 에어 스페이서 영역(P-ASR)은, 금속 게이트 전극(700A)와 프리 ILD 패턴(600A) 사이의 분리 영역(120)의 상면 및 금속 게이트 전극(700C)과 프리 ILD 패턴(600B) 사이의 분리 영역(120)의 상면을 노출시킬 수 있다. 프리 에어 스페이서 영역(P-ASR)은, 또한, 예를 들어, 금속 게이트 전극(700A)와 프리 ILD 패턴(600C) 사이의 액티브 핀 구조체의 상면을 노출시킬 수 있다.
도 7a-도 9a 및 도 7b-도 9b를 참조하면, 본 발명의 몇몇 실시예들에 따른 도 1의 단계(500)가 수행된 후, 도 6a 및 도 6b의 결과 구조체 상에 희생 스페이서(260)가 형성될 수 있다.
도 7a 및 도 7b를 참조하면, 희생 스페이서 막(250)은, 도 6a 및 도 6b의 프리 에어 스페이서 영역(P-ASR)을 완전히 채울 수 있다. 몇몇 실시예에서, 희생 스페이서 막(250)은, 도 6a 및 도 6b의 결과 구조체를 완전히 덮을 수 있다. 희생 스페이서 막(250)의 형성 후, 에치 백 공정 또는 CMP 공정을 포함하는 평탄화 공정은, 도 7b의 파선(DL)이 나타내는 바와 같이, 기결정된 깊이까지 희생 스페이서 막(250)에 대해 수행될 수 있다. 이 경우, 프리 ILD 패턴(600A 내지 600D)은, 도 8b의 ILD 패턴(600A' 내지 600D')이 될 수 있다. 또한, 희생 스페이서 막(250)은, 도 8b의 희생 스페이서 패턴(250A, 250B 및 250C)이 될 수 있다. 희생 스페이서 패턴(250A, 250B 및 250C)은, ILD 패턴(600C' 및 600D')에 의해 서로 이격될 수 있다.
평탄화 공정에서, 도 7b의 프리 ILD 패턴(600A 내지 600D)의 둥근 모서리 부분은 제거되어, ILD 패턴(600A' 내지 600D')의 상면은, 희생 스페이서 패턴(250A, 250B 및 250C)의 상면과 동일 평면 상에 놓일 수 있다.
도 8a 및 도 8b를 참조하면, 본 발명의 몇몇 실시예들에 따른 도 1의 단계(500)에서 제2 마스크(M2)가 형성될 수 있다. 몇몇 실시예에서, 제2 마스크(M2)는, 도 9b의 희생 스페이서(260)를 형성하기 위한 마스크 개구부(M2-O1 및 M2-O2)를 포함할 수 있다. 제2 마스크(M2)가 형성되기 전에, 산화막(610)은, ILD 패턴(600A' 내지 600D')의 상면 상 및 희생 스페이서 패턴(250A, 250B 및 250C)의 상면 상에 형성될 수 있다. 몇몇 실시예에서, 산화막(610) 및 ILD 패턴(600A' 내지 600D')은, 동일 물질을 포함할 수 있다.
도 9a 및 도 9b를 참조하면, 본 발명의 몇몇 실시예들에 따른 도 1의 단계(500)가 수행된 후, 희생 스페이서(260)가 형성될 수 있다. 단계(500)에서, RIE 공정을 포함하는 이방성 식각 공정은, 도 8a 및 도 8b의 결과 구조체에 대해 수행될 수 있다. 제2 마스크(M2)는, RIE 공정에서 식각 마스크 역할을 할 수 있다.
몇몇 실시예에서, 에피텍셜 층(410)을 보호하기 위한 식각 정지막은, 에피텍셜 층(410)과 ILD 패턴(600A' 내지 600D') 사이에 형성될 수 있다.
이 경우, 마스크 개구부(M2-O1 및 M2-O2)의 폭은, 에피텍셜 층(410A 및 410B)의 폭 보다 클 수 있다. 마스크 개구부(M2-O1 및 M2-O2)는, 금속 게이트 전극(700A, 700B 및 700C)의 측벽 상에 형성된 희생 스페이서(260)를 노출시킬 수 있다. 몇몇 실시예에서, 마스크 개구부(M2-O1 및 M2-O2)의 폭과 에피텍셜 층(410A 및 410B)의 폭은, 액티브 핀 구조체가 연장된 방향을 따라 측정된 것일 수 있다.
마스크 개구부(M2-O1 및 M2-O2)의 길이는, 에피텍셜 층(410A 및 410B)의 길이 보다 클 수 있다. 마스크 개구부(M2-O1 및 M2-O2)는, 도 9a에 도시된 바와 같이, 에피텍셜 층(410A 및 410B)에 의해 덮어지지 않는 분리 영역(120)을 노출시킬 수 있다. 도 2a 및 도 2b에 도시된 바와 같이, 분리 영역(120)은, 액티브 핀 구조체(110)를 감쌀 수 있다.
RIE 공정은, 희생 스페이서(260)를 형성하기 위해, 도 8b의 희생 스페이서 패턴(250A 내지 250C)에 대해 수행될 수 있다. 식각 정지막은, RIE 공정에서, 에피텍셜 층(410A 및 410B)를 보호할 수 있다. RIE 공정이 수행된 후, 식각 정지막은 제거될 수 있고, 에피텍셜 층(410A 및 410B)은 컨택 홀(CH1 및 CH2)을 통해 노출될 수 있다. 컨택 홀(CH1 및 CH2)은, 희생 스페이서(260)에 의해 정의될 수 있다. 예를 들어, 컨택 홀(CH1 및 CH2)은 희생 스페이서(260)에 자기정렬될 수 있다. 몇몇 실시예에서, RIE 공정은, 에피텍셜 층(410A 및 410B)가 노출될 때까지 수행될 수 있다.
도 10a 및 도 10b를 참조하면, 본 발명의 몇몇 실시예들에 따른 도 1의 단계(600)가 수행된 후, 소오스/드레인 전극(420)은 컨택 홀(CH1 및 CH2) 내에 형성될 수 있다. 몇몇 실시예에서, 금속 층은, 도 9a 및 도 9b의 결과 구조체 상에 형성될 수 있다. 금속 층은, 컨택 홀(CH1 및 CH2)을 완전히 채울 수 있다. 에치 백 공정 또는 CMP 공정을 포함하는 평탄화 공정은, 소오스/드레인 전극(420)을 형성하기 위해 수행될 수 있다. 컨택 홀(CH1 및 CH2)을 채우는 평탄화된 금속 층은, 소오스/드레인 전극(420)이 될 수 있다. 소오스/드레인 전극(420)은, Al, W, 또는 Cu를 포함하는 금속을 포함할 수 있다. 몇몇 실시예에서, 소오스/드레인 전극(420)은, 서로 적층된 두 개 이상의 금속 층을 포함할 수 있다. 소오스/드레인 전극(420)은, 예를 들어, Ti, Mo, 또는 Ta를 더 포함할 수도 있다.
소오스/드레인 전극(420)은, 하부 및 상부를 포함할 수 있다. 예를 들어, 소오스/드레인 전극(420)의 하부는, 에피텍셜 층(410A 및 410B)와 접할 수 있다. 예를 들어, 소오스/드레인 전극(420)의 상부는, 희생 스페이서(260) 상에 형성되는 오버행 부분(overhang part)(420-OP)을 포함할 수 있다. 소오스/드레인 전극(420)의 상부는, 오버행 부분(420-OP)을 포함할 수 있다.
몇몇 실시예에서, 실리사이드화 공정은, 소오스/드레인 전극(420)이 형성된 후 수행될 수 있다. 예를 들어, 소오스/드레인 전극(420)은, 도 11b의 실리사이드 층(410A' 및 410B')을 형성하도록, 소오스/드레인 전극(420)과 액티브 핀 구조체(110) 사이의 경계에서 에피텍셜 층(410)과 반응할 수 있다. 도 11b의 실리사이드 층(410A' 및 410B')은, 소오스/드레인 전극(420)과 액티브 핀 구조체(110) 사이의 컨택 저항을 감소시킬 수 있다. 도 11b의 실리사이드 층(410A' 및 410B')은, 액티브 핀 구조체(110)과 소오스/드레인 전극(420) 사이에 배치된 소오스/드레인 컨택일 수 있다.
몇몇 실시예에서, 실리사이드화 공정은, 후에 수행될 수 있다. 이 경우, 도 11B의 구성요소(410A' 및 410B')는, 도 10b의 에피텍셜 층(410A 및 410B)과 동일한 구성요소로 취급될 수 있다. 설명의 편의를 위해, 실리사이드화 공정은, 도 12b의 에어 스페이서(250)가 형성되기 전에 수행된 것으로 가정한다.
몇몇 실시예에서, 에피텍셜 층(410)은, 실리사이드 층(410A' 및 410B')을 형성하기 위해 완전히 소모될 수 있다. 몇몇 실시예에서, 에피텍셜 층(410)은, 실리사이드 층(410A' 및 410B')을 형성하기 위해 부분적으로 소모될 수 있다. 이 경우, 에피텍셜 층(410)의 부분은, 실리사이드화 공정이 완료된 후에도 남아있을 수 있다.
몇몇 실시예에서, 도 9b의 결과 구조체 상에 금속 층을 형성하기 전, 제2 마스크(M2)는 제거될 수 있다.
도 11a 및 도 11b를 참조하면, 본 발명의 몇몇 실시예들에 따른 도 1의 단계(700)가 수행된 후, 에어 스페이서 영역(ASR)이 형성될 수 있다. 에어 스페이서 영역(ASR)은, 소오스/드레인 전극(420A 및 420B)의 측벽을 노출시킬 수 있다. 에어 스페이서 영역(ASR)은, 액티브 핀 구조체(110) 및 분리 영역(120)을 노출시킬 수 있다.
몇몇 실시예에서, 에어 스페이서 영역(ASR)은, 습식 식각 공정 또는 건식 식각 공정을 포함하는 등방성 식각 공정을 이용하여 희생 스페이서(260)를 제거함으로써 형성될 수 있다. 등방성 식각 공정은, ILD 패턴(600'), 금속 게이트 전극(700) 및 소오스/드레인 전극(420)에 대한 희생 스페이서(260)의 식각 선택비를 갖는 에천트 또는 에천트 가스를 포함할 수 있다. 등방성 식각 공정은 또한, 분리 영역(120) 및 액티브 핀 구조체(110)로부터 희생 스페이서(260)에 대한 선택성을 가질 수 있다. 등방성 식각 공정은, 실리사이드 층(410A' 및 410B')(또는 에피텍셜 층)으로부터 희생 스페이서(260)에 대한 선택성을 가질 수 있다.
도 12a 및 도 12b를 참조하면, 본 발명의 몇몇 실시예들에 따른 도 1의 단계(800)가 수행된 후, 에어 스페이서가 형성될 수 있다. 저유전율(low-k) ILD 패턴(630)은 증착 공정을 이용하여, 도 11a 및 도 11b의 에어 스페이서 영역(ASR) 내에 형성될 수 있다.
저유전율(low-k) ILD 패턴(630)을 증착시키기 위한 증착 공정은, 저유전율(low-k) ILD 패턴(630) 내부에 보이드(void)가 형성되도록 제어될 수 있다. 도 12a에 도시된 바와 같이, 저유전율(low-k) ILD 패턴(630)은, 에어 스페이서 영역(ASR)을 완전히 채울 수 있다. 그러나, 저유전율(low-k) ILD 패턴(630)은, 그 내부에 보이드를 포함할 수 있고, 보이드는 에어 스페이서(250) 일 수 있다.
에어 스페이서(250)는, 서로 이격된 복수의 에어 스페이서(250A 내지 250F)를 포함할 수 있다. 복수의 에어 스페이서(250A 내지 250F)는, 제1 방향(X축 방향)과 평행한 방향으로 정렬되어 있을 수 있다. 복수의 에어 스페이서(250A 내지 250F)는, 제2 방향을 따라 서로 평행할 수 있다. 복수의 에어 스페이서(250A 내지 250F)는, 제2 방향을 따라 연장될 수 있다. 에어 스페이서(250A 내지 250E)는, 소오스/드레인 전극(420)과 금속 게이트 전극(700) 사이에 배치될 수 있다. 에어 스페이서(250A 내지 250E)는, ILD 패턴(600')과 금속 게이트 전극(700) 사이에 배치될 수 있다.
에어 스페이서(250A 내지 250E)는, 소오스/드레인 전극(420)의 오버행 부분(420-OP) 아래에 배치될 수 있다. 몇몇 실시예에서, 오버행 부분(420-OP)은, 오직 제1 방향을 따라 연장되고, 제2 방향을 따라서는 형성되지 않을 수 있다. 이 경우, 에어 스페이서(250A 내지 250E)는, 서로 연결되지 않고, 서로 이격될 수 있다.
몇몇 실시예에서, 소오스/드레인 전극(420)은 제1 너비를 갖는 상면과, 제1 너비보다 작은 제2 너비를 갖는 하면을 포함할 수 있다. 제1 너비 및 제2 너비는, 제1 방향으로 측정된 값일 수 있다.
액티브 핀 구조체(110) 상에 형성된 에어 스페이서(250B 내지 250E) 각각의 너비는, 소오스/드레인 전극(420)의 제1 너비 및 제2 너비의 차이와 같거나, 실질적으로 동일할 수 있다. 이 경우, 에어 스페이서(250B 내지 250E) 각각의 너비는, 제1 방향을 따라 측정된 값일 수 있다.
몇몇 실시예에서, 저유전율(low-k) ILD 패턴(630)은, 액티브 핀 구조체(110) 상에 형성될 수 있다. 또한, ILD 패턴(600)은, 분리 영역(120) 상에 형성될 수 있다. 몇몇 실시예에서, 저유전율(low-k) ILD 패턴(630)은, 유전체 상수가 ILD 패턴(600)의 유전체 상수보다 작은 저유전율 ILD 물질을 포함할 수 있다. 예를 들어, 저유전율(low-k) ILD 패턴(630)은, OSG(organic silica glasses)를 포함하는 저유전율 ILD 물질을 포함할 수 있고, ILD 패턴(600)은, 실리콘 산화물을 포함할 수 있다.
몇몇 실시예에서, 게이트 전극 캡(710)은 분리 영역(120) 상에 형성될 수 있고, 저유전율(low-k) ILD 패턴(630)은, 액티브 핀 구조체(110) 상에 형성될 수 있다. 예를 들어, 액티브 핀 구조체(110) 상에 형성된 금속 게이트 전극(700)은, 저유전율(low-k) ILD 패턴(630)에 의해 감싸질 수 있다.
이하에서, 도 13, 도 14a 내지 도 23a, 도 14b 내지 도 23b를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 13은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 순서도이다. 도 14a 내지 도 23a는, 도 13의 순서도에 따라 형성된 반도체 장치의 평면도이다. 도 14b 내지 도 23b는, 도 14a 내지 도 23a의 X-X'선을 따라 절단한 단면도이다.
예를 들어, 반도체 장치는, 게이트 전극과 소오스/드레인 전극 사이에 형성된 에어 스페이서를 갖는 트랜지스터를 포함할 수 있다. 에어 스페이서는, 게이트 전극과 소오스/드레인 전극 사이를 전기적으로 고립시키는 역할을 할 수 있다.
도 13의 단계(100) 및 단계(200)는, 도 1의 단계(100) 및 단계(200)와 실질적으로 동일할 수 있다. 설명의 편의를 위해, 도 13의 남은 단계들은, 도 3a 및 도 3b의 결과 구조체를 참고하여 설명한다.
도 14a 내지 도 15a 및 도 14b 내지 도 15b를 참조하면, 본 발명의 몇몇 실시예들에 따른 도 13의 단계(250)가 수행된 후, 라이너 층(240)이 형성될 수 있다.
도 14a 및 도 14b를 참조하면, 도 3a 및 도 3b의 결과 구조체 상에, 에피텍셜 층(410)을 덮는 제1 마스크(M1)가 형성될 수 있다. 예를 들어, 제1 마스크(M1)는, 액티브 핀 구조체(110) 상에 형성될 수 있다. 몇몇 실시예에서, 분리 영역(120) 상에 배치된 프리 게이트 스페이서(230)는, 식각 공정을 이용하여 제거될 수 있다. 분리 영역(120) 상에 배치된 프리 게이트 스페이서(230)가 제거된 후, 제1 마스크(M1)도 제거될 수 있다. 제1 마스크(M1)는, 식각 공정에서 식각 마스크로 이용될 수 있다.
도 15a 및 도 15b를 참조하면, 액티브 핀 구조체(110) 및 분리 영역(120) 상에 라이너 층(240)이 형성될 수 있다. 제1 마스크(M1)는, 라이너 층(240)이 형성되기 전에 제거될 수 있다. 라이너 층(240)은, 분리 영역(120) 상에 형성된 더미 게이트 패턴(210) 및 액티브 핀 구조체(110) 상에 형성된 프리 게이트 스페이서(230) 상에 컨포멀하게 형성될 수 있다.
몇몇 실시예에서, 라이너 층(240)의 두께는, 프리 게이트 스페이서(230)의 두께 보다 작을 수 있다. 라이너 층(240)의 두께 및 프리 게이트 스페이서(230)의 두께는, 제1 방향으로 측정된 두께일 수 있다.
도 16a 및 도 16b를 참조하면, 도 15a 및 도 15b의 결과 구조체 상에, ILD 패턴(600')이 형성될 수 있다. ILD 패턴(600')은, 라이너 패턴(240') 상에 형성될 수 있고, 도 15b의 트랜치(300)를 완전히 채울 수 있다. 몇몇 실시예에서, ILD 층은, 도 15a 및 도 15b의 결과 구조체를 완전히 덮을 수 있다. 그 후, 에치 백 공정 또는 CMP 공정을 포함하는 평탄화 공정은, 제1 마스크 패턴(220A)이 노출될 때까지, ILD 층에 대해 수행될 수 있다. 예를 들어, 제2 마스크 패턴(220B)은, 평탄화 공정에서 제거될 수 있다. 라이너 층(240)은, 라이너 패턴(240')이 될 수 있고, ILD 층은, ILD 패턴(600')이 될 수 있다.
프리 게이트 스페이서(230)는, 평탄화 공정이 수행되기 전의 프리 게이트 스페이서(230)의 높이와 비교하여, 평탄화 공정 수행 후 감소된 높이를 갖게될 수 있다. 프리 게이트 스페이서(230)의 길이는, 도 14에 도시된 바와 같이 제1 마스크(M1)에 의해 노출된 프리 게이트 스페이서(230)의 부분(230A)이 도 13의 단계(250)에서 제거되기 때문에, 감소될 수 있다. 길이는, 제2 방향을 따라 측정된 값일 수 있다.
이 경우, 도 16a 및 도 16b의 프리 게이트 스페이서(230)는, 도 16a의 평면도에서와 같이, 라이너 패턴(240') 및 제1 마스크 패턴(220A)에 의해 둘러싸일 수 있다. 액티브 핀 구조체(110) 상에 형성된 프리 게이트 스페이서(230)는, 더미 게이트 패턴(210) 및 프리 게이트 스페이서(230) 사이에 개재될 수 있다. 프리 게이트 스페이서(230)는, 분리 영역(120) 상에 남아있지 않을 수 있다.
도 17a 및 도 17b를 참조하면, 본 발명의 몇몇 실시예들에 따른 도 13의 단계(300)가 수행된 후, 금속 게이트 전극(700) 및 금속 전극 캡(710)이 형성될 수 있다. 이 경우, 금속 전극 캡(710)은, SiBCN을 포함할 수 있다. RMG 공정은, 도 16a 및 도 16b의 결과 구조체에 대해 수행될 수 있다.
몇몇 실시예에서, 금속 게이트 전극(700)은, 제1 금속 게이트 전극(700A), 제2 금속 게이트 전극(700B) 및 제3 금속 게이트 전극(700C)을 포함할 수 있다. 제1 금속 게이트 전극(700A)은, 분리 영역(120) 상에 형성되고, 두 개의 인접한 라이너 패턴(240') 사이에 배치될 수 있다. 제3 금속 게이트 전극(700C)은, 액티브 핀 구조체(110) 상에 형성되고, 두 개의 인접한 프리 게이트 스페이서(230) 사이에 배치될 수 있다. 제2 금속 게이트 전극(700B)은, 액티브 핀 구조체(110)와 분리 영역(120) 사이의 경계 상에 배치될 수 있다. 예를 들어, 제2 금속 게이트 전극(700B)은, 액티브 핀 구조체(110) 상 및 분리 영역(120) 상에 형성될 수 있다. 이 경우, 제2 금속 게이트 전극(700B)은, 경계에 인접한 라이너 패턴(240')과 프리 게이트 스페이서(230) 사이에 개재될 수 있다.
도 18a 내지 도 19a 및 도 18b 내지 도 19b를 참조하면, 본 발명의 몇몇 실시예들에 따른 단계(400) 수행 후, 자기정렬(Self aligned) 컨택 홀(SACH1, SACH2)이 형성될 수 있다.
도 18a 및 도 18b를 참조하면, 제2 마스크(M2)는, 자기정렬 컨택 홀(SACH1, SACH2)을 정의할 수 있다. 몇몇 실시예에서, 제2 마스크(M2)는, 제1 폭(W1)를 갖는 개구부(M2-O)를 포함할 수 있다. 제1 폭(W1)은, 에피텍셜 층(410)의 너비 보다 클 수 있다. 제2 마스크(M2)의 제1 폭(W1) 및 에피텍셜 층(410)의 너비는, 제1 방향을 따라 측정된 값일 수 있다.
제2 마스크(M2)를 형성하기 전에, 산화막(610)이, 도 17a 및 도 17b의 결과 구조체 상에 형성될 수 있다. 몇몇 실시예에서, 산화막(610) 및 ILD 패턴(600')은, 예를 들어, 실리콘 산화물을 포함하는 동일 물질을 포함할 수 있다.
도 19a 및 도 19b를 참조하면, 자기정렬 컨택 홀(SACH1, SACH2)이 형성될 수 있다. 자기정렬 컨택 홀(SACH1, SACH2)은, 게이트 스페이서(230')에 셀프 얼라인(self-aligned), 즉 자기정렬될 수 있다. 몇몇 실시예에서, RIE 공정을 포함하는 방향성 식각 공정은, 제2 마스크(M2)를 식각 마스크로 이용하여, 도 18a 및 도 18b의 결과 구조체에 대해 수행될 수 있다. 방향성 식각 공정은, 도 18b의 프리 게이트 스페이서(230)로부터 게이트 스페이서(230')를 형성하기 위해 수행될 수 있다. 이 경우, 라이너 패턴(240')은, 방향성 식각 공정에서 식각 정지막 역할을 할 수 있다. 라이너 패턴(240')은, 방향성(이방성)식각 공정에서 부분적으로 제거될 수 있지만, 에피텍셜 층(410) 상에 형성된 라이너 패턴(240') 부분은, 방향성 식각 공정에서 에피텍셜 층(410)을 보호하기 위해 남아있을 수 있다.
게이트 스페이서(230')의 형성 후, 남아있는 라이너 패턴(240')은, 습식 식각 또는 건식 식각을 포함하는 등방성 식각 공정을 이용하여 제거될 수 있다. 남아있는 라이너 패턴(240')을 제거하기 위한 등방성 식각 공정은, 자기정렬 컨택 홀(SACH1, SACH2)을 통해 에피텍셜 층(410)이 노출될 때까지 계속될 수 있다. 방향성 식각 공정에서, 개구부(M2-O1, M2-O2)를 통해 노출되는 프리 게이트 스페이서(230)는, 기결정된 깊이만큼 리세스될 수 있다. ILD 패턴(600')은, 방향성 식각 공정에서 완전히 제거될 수 있고, 남아있는 라이너 패턴(240')은 방향성 식각 공정에서 에피텍셜 층(410)을 보호할 수 있다.
도 20a 및 도 20b를 참조하면, 도 13의 단계(500) 수행 후, 소오스/드레인 전극(420)이 형성될 수 있다. 소오스/드레인 전극(420)은, 자기정렬 컨택 홀(SACH1, SACH2)을 완전히 채울 수 있고, 따라서 에피텍셜 층(410)과 접할 수 있다. 자기정렬 컨택 홀(SACH1, SACH2)의 형상에 따라, 소오스/드레인 전극(420)은, 제1 너비를 갖는 상면과, 제2 너비를 갖는 하면을 포함할 수 있다. 이 때, 제2 너비는, 제1 너비 보다 작을 수 있다.
예를 들어, 소오스/드레인 전극(420)은, 소오스/드레인 전극(420)의 제1 너비 및 제2 너비의 차이에 의한 오버행 부분(420-OH)을 포함할 수 있다. 오버행 부분(420-OH)은, 소오스/드레인 전극(420)의 바닥 부분을 향해 연장될 수 있다. 전술한바와 같이, 실리사이드화 공정은, 도 23b의 에어 스페이서(250)가 형성되기 전 또는 후에 수행될 수 있다.
설명의 편의를 위해, 실리사이드화 공정은, 도 23b의 에어 스페이서(250)의 형성 전 수행되는 것으로 가정한다. 이 경우, 에피텍셜 층(410)은, 도 21b의 실리사이드 층(410')이 될 수 있다.
도 21a 및 도 22a와 도 21b 및 도 22b를 참조하면, 본 발명의 몇몇 실시예들에 따른 도 13의 단계(600)가 수행된 후, 에어 스페이서 영역(ASR)이 형성될 수 있다.
도 21a 및 도 21b를 참조하면, 제3 마스크(M3)는, 도 22a 및 도 22b의 에어 스페이서 영역(ASR)을 정의하는 개구부(M3-O)를 포함할 수 있다. 제3 마스크(M3)를 식각 마스크로 이용하고, RIE 공정을 포함하는 방향성 식각 공정에서, 도 20b의 게이트 전극 캡(710)은 제거될 수 있고, 이에 따라 금속 게이트 전극(700)과 게이트 스페이서(230')가 노출될 수 있다.
게이트 전극 캡(710)이 제거된 후, 게이트 스페이서(230')는, 습식 식각 또는 건식 식각 공정을 포함하는 등방성 식각 공정에 의해 제거될 수 있다. 등방성 식각 공정은, 금속 게이트 전극(700) 및 소오스/드레인 전극(420)에 대해, 게이트 스페이서(230')를 선택적으로 제거할 수 있다. 등방성 시기각 공정은, 실리사이드 층(410') 및 액티브 핀 구조체(110)에 대해 게이트 스페이서(230')를 선택적으로 제거할 수 있다.
도 22a 및 도 22b를 참조하면, 본 발명의 몇몇 실시예들에 따른 도 13의 단계(600)가 수행된 후, 에어 스페이서 영역(ASR)이 형성될 수 있다.
에어 스페이서 영역(ASR)은, 너비(W11)를 갖는 상부와 너비(W22)를 갖는 하부를 포함할 수 있다. 너비(W22)를 갖는 하부는, 금속 게이트 전극(700) 및 소오스/드레인 전극(420)의 하부 사이에 개재될 수 있다. 에어 스페이서 영역(ASR)의 하부는, 소오스/드레인 전극(420)의 상부에 의해 가려져있을 수 있다. 예를 들어, 소오스/드레인 전극(420)의 상부는, 오버행 부분(420-OP)을 포함할 수 있다. CVD 공정 또는 스핀-온 코팅 공정을 이용한 증착 공정에서, 에어 스페이서 영역(ASR)의 하부는, 완전히 채워지지 않을 수 있고, 따라서 에어 스페이서 영역(ASR) 내에 보이드가 형성될 수 있다. 에어 스페이서 영역(ASR)의 상부는 완전히 채워질 수 있다.
도 23a 및 도 23b를 참조하면, 본 발명의 몇몇 실시예들에 따른 도 13의 단계(700)가 수행된 후, 에어 스페이서(250)가 형성될 수 있다. 저유전율 ILD 패턴(630)은, 에어 스페이서 영역(ASR)에 형성될 수 있다. 저유전율 ILD 패턴(630)은, 내부에 보이드를 포함할 수 있다. 저유전율 ILD 패턴(630)은, 에어 스페이서 영역(ASR)의 상부를 완전히 채울 수 있다. 반면, 저유전율 ILD 패턴(630)은, 에어 스페이서 영역(ASR)의 하부는 부분적으로 채워, 에어 스페이서(250)를 형성할 수 있다.
이하에서, 도 24를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 반도체 모듈을 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 사항은 생략한다.
도 24는, 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치를 포함하는 반도체 모듈을 도시한 도면이다.
도 24를 참조하면, 반도체 모듈(500)은, 반도체 장치(530)를 포함할 수 있다. 반도체 장치(530)는, 본 발명의 몇몇 실시예들에 따라 제조된 것일 수 있다. 반도체 장치(530)는, 반도체 모듈 기판(510) 상에 실장될 수 있다. 반도체 모듈(500)은, 반도체 모듈 기판(510) 상에 실장된 마이크로프로세서(520)를 더 포함할 수 있다. 입/출력 터미널(540)은, 반도체 모듈 기판(510)의 적어도 한 측면에 배치될 수 있다. 반도체 모듈(500)은, 메모리 카드 또는 SSD(Solid State Drive) 내에 포함될 수 있다.
이하에서, 도 25를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 전자 시스템에 대해 설명한다. 설명의 명확성을 위해 앞서 설명한 것과 중복되는 것은 생략한다.
도 25는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 25를 참조하면, 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치는, 전자 시스템(600)에 포함될 수 있다. 전자 시스템(600)은, 바디(610), 마이크로프로세서(620), 전원 공급 장치(630), 기능부(640) 및 디스플레이 제어부(650)를 포함할 수 있다. 바디(610)는, 시스템 보드 또는 인쇄회로기판(PCB) 등을 포함하는 마더보드일 수 있다. 마이크로프로세서(620), 전원 공급 장치(630), 기능부(640) 및 디스플레이 제어부(650)는, 바디(610) 상에 배치되거나 실장될 수 있다.
디스플레이부(660)는, 바디(610)의 상면 상에 적층될 수 있다. 예를 들어, 디스플레이부(660)는, 바디(610)의 표면에 배치되어, 디스플레이 제어부(650)에 의해 처리된 이미지를 표시할 수 있다. 전원 공급 장치(630)는, 외부 전원 공급기로부터 일정한 전압을 공급받고, 마이크로프로세서(620), 기능부(640), 디스플레이 제어부(650) 등에 전원을 공급하기 위한 다양한 전압 레벨을 생성할 수 있다. 마이크로프로세서(620)는, 기능부(640) 및 디스플레이부(660)를 제어하기 위해, 전원 공급 장치(630)로부터 전압을 공급받을 수 있다. 기능부(640)는, 전자 시스템(600)의 다양한 기능을 수행할 수 있다. 예를 들어, 전자 시스템(600)이 휴대폰 등과 같은 모바일 전자 제품인 경우, 기능부(640)는 외부 장치(670)와의 통신을 통해, 다이어링, 디스플레이부(660)로의 비디오 출력, 또는 스피커로의 음성 출력과 같은 무선 통신 기능을 수행하기 위한 다양한 구성요소들을 포함할 수 있다. 또한, 전자 시스템(600)이 카메라를 포함하는 경우, 이는 이미지 프로세서로 기능할 수 있다. 몇몇 실시예에서, 전자 시스템(600)이 저장 공간을 확장하기 위해 메모리 카드와 연결된 경우, 기능부(640)는 메모리 카드 컨트롤러로 기능할 수 있다. 기능부(640)는, 유선 또는 무선 통신부(680)를 통해, 외부 장치(670)와 신호를 교환할 수 있다. 나아가, 전자 시스템(600)이 기능 확장을 위해 USB를 요구하는 경우, 기능부(640)는 인터페이스 컨트롤러로 기능할 수 있다. 기능부(640)는, 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치를 포함할 수 있다.
이하에서, 도 26을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 전자 시스템에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 26은, 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 26을 참조하면, 전자 시스템(700)은, 모바일 장치 또는 컴퓨터에 포함될 수 있다. 예를 들어, 전자 장치(700)는, 버스(720)를 이용해 데이터 통신을 수행하는, 메모리 시스템(712), 마이크로프로세서(714), RAM(716) 및 사용자 인터페이스(718)를 포함할 수 있다. 마이크로프로세서(714)는, 전자 시스템(700)을 프로그램 및 제어할 수 있다. RAM(716)은, 마이크로프로세서(714)의 선택적 메모리로 이용될 수 있다. 예를 들어, 마이크로프로세서(714) 또는 RAM(716)은, 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치를 포함할 수 있다.
마이크로프로세서(714), RAM(716) 및/또는 다른 구성요소들은, 단일 패키지 내에 조립될 수 있다. 사용자 인터페이스(718)는, 전자 시스템(700)에 데이터를 입력하거나, 전자 시스템(700)으로부터 데이터를 출력하는 데에 이용될 수 있다. 메모리 시스템(712)은, 마이크로프로세서(714)의 선택적 코드, 마이크로프로세서(714)에 의해 처리된 데이터 또는, 외부로부터 수신받은 데이터를 저장할 수 있다. 메모리 시스템(712)은, 컨트롤러 및 메모리를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 액티브 핀 구조체
120: 분리 영역 200: 더미 게이트 구조체
230: 프리 게이트 스페이서 210: 더미 게이트 패턴

Claims (10)

  1. 기판 상에 액티브 핀 구조체 및 분리 영역을 형성하고,
    상기 액티브 핀 구조체 상에 복수의 에피텍셜 층을 형성하고,
    상기 액티브 핀 구조체 상에 복수의 제1 금속 게이트 전극을 형성하되, 상기 복수의 제1 금속 게이트 전극 각각과 상기 복수의 에피텍셜 층 각각은, 상기 액티브 핀 구조체 상에, 제1 방향으로 교대로 배치되고,
    상기 복수의 에피텍셜 층 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 ILD 패턴을 형성하고,
    상기 복수의 제1 금속 게이트 전극 상에, 상기 복수의 제1 금속 게이트 전극 각각을 덮는 복수의 희생 스페이서 패턴을 형성하고,
    상기 복수의 ILD 패턴을 제거하여 복수의 희생 스페이서 및 복수의 자기정렬(self-aligned) 컨택 홀을 형성하되, 상기 복수의 자기정렬 컨택 홀 각각은, 상기 복수의 희생 스페이서에 자기정렬되어 상기 복수의 ILD 패턴 아래에 배치된 상기 에피텍셜 층을 노출시키고,
    상기 복수의 자기정렬 컨택 홀 내에, 복수의 소오스/드레인 전극을 형성하고,
    상기 복수의 희생 스페이서를 복수의 에어 스페이서로 대체하는 것을 포함하는 반도체 장치 제조 방법.
  2. 제 1항에 있어서,
    상기 복수의 희생 스페이서 및 상기 복수의 자기정렬 컨택 홀을 형성하는 것은,
    상기 복수의 희생 스페이서 패턴을 부분적으로 제거하여 복수의 희생 스페이서를 형성하는 것을 포함하고,
    상기 복수의 자기정렬 컨택 홀 각각은, 상기 복수의 희생 스페이서 패턴 중 인접한 두 개의 희생 스페이서 패턴에 의해 정의되고,
    상기 에피텍셜 층 각각은, 상기 복수의 희생 스페이서 패턴 중 인접한 두 개의 희생 스페이서 패턴 사이에 배치되는 반도체 장치 제조 방법.
  3. 제 1항에 있어서,
    상기 복수의 희생 스페이서를 상기 복수의 에어 스페이서로 대체하는 것은,
    상기 복수의 자기정렬 컨택 홀 내에 복수의 저유전율(low-k) ILD 패턴을 채우는 것을 포함하고,
    상기 복수의 저유전율 패턴 각각의 유전율 상수는, 상기 복수의 ILD 패턴 각각의 유전율 상수 보다 작은 반도체 장치 제조 방법.
  4. 제 3항에 있어서,
    상기 분리 영역 상에 복수의 제2 금속 게이트 전극을 형성하고,
    상기 복수의 제2 금속 게이트 전극 상에 복수의 게이트 전극 캡을 형성하는 것을 더 포함하고,
    상기 복수의 희생 스페이서를 상기 복수의 에어 스페이서로 대체 후, 상기 복수의 게이트 전극 캡은 SiBCN을 포함하고,
    상기 복수의 저유전율 ILD 패턴 각각은, 상기 복수의 제1 금속 게이트 전극 각각의 상에 배치되는 반도체 장치 제조 방법.
  5. 제 1항에 있어서,
    상기 복수의 희생 스페이서 및 상기 복수의 자기정렬 컨택 홀을 형성하는 것은,
    상기 복수의 ILD 패턴 및 상기 복수의 희생 스페이서 패턴에 대해 이방성 식각 공정을 수행하는 것을 포함하는 반도체 장치 제조 방법.
  6. 제 5항에 있어서,
    상기 이방성 식각 공정은, 복수의 개구부를 갖는 마스크를 이용하여 수행되고,
    상기 복수의 개구부 각각의 폭은, 상기 복수의 에피텍셜 층의 폭 보다 큰 반도체 장치 제조 방법.
  7. 기판 상에 액티브 핀 구조체 및 분리 영역을 형성하고,
    상기 분리 영역 상에 복수의 제1 프리 게이트 스페이서 및 상기 액티브 핀 구조체 상에 복수의 제2 프리 게이트 스페이서를 형성하고,
    상기 액티브 핀 구조체 상에, 상기 복수의 제2 프리 게이트 스페이서 중 인접한 두 개의 제2 프리 게이트 스페이서 사이에 배치되는 복수의 에피텍셜 층을 형성하고,
    상기 분리 영역 상에 형성되는 제1 더미 게이트 전극과 상기 액티브 핀 구조체 상에 형성되는 제2 및 제3 더미 게이트 전극을 포함하는 복수의 더미 게이트 전극을 형성하되, 상기 제1 더미 게이트 전극은 상기 복수의 제1 프리 게이트 스페이서의 제1 쌍 사이에 배치되고, 상기 제2 더미 게이트 전극은 상기 복수의 제1 프리 게이트 스페이서 중 어느 하나와 상기 복수의 제2 프리 게이트 스페이서 중 어느 하나를 포함하는 제2 쌍 사이에 배치되고, 상기 제3 더미 게이트 전극은 상기 복수의 제2 프리 게이트 스페이서의 제3 쌍 사이에 배치되고,
    상기 복수의 제1 프리 게이트 스페이서를 제거하고,
    상기 복수의 제2 프리 게이트 스페이서로부터 복수의 게이트 스페이서를 형성하고,
    상기 복수의 게이트 스페이서를 복수의 에어 스페이서로 대체하는 것을 포함하는 반도체 장치 제조 방법.
  8. 제 7항에 있어서,
    상기 분리 영역 상에, 복수의 제1 라이너 패턴을 형성하되, 상기 복수의 제1 라이너 패턴은 상기 제1 더미 게이트 전극의 측벽 상에 형성되고,
    상기 액티브 핀 구조체 상에, 복수의 제2 라이너 패턴을 형성하되, 상기 복수의 제2 라이너 패턴은 상기 복수의 제2 프리 게이트 스페이서의 측벽 상과 상기 복수의 에피텍셜 층의 상면 상에 형성되고,
    상기 제1 더미 게이트 전극을 제1 금속 게이트 전극으로 대체하고,
    상기 제2 더미 게이트 전극을 제2 금속 게이트 전극으로 대체하는 것을 더 포함하는 반도체 장치 제조 방법.
  9. 제 8항에 있어서,
    상기 복수의 제2 프리 게이트 스페이서로부터 상기 복수의 게이트 스페이서를 형성하는 것은,
    상기 복수의 제2 프리 게이트 스페이서 및 상기 복수의 제2 라이너 패턴에 대해 이방성 식각 공정을 수행하되, 상기 복수의 제2 라이너 패턴은, 상기 이방성 식각 공정으로부터 상기 복수의 에피텍셜 층을 보호하고,
    상기 이방성 식각 공정 수행 후, 상기 복수의 에피텍셜 층의 상면이 노출되도록 상기 복수의 제2 라이너 패턴을 제거하여 복수의 컨택 홀을 형성하되, 상기 복수의 컨택 홀 각각은, 상기 복수의 게이트 스페이서 중 인접한 두 개의 게이트 스페이서에 의해 정의되는 반도체 장치 제조 방법.
  10. 제 9항에 있어서,
    상기 복수의 컨택 홀 내에, 복수의 소오스/드레인 전극을 형성하고,
    상기 제2 금속 게이트 전극 상에 게이트 전극 캡을 형성하는 것을 더 포함하고,
    상기 복수의 게이트 스페이서를 상기 복수의 에어 스페이서로 대체하는 것은,
    이방성 식각 공정을 이용하여, 상기 복수의 게이트 스페이서의 측벽이 부분적으로 노출되도록 상기 게이트 전극 캡을 제거하고,
    상기 게이트 전극 캡의 제거 후, 등방성 식각 공정을 이용하여 상기 복수의 게이트 스페이서를 제거하여 에어 스페이서 영역을 형성하되, 상기 에어 스페이서 영역은, 상기 제2 금속 게이트 전극과 상기 복수의 소오스/드레인 전극 중 어느 하나 사이에 정의되고,
    상기 에어 스페이서 영역 내에 저유전율 ILD 패턴을 형성하되, 상기 저유전율 ILD 패턴 각각은 보이드(void)를 포함하는 반도체 장치 제조 방법.
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