CN106898621A - 像素结构及其制造方法 - Google Patents

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Abstract

本发明公开了一种像素结构及其制造方法，该像素结构包括薄膜晶体管及像素电极。薄膜晶体管包括源极、漏极、半导体层及栅极。半导体层位于源极与漏极上且具有设置于源极与漏极之间的通道。栅极包括主要部及辅助部。主要部与源极、漏极和通道重迭设置。辅助部位于主要部外且与主要部电性连接。主要部与辅助部之间具有间隙。像素电极与漏极电性连接。上述像素结构的制造方法也被提出。

Description

像素结构及其制造方法
技术领域
本发明是有关于一种半导体结构及其制造方法，且特别是有关于一种像素结构及其制造方法。
背景技术
近年来，显示面板广泛地运用在消费性电子产品上，例如：电视、电脑、手机、数字相机等。显示面板包括主动元件阵列基板、对向基板以及配置于主动元件阵列基板与对向基板之间的显示介质。主动元件阵列基板具有多个像素结构。每一像素结构包括薄膜晶体管以及与薄膜晶体管电性连接的像素电极。薄膜晶体管用以控制像素结构的开关。薄膜晶体管的性能优劣对显示面板的品质具有关键性的影响。薄膜晶体管包括源极、漏极、栅极以及做为通道的半导体图案。一般而言，当栅极的尺寸缩小时，栅极的边缘与半导体图案的边缘接近，而薄膜晶体管的漏极电流与栅极电压的特性曲线出现驼峰现象(Humpphenomenon)，不利于显示面板的品质。
发明内容
本发明提供一种像素结构，性能佳。
本发明提供一种像素结构的制造方法，能降低像素结构的制造成本。
本发明的像素结构包括薄膜晶体管及像素电极。薄膜晶体管包括源极、漏极、半导体层及栅极。半导体层位于源极与漏极上且具有设置于源极与漏极之间的通道。栅极包括主要部及辅助部。主要部与源极、漏极和通道重迭设置。辅助部位于主要部外且与主要部电性连接。主要部与辅助部之间具有间隙。像素电极与漏极电性连接。
本发明的像素结构的制造方法，包括下列步骤：在基板上形成彼此分离的源极与漏极；形成第一蚀刻阻挡图案，覆盖源极与漏极且暴露源极与漏极的部份上表面；于第一蚀刻阻挡图案和源极与漏极的所述部份上表面上形成半导体材料层；在半导体材料层上形成绝缘材料层；在绝缘材料层上形成导电层；图案化导电层，以形成具有至少一开口的栅极；以栅极为罩幕，图案化绝缘材料层与半导体材料层，以形成具有至少一开口的绝缘层与具有至少一开口的半导体层，其中栅极的至少一开口、绝缘层的至少一开口以及半导体层的至少一开口连通且暴露第一蚀刻阻挡图案。
基于上述，本发明的像素结构包括具有源极、漏极、半导体层及栅极的薄膜晶体管及像素电极。薄膜晶体管的栅极包括主要部及辅助部。栅极的主要部与源极、漏极和通道重迭设置。辅助部位于主要部外且与主要部电性连接。主要部与辅助部之间具有间隙。藉由辅助部，栅极能增加控制通道内载子的能力，进而抑制驼峰现象，提升薄膜晶体管的电性。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1H为本发明一实施例的像素结构的制造方法的上视示意图。
图2A至图2H为本发明一实施例的像素结构的制造方法的剖面示意图。
图2I为本发明一实施例的像素结构的栅极、源极与漏极的透视示意图。
图3为本发明另一实施例的像素结构的剖面示意图。
图4为本发明另一实施例的像素结构的上视示意图。
图5为本发明一实施例的像素结构的薄膜晶体管的栅极、半导体层、源极与漏极、连接部及导电图案的上视示意图。
图6为本发明另一实施例的像素结构的薄膜晶体管的栅极、半导体层、源极与漏极、连接部及导电图案的上视示意图。
图7为本发明又一实施例的像素结构的薄膜晶体管的栅极、半导体层、源极与漏极及导电图案的上视示意图。
图8为本发明再一实施例的像素结构的薄膜晶体管的栅极、半导体层、源极与漏极、连接部及导电图案的上视示意图。
图9为本发明一实施例的像素结构的薄膜晶体管的栅极、半导体层、源极与漏极、连接部及导电图案的上视示意图。
图10为本发明另一实施例的像素结构的薄膜晶体管的栅极、半导体层、源极与漏极、连接部及导电图案的上视示意图。
其中，附图标记：
10：基板
100、100A：像素结构
112：源极
112-1、114-1：端部114-1
112-1a、112-1b、114-1a、114-1b：边缘
112a-1、114a-1、112a-2、114a-2、116a：上表面
112b、114b、116b：侧壁
114：漏极
116：数据线
120：第一蚀刻阻挡图案
130：半导体材料层
132、132A：半导体层
132a、144a、146a：开口
132c：通道
140：绝缘材料层
142、142A、144、144A：绝缘材料子层
146、146A：绝缘层
150：导电层
152：金属层
152a：金属图案
154：蚀刻阻挡层
154a：第二蚀刻阻挡图案
156、156B～156G：栅极
156-1：主要部
156p：辅助部
156-2：第一辅助子部
156-3、156-3B、156-3E：第二辅助子部
159、159B、159C、159E、159F：连接部
156a：开口(间隙)
158：扫描线
160：平坦材料层
162：平坦层
162a：接触窗口
170：像素电极
182：导电图案
190、192：连通孔
A-A’、B-B’：剖线
T、T-B、T-C、T-D、T-E、T-F、T-G：薄膜晶体管
x、y：方向
具体实施方式
图1A至图1H为本发明一实施例的像素结构的制造方法的上视示意图。图2A至图2H为本发明一实施例的像素结构的制造方法的剖面示意图。特别是，图2A至图2H对应于图1A至图1H的剖线A-A’及B-B’。请参照图1A及图2A，首先，提供基板10，以承载像素结构100(标于图1H及图2H)。在本实施例中，基板10的材质可为玻璃、石英、有机聚合物、或是不透光/反射材料(例如：晶圆、陶瓷等)、或是其它可适用的材料。
请参照图1A及图2A，接着，在基板10上形成彼此分离的源极112与漏极114。在本实施例中，形成源极112与漏极114时，可同时形成与源极112电性连接的数据线116。换言之，在本实施例中，源极112、漏极114与数据线116可形成于同一膜层，但本发明不以此为限。基于源极112、漏极114与半导体层132(标于图1H及图2H)的匹配性考量，在本实施例中，源极112与漏极114的材质可选用银，但本发明不限于此，在其他实施例中，源极112与漏极114的材质也可选用其他导电材料，例如：其他金属材料、合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆迭层。
请参照图1B及图2B，接着，形成第一蚀刻阻挡图案120。第一蚀刻阻挡图案120覆盖源极112与漏极114且暴露源极112与漏极114的部份上表面112a-1、114a-1。详言之，在本实施例中，第一蚀刻阻挡图案120暴露源极112的端部112-1的上表面112a-1、源极112的端部112-1的侧壁112b、漏极114的端部114-1的上表面114a-1以及漏极114的端部114-1的侧壁114b，而覆盖源极112的其余部份的上表面112a-2、源极112的其余部份的侧壁、漏极114的其余部份的上表面114a-2以及漏极114的其余部份的侧壁。此外，蚀刻阻挡图案120还包覆数据线116。详言之，第一蚀刻阻挡图案120可覆盖数据线116的所有上表面116a与所有侧壁116b，但本发明不以此为限。
值得一提的是，第一蚀刻阻挡图案120的设置可降低源极112、漏极114及数据线116于后续制程中造成机台污染的机率，且可降低源极112、漏极114及数据线116于后续制程中受损的机率。第一蚀刻阻挡图案120的材质选用以兼具导电性及抗蚀刻性为佳，在本实施例中，第一蚀刻阻挡图案120的材质可包括金属氧化物，例如：铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、或其它合适的氧化物、或者是上述至少二者的堆迭层，但本发明不以此为限。
请参照图1C及图2C，接着，于第一蚀刻阻挡图案120和源极112与漏极114的部份上表面112a-1、114a-1上形成半导体材料层130。在本实施例中，半导体材料层130可全面性覆盖基板10，但本发明不以此为限。在本实施例中，半导体材料层130的材质例如为有机半导体材料，但本发明不限于此，在其他实施例中，半导体材料层130的材质也可为非晶硅、多晶硅、微晶硅、单晶硅、氧化物半导体材料(例如：铟锌氧化物、铟锗锌氧化物等)、或其它适当的材料。
请参照图1D及图2D，接着，在半导体材料层130上形成绝缘材料层140。在本实施例中，绝缘材料层140可包括依序形成于半导体材料层130上的多个绝缘材料子层142、144，但本发明不以此为限。在本实施例中，绝缘材料层140的材质可为无机材料(例如：氧化硅、氮化硅、氮氧化硅、或上述至少二种材料的堆迭层)、有机材料或上述的组合。
请参照图1D及图2D，接着，在绝缘材料层140上形成导电层150。在本实施例中，导电层150可包括依序形成于绝缘材料层140上的金属层152与蚀刻阻挡层154。在本实施例中，金属层152的材质例如为银，蚀刻阻挡层154的材质例如为金属氧化物(例如：铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、或其它合适的氧化物、或者是上述至少二者的堆迭层)，但本发明不以此为限。
请参照图1E及图2E，接着，图案化导电层150，以形成具有至少一开口156a的栅极156。在本实施例中，栅极156包括金属图案152a以及覆盖金属图案152a的第二蚀刻阻挡图案154a。金属图案152a与第二蚀刻阻挡图案154a实质上可切齐。此外，在本实施例中，形成栅极156时，可同时形成与栅极156电性连接的扫描线158。换言之，栅极156与扫描线158可形成于同一膜层，但本发明不以此为限。在本实施例中，例如是利用湿蚀刻(wet etching)制程同时图案化金属层152与蚀刻阻挡层154，以形成栅极156与扫描线158，但本发明不以此为限。
请参照图1F及图2F，接着，以栅极156为罩幕，图案化绝缘材料层140以及半导体材料层130，以形成具有至少一开口146a的绝缘层146与具有至少一开口132a的半导体层132。栅极156配置于绝缘层146上。绝缘层146覆盖半导体层132。栅极156的开口156a、绝缘层146的开口146a以及半导体层132的开口132a连通，以形成一连通孔190，且暴露第一蚀刻阻挡图案120。在本实施例中，栅极156、绝缘层146及半导体层132实质上可切齐，开口156a、开口142a以及开口132a实质上可切齐；换言之，栅极156于基板10上的垂直投影、绝缘层146于基板10上的垂直投影以及半导体层132于基板10上的垂直投影为相似的图案；更进一步来说，栅极156于基板10上的垂直投影、绝缘层146于基板10上的垂直投影以及半导体层132于基板10上的垂直投影为实质上为相同的图案且彼此重合，但本发明不以此为限。
在本实施例中，例如是利用干蚀刻(dry etching)制程图案化绝缘材料层140及半导体材料层130，以形成绝缘层146与半导体层132。第一蚀刻阻挡图案120于所述干蚀刻制程中能保护源极112、漏极114与数据线116使其不易受损。值得一提的是，由于半导体层132是以栅极156为罩幕图案化半导体材料层130而形成的，因此不需利用额外的光罩图案化半导体材料层130。藉此，制作像素结构100(标于图1H及图2H)的所需光罩数可减少，有利于像素结构100的成本降低。此外，由于半导体层132是以栅极156为罩幕图案化半导体材料层130而成，因此栅极156与半导体层132之间无对位问题，有助于像素结构100的良率及电性提升。
请参照图1G及图2G，接着，于基板10上形成平坦材料层160，以覆盖栅极156以及部份的第一蚀刻阻挡图案120。请参照图1H及图2H，接着，图案化平坦材料层160，以形成具有接触窗口162a的平坦层162。接触窗口162a与开口156a错开且暴露漏极114上方的部份的第一蚀刻阻挡图案120。在本实施例中，平坦层162的材质可为无机材料(例如：氧化硅、氮化硅、氮氧化硅、或上述至少二种材料的堆迭层)、有机材料或上述的组合。然后，于平坦层162上形成像素电极170，像素电极170填入接触窗口162a，以透过第一蚀刻阻挡图案120与漏极114电性连接。于此，便完成了本实施例的像素结构100。
请参照图1H及图2H，像素结构100包括薄膜晶体管T以及与薄膜晶体管T的漏极114电性连接的像素电极170。薄膜晶体管T包括源极112、漏极114、半导体层132与栅极156。半导体层132位于源极112与漏极114上且具有通道132c。通道132c设置于源极112与漏极114之间。栅极156包括主要部156-1以及辅助部156p。主要部156-1与源极112、漏极114以及通道132c重迭设置。辅助部156p位于主要部156-1外。像素结构100还包括连接部159。辅助部156p透过连接部159与主要部156-1电性连接。主要部156-1与辅助部156p之间具有间隙(即开口156a)。栅极156藉由辅助部156p能增加控制通道132c内载子的能力，进而抑制驼峰现象，提升薄膜晶体管T的电性。
图2I为本发明一实施例的像素结构100的栅极156、源极112与漏极114的透视示意图。请参照图1H、图2H及图2I，在本实施例中，半导体层132的通道132c具有通道宽度延伸方向y，源极112于通道宽度延伸方向y上具有相对的两边缘112-1a、112-1b，漏极114于通道宽度延伸方向y上具有相对的两边缘114-1a、114-1b，而栅极156的主要部156-1可突出于源极112的边缘112-1a、112-1b与漏极114的边缘114-1a、114-1b。
请继续参照图1H及图2H。在本实施例中，辅助部156p包括多个第一辅助子部156-2。每一第一辅助子部156-2与主要部156-1之间存在间隙(即开口156a)。多个第一辅助子部156-2分别位于主要部156-1的相对两侧。多个第一辅助子部156-2与主要部156-1在通道宽度延伸方向y上排列。多个第一辅助子部156-2于基板10上的垂直投影位于通道132c于基板10上的垂直投影外。第一辅助子部156-2与通道132c不重迭。更进一步地说，在本实施例中，至少一第一辅助子部156-2可位于扫描线158与主要部156-1之间且与扫描线158彼此隔开，但本发明不以此为限。
在本实施例中，辅助部156p还包括多个第二辅助子部156-3。多个第二辅助子部156-3分别位于主要部156-1的另外相对两侧。多个第二辅助子部156-3与主要部156在方向x上排列。在本实施例中，每一第二辅助子部156-3与主要部156-1之间可存在间隙(即开口156a)，但本发明不以此为限。整体而言，在本实施例中，第一辅助子部156-2与第二辅助子部156-3可连接成设置于主要部156-1周边的环型结构。像素结构100还包括至少一连接部159。连接部159电性连接于第一辅助子部156-2与主要部156-1之间。在本实施例中，连接部159还可电性连接于第二辅助子部156-2与主要部156-1之间，但本发明不以此为限。
图3为本发明另一实施例的像素结构的剖面示意图。图4为本发明另一实施例的像素结构的上视示意图。特别是，图3对应于图4的剖线A-A’及B-B’。请参照图3及图4，像素结构100A与像素结构100类似，因此相同或相对应的元件以相同或相对应的标号表示。像素结构100A与像素结构100的主要差异在于：像素结构100A的半导体层132A及绝缘层146A与像素结构100的半导体层132及绝缘层146不同。此外，像素结构100A较像素结构100少了第一蚀刻阻挡图案120与第二蚀刻阻挡图案154a，而多了导电图案182。以下主要说明此差异，两者相同或相对应处，还请参照前述说明，于此便不再重述。
请参照图3及图4，像素结构100A包括薄膜晶体管T以及与薄膜晶体管T的漏极114电性连接的像素电极170。薄膜晶体管T包括源极112、漏极114、半导体层132A与栅极156A。半导体层132A位于源极112与漏极114上且具有通道132c。通道132c设置于源极112与漏极114之间。栅极156包括主要部156-1以及辅助部156p。主要部156-1与源极112、漏极114以及通道132c重迭设置。辅助部156p位于主要部156-1外，且辅助部156p与主要部156-1透过连接部159电性连接。栅极156的主要部156-1与栅极156的辅助部156p之间具有间隙(即开口156a)。
与像素结构100不同的是，半导体层132A不具有与栅极156的开口156a切齐的开口。在图3及图4的实施例中，栅极156的部份开口156a可与部份的半导体层132A重迭。绝缘层146A也不具有与栅极156的开口156a切齐的开口。详言之，绝缘层146A可包括覆盖半导体层132A且与半导体层132A实质上切齐的绝缘子层142A以及覆盖绝缘子层142A的另一绝缘子层144A。像素结构100还包括导电图案182。漏极114覆盖部份的导电图案182且与导电图案182电性连接。绝缘子层144A具有开口144a。开口144a与接触窗口162a连通，以形成连通孔192。像素电极170透过接触连通孔192以及透过另一部份的未被漏极114覆盖的导电图案182与薄膜晶体管T的漏极114电性连接。
此外，需说明的是，图1H及图3所示的栅极156的形状是用以举例说明本发明而非用以限制本发明。在其他实施例中，栅极156也可设计为其他适当形状，以下配合图5～图10举例说明之。
图5为本发明一实施例的像素结构的薄膜晶体管的栅极、半导体层、源极与漏极、连接部及导电图案的上视示意图。图5的薄膜晶体管T-B、连接部159B及导电图案182与图3及图4的像素结构100A的薄膜晶体管T、连接部159及导电图案182类似，因此相同或相对应的元件以相同或相对应的标号表示。两者的主要差异在于：薄膜晶体管T-B的栅极156B与像素结构100A的薄膜晶体管T的栅极156不同。以下主要说明此差异，两者相同或相对应处，请参照前述说明，于此便不再重复说明。
请参照图5，薄膜晶体管T-B包括源极112、漏极114、半导体层132A及栅极156B。半导体层132A位于源极112与漏极114之上且具有通道132c。通道132c设置于源极112以及漏极114之间。栅极156B包括主要部156-1以及辅助部156p。主要部156-1与源极112、漏极114以及通道132c重迭设置。辅助部156p包含第一辅助子部156-2与第二辅助子部156-3，其位于主要部156-1外且与主要部156-1电性连接。主要部156-1与辅助部156p之间具有间隙(即开口156a)。与像素结构100A的薄膜晶体管T不同的是，在图5的实施例中，连接部159B位于主要部156-1与第二辅助子部156-3之间。更进一步地说，多个连接部159B在方向x上可不对齐。在通道宽度延伸方向y上，通道132c的外侧无设置连接部159B。包括薄膜晶体管T-B的像素结构也具有与像素结构100类似的功效与优点，于此便不再重述。
图6为本发明另一实施例的像素结构的薄膜晶体管的栅极、半导体层、源极与漏极、连接部及导电图案的上视示意图。图6的薄膜晶体管T-C、连接部159C及导电图案182与图3及图4的薄膜晶体管T、连接部159及导电图案182类似，因此相同或相对应的元件以相同或相对应的标号表示。两者的主要差异在于：薄膜晶体管T-C的栅极156C与像素结构100A的薄膜晶体管T的栅极156A不同。以下主要说明此差异，两者相同或相对应处，请参照前述说明，于此便不再重复绘示及说明。
请参照图6，薄膜晶体管T-C包括源极112、漏极114、半导体层132A及栅极156C。半导体层132A位于源极112与漏极114之上且具有通道132c。通道132c设置于源极112以及漏极114之间。栅极156C包括主要部156-1以及辅助部156p。主要部156-1与源极112、漏极114以及通道132c重迭设置。辅助部156p包含第一辅助子部156-2与第二辅助子部156-3B，其位于主要部156-1外且与主要部156-1电性连接。主要部156-1与辅助部156p之间具有间隙(即开口156a)。与像素结构100A的薄膜晶体管T不同的是，在图6的实施例中，栅极156C的第二辅助子部156-3B可直接与主要部156-1连接。包括薄膜晶体管T-C的像素结构也具有与像素结构100类似的功效与优点，于此便不再重述。
图7为本发明又一实施例的像素结构的薄膜晶体管的栅极、半导体层、源极与漏极及导电图案的上视示意图。图7的薄膜晶体管T-D及导电图案182与图6的薄膜晶体管T-C及导电图案182类似，因此相同或相对应的元件以相同或相对应的标号表示。两者的主要差异在于：薄膜晶体管T-D的栅极156D的第一辅助子部156-2可不透过图6的连接部159C与主要部156-1电性连接，而栅极156D的第一辅助子部156-2可透过第二辅助子部156-3B与主要部156-1电性连接。在通道宽度延伸方向y上，通道132c的外侧无设置连接部。包括薄膜晶体管T-D的像素结构也具有与像素结构100类似的功效与优点，于此便不再重述。
图8为本发明再一实施例的像素结构的薄膜晶体管的栅极、半导体层、源极与漏极、连接部及导电图案的上视示意图。图8的薄膜晶体管T-E、连接部159E及导电图案182与图6的薄膜晶体管T-C、连接部159C及导电图案182类似，因此相同或相对应的元件以相同或相对应的标号表示。两者的主要差异在于：薄膜晶体管T-E的栅极156E与薄膜晶体管T-C的栅极156C不同。详言之，在图8的实施例中，每一第二辅助子部156-3E与一个第一辅助子部156-2连接而与另一个第一辅助子部156-2隔开。与第二辅助子部156-3E连接的一个第一辅助子部156-2可透过第二辅助子部156-3E与主要部156-1电性连接。与第二辅助子部156-3E隔开的另一个第一辅助子部156-2可透过连接部159E与主要部156-1电性连接。包括薄膜晶体管T-E的像素结构也具有与像素结构100类似的功效与优点，于此便不再重述。
图9为本发明一实施例的像素结构的薄膜晶体管的栅极、半导体层、源极与漏极、连接部及导电图案的上视示意图。图9的薄膜晶体管T-F、连接部159F及导电图案与图6的薄膜晶体管T-C、连接部159C及导电图案182类似，因此相同或相对应的元件以相同或相对应的标号表示。两者的主要差异在于：薄膜晶体管T-F的栅极156F与薄膜晶体管T-C的栅极156C不同。详言之，在图9的实施例中，栅极156F可不包括栅极156C的第二辅助子部156-3B。栅极156F的多个第一辅助子部156-2可分别透过多个连接部159F与主要部156-1电性连接。包括薄膜晶体管T-F的像素结构也具有与像素结构100类似的功效与优点，于此便不再重述。
图10为本发明另一实施例的像素结构的薄膜晶体管的栅极、半导体层、源极与漏极、连接部及导电图案的上视示意图。图10的薄膜晶体管T-G、连接部159及导电图案182与图3及图4的薄膜晶体管T、连接部159及导电图案182类似，因此相同或相对应的元件以相同或相对应的标号表示。两者的主要差异在于：薄膜晶体管T-G的栅极156G与像素结构100A的薄膜晶体管T-B的栅极156A不同。详言之，在图10的实施例中，栅极156G的辅助部156p包括位于源极112与漏极114的上侧的一个第一辅助子部156-2及两个第二辅助子部156-3。其中位于源极112与漏极114的上侧的一个第一辅助子部156-2、两个第二辅助子部156-3以及位于源极112与漏极114的上侧的两个连接部159可与主要部156-1可围成一个环型结构。此外，栅极156G的辅助部156p还包括位于源极112与漏极114的下侧的一个第一辅助子部156-2及两个第二辅助子部156-3。其中位于源极112与漏极114的下侧的一个第一辅助子部156-2、两个第二辅助子部156-3以及位于源极112与漏极114的下侧的两个连接部159可与主要部156-1可围成另一个环型结构。在通道宽度延伸方向y上，通道132c的外侧无设置连接部159。包括薄膜晶体管T-G的像素结构具有与像素结构100类似的功效与优点，于此便不再重述。
综上所述，本发明一实施例的像素结构包括具有源极、漏极、半导体层及栅极的薄膜晶体管及像素电极。薄膜晶体管的栅极包括主要部及辅助部。栅极的主要部与源极、漏极和通道重迭设置。辅助部位于主要部外且与主要部电性连接。主要部与辅助部之间具有间隙。藉由辅助部，栅极能增加控制通道内载子的能力，进而抑制驼峰现象，提升薄膜晶体管的电性。
虽然本发明已以实施例公开如上，但其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与修改，故本发明的保护范围当视后附的权利要求保护范围所界定者为准。

Claims (18)

1.一种像素结构，其特征在于，包括：
一薄膜晶体管，包括：
一源极与一漏极；
一半导体层，位于该源极与该漏极上且具有一通道，该通道设置于该源极与该漏极之间；以及
一栅极，包括：
一主要部，与该源极、该漏极以及该通道重迭设置；以及
一辅助部，位于该主要部外且与该主要部电性连接，其中该主要部与该辅助部之间具有一间隙；以及
一像素电极，与该薄膜晶体管的该漏极电性连接。
2.如权利要求1所述的像素结构，其特征在于，还包括：
一数据线，与该薄膜晶体管的该源极电性连接；以及
一扫描线，与该薄膜晶体管的该栅极电性连接，其中至少部份的该辅助部位于该扫描线与该主要部之间且与该扫描线彼此隔开。
3.如权利要求1所述的像素结构，其特征在于，还包括：
一扫描线，与该薄膜晶体管的该栅极电性连接，其中该辅助部包括多个第一辅助子部，分别位于该主要部的相对两侧且与该主要部之间存在该间隙，该些第一辅助子部与该主要部在一第一方向上排列，该第一方向与该扫描线的长度方向交错；以及
至少一连接部，电性连接于该些第一辅助子部与该主要部之间。
4.如权利要求3所述的像素结构，其特征在于，该辅助部还包括多个第二辅助子部，分别位于该主要部的另外相对两侧，该些第二辅助子部与该主要部在垂直于该第一方向的一第二方向上排列。
5.如权利要求1所述的像素结构，其特征在于，该辅助部具有一环型结构，设置于该主要部的周边。
6.如权利要求1所述的像素结构，其特征在于，该半导体层的该通道具有一通道宽度延伸方向，该像素结构还包括：
一扫描线，与该薄膜晶体管的该栅极电性连接，其中该辅助部包括至少一第一辅助子部，位于该通道宽度延伸方向上且位于该主要部的至少一侧，该至少一第一辅助子部与该主要部之间存在该间隙；以及
至少一连接部，电性连接于该至少一第一辅助子部与该主要部之间。
7.如权利要求6所述的像素结构，其特征在于，该辅助部还包括一第二辅助子部，位于该主要部的另一侧，该第二辅助子部与该主要部在垂直于该通道宽度延伸方向上排列。
8.如权利要求1所述的像素结构，其特征在于，该半导体层的该通道具有一通道宽度延伸方向，该源极于该通道宽度延伸方向上具有相对的两边缘，该漏极于该通道宽度延伸方向上具有相对的两边缘，而该主要部突出于该源极的该些边缘与该漏极的该些边缘。
9.如权利要求1所述的像素结构，其特征在于，该栅极与该半导体层切齐。
10.如权利要求1所述的像素结构，其特征在于，还包括：
一数据线，与该源极电性连接；以及
一第一蚀刻阻挡图案，覆盖于该数据线的一上表面、该数据线的一侧壁、该源极的一侧壁、该漏极的一侧壁、该源极的部份上表面以及该漏极的部份上表面，其中该半导体层设置于该第一蚀刻阻挡图案、该源极的该部份上表面以及该漏极的该部份上表面上。
11.如权利要求10所述的像素结构，其特征在于，还包括：
一平坦层，覆盖该栅极且具有一接触窗口，其中该像素电极透过该接触窗口与和该第一蚀刻阻挡图案及该漏极电性连接。
12.如权利要求1所述的像素结构，其特征在于，该栅极包括一金属图案以及覆盖该金属图案的一第二蚀刻阻挡图案。
13.如权利要求1所述的像素结构，其特征在于，还包括：
一数据线，与该源极电性连接，其中该半导体层包覆该数据线、该源极以及该漏极。
14.如权利要求1所述的像素结构，其特征在于，还包括：
一绝缘层，覆盖该半导体层，该栅极配置于该绝缘层上。
15.如权利要求13所述的像素结构，其特征在于，该绝缘层具有与该间隙切齐的一开口。
16.一种像素结构的制造方法，其特征在于，包括：
在一基板上形成彼此分离的一源极与一漏极；
形成一第一蚀刻阻挡图案，覆盖该源极与该漏极，且暴露该源极与该漏极的一部份上表面；
于该第一蚀刻阻挡图案和该源极与该漏极的一部份上表面上形成一半导体材料层；
在该半导体材料层上形成一绝缘材料层；
在该绝缘材料层上形成一导电层；
图案化该导电层，以形成具有至少一开口的一栅极；以及
以该栅极为罩幕，图案化该绝缘材料层以及该半导体材料层，以形成具有至少一开口的一绝缘层与具有至少一开口的一半导体层，其中该栅极的该至少一开口、该绝缘层的该至少一开口以及该半导体层的该至少一开口连通且暴露该第一蚀刻阻挡图案。
17.如权利要求16所述的像素结构的制造方法，其特征在于，利用一湿蚀刻制程图案化该导电层，而利用一干蚀刻制程图案化该绝缘材料层及该半导体材料层。
18.如权利要求16所述的像素结构的制造方法，其特征在于，还包括：
形成一数据线以及一扫描线，该数据线与该源极电性连接，该扫描线与该栅极电性连接，其中该第一蚀刻阻挡图案包覆该数据线。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108231802A (zh) * 2017-12-14 2018-06-29 友达光电股份有限公司 像素结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070132041A1 (en) * 2005-12-14 2007-06-14 Dongbu Electronics Co., Ltd. Method for forming gate dielectric layers
CN103730511A (zh) * 2013-12-26 2014-04-16 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、阵列基板、显示装置
CN106298810A (zh) * 2016-09-23 2017-01-04 上海天马微电子有限公司 阵列基板制造方法、阵列基板、显示面板及显示装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070132041A1 (en) * 2005-12-14 2007-06-14 Dongbu Electronics Co., Ltd. Method for forming gate dielectric layers
CN103730511A (zh) * 2013-12-26 2014-04-16 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、阵列基板、显示装置
CN106298810A (zh) * 2016-09-23 2017-01-04 上海天马微电子有限公司 阵列基板制造方法、阵列基板、显示面板及显示装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108231802A (zh) * 2017-12-14 2018-06-29 友达光电股份有限公司 像素结构
CN108231802B (zh) * 2017-12-14 2020-07-10 友达光电股份有限公司 像素结构

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