TW201827906A - 畫素結構及其製造方法 - Google Patents
畫素結構及其製造方法 Download PDFInfo
- Publication number
- TW201827906A TW201827906A TW106103026A TW106103026A TW201827906A TW 201827906 A TW201827906 A TW 201827906A TW 106103026 A TW106103026 A TW 106103026A TW 106103026 A TW106103026 A TW 106103026A TW 201827906 A TW201827906 A TW 201827906A
- Authority
- TW
- Taiwan
- Prior art keywords
- pixel structure
- drain
- source
- auxiliary
- gate
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000004065 semiconductor Substances 0.000 claims abstract description 80
- 239000010409 thin film Substances 0.000 claims abstract description 76
- 239000000463 material Substances 0.000 claims description 40
- 239000000758 substrate Substances 0.000 claims description 21
- 239000011810 insulating material Substances 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 15
- 230000000903 blocking effect Effects 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- 230000008569 process Effects 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 2
- 230000000873 masking effect Effects 0.000 claims 1
- 239000007769 metal material Substances 0.000 description 5
- 239000000969 carrier Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- MWUXSHHQAYIFBG-UHFFFAOYSA-N nitrogen oxide Inorganic materials O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- RQIPKMUHKBASFK-UHFFFAOYSA-N [O-2].[Zn+2].[Ge+2].[In+3] Chemical compound [O-2].[Zn+2].[Ge+2].[In+3] RQIPKMUHKBASFK-UHFFFAOYSA-N 0.000 description 2
- -1 aluminum tin oxide Chemical compound 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- JAONJTDQXUSBGG-UHFFFAOYSA-N dialuminum;dizinc;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Al+3].[Al+3].[Zn+2].[Zn+2] JAONJTDQXUSBGG-UHFFFAOYSA-N 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- GIEKGJMFQVAGJK-UHFFFAOYSA-N [O-2].[Zn+2].[Ge+2].[O-2] Chemical compound [O-2].[Zn+2].[Ge+2].[O-2] GIEKGJMFQVAGJK-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- NJWNEWQMQCGRDO-UHFFFAOYSA-N indium zinc Chemical compound [Zn].[In] NJWNEWQMQCGRDO-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229920000620 organic polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Abstract
一種畫素結構包括薄膜電晶體及畫素電極。薄膜電晶體包括源極、汲極、半導體層及閘極。半導體層位於源極與汲極上且具有設置於源極與汲極之間的通道。閘極包括主要部及輔助部。主要部與源極、汲極和通道重疊設置。輔助部位於主要部外且與主要部電性連接。主要部與輔助部之間具有間隙。畫素電極與汲極電性連接。上述畫素結構的製造方法也被提出。
Description
本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種畫素結構及其製造方法。
近年來，顯示面板廣泛地運用在消費性電子產品上，例如：電視、電腦、手機、數位相機等。顯示面板包括主動元件陣列基板、對向基板以及配置於主動元件陣列基板與對向基板之間的顯示介質。主動元件陣列基板具有多個畫素結構。每一畫素結構包括薄膜電晶體以及與薄膜電晶體電性連接的畫素電極。薄膜電晶體用以控制畫素結構的開關。薄膜電晶體的性能優劣對顯示面板的品質具有關鍵性的影響。薄膜電晶體包括源極、汲極、閘極以及做為通道的半導體圖案。一般而言，當閘極的尺寸縮小時，閘極的邊緣與半導體圖案的邊緣接近，而薄膜電晶體之汲極電流與閘極電壓的特性曲線出現駝峰現象（Hump phenomenon），不利於顯示面板的品質。
本發明提供一種畫素結構，性能佳。
本發明提供一種畫素結構的製造方法，能降低畫素結構的製造成本。
本發明的畫素結構包括薄膜電晶體及畫素電極。薄膜電晶體包括源極、汲極、半導體層及閘極。半導體層位於源極與汲極上且具有設置於源極與汲極之間的通道。閘極包括主要部及輔助部。主要部與源極、汲極和通道重疊設置。輔助部位於主要部外且與主要部電性連接。主要部與輔助部之間具有間隙。畫素電極與汲極電性連接。
本發明的畫素結構的製造方法，包括下列步驟：在基板上形成彼此分離的源極與汲極；形成第一蝕刻阻擋圖案，覆蓋源極與汲極且暴露源極與汲極的部份上表面；於第一蝕刻阻擋圖案和源極與汲極的所述部份上表面上形成半導體材料層；在半導體材料層上形成絕緣材料層；在絕緣材料層上形成導電層；圖案化導電層，以形成具有至少一開口的閘極；以閘極為罩幕，圖案化絕緣材料層與半導體材料層，以形成具有至少一開口的絕緣層與具有至少一開口的半導體層，其中閘極的至少一開口、絕緣層的至少一開口以及半導體層的至少一開口連通且暴露第一蝕刻阻擋圖案。
基於上述，本發明的畫素結構包括具有源極、汲極、半導體層及閘極的薄膜電晶體及畫素電極。薄膜電晶體的閘極包括主要部及輔助部。閘極的主要部與源極、汲極和通道重疊設置。輔助部位於主要部外且與主要部電性連接。主要部與輔助部之間具有間隙。藉由輔助部，閘極能增加控制通道內載子的能力，進而抑制駝峰現象，提升薄膜電晶體的電性。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1H為本發明一實施例之畫素結構的製造方法的上視示意圖。圖2A至圖2H為本發明一實施例之畫素結構的製造方法的剖面示意圖。特別是，圖2A至圖2H對應於圖1A至圖1H的剖線A-A’及B-B’。請參照圖1A及圖2A，首先，提供基板10，以承載畫素結構100（標於圖1H及圖2H）。在本實施例中，基板10的材質可為玻璃、石英、有機聚合物、或是不透光/反射材料（例如：晶圓、陶瓷等）、或是其它可適用的材料。
請參照圖1A及圖2A，接著，在基板10上形成彼此分離的源極112與汲極114。在本實施例中，形成源極112與汲極114時，可同時形成與源極112電性連接的資料線116。換言之，在本實施例中，源極112、汲極114與資料線116可形成於同一膜層，但本發明不以此為限。基於源極112、汲極114與半導體層132（標於圖1H及圖2H）的匹配性考量，在本實施例中，源極112與汲極114的材質可選用銀，但本發明不限於此，在其他實施例中，源極112與汲極114的材質也可選用其他導電材料，例如：其他金屬材料、合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導電材料的堆疊層。
請參照圖1B及圖2B，接著，形成第一蝕刻阻擋圖案120。第一蝕刻阻擋圖案120覆蓋源極112與汲極114且暴露源極112與汲極114的部份上表面112a-1、114a-1。詳言之，在本實施例中，第一蝕刻阻擋圖案120暴露源極112之端部112-1的上表面112a-1、源極112之端部112-1的側壁112b、汲極114之端部114-1的上表面114a-1以及汲極114之端部114-1的側壁114b，而覆蓋源極112之其餘部份的上表面112a-2、源極112之其餘部份的側壁、汲極114之其餘部份的上表面114a-2以及汲極114之其餘部份的側壁。此外，蝕刻阻擋圖案120還包覆資料線116。詳言之，第一蝕刻阻擋圖案120可覆蓋資料線116的所有上表面116a與所有側壁116b，但本發明不以此為限。
值得一提的是，第一蝕刻阻擋圖案120的設置可降低源極112、汲極114及資料線116於後續製程中造成機台污染的機率，且可降低源極112、汲極114及資料線116於後續製程中受損的機率。第一蝕刻阻擋圖案120的材質選用以兼具導電性及抗蝕刻性為佳，在本實施例中，第一蝕刻阻擋圖案120的材質可包括金屬氧化物，例如：銦錫氧化物、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、銦鍺鋅氧化物、或其它合適的氧化物、或者是上述至少二者之堆疊層，但本發明不以此為限。
請參照圖1C及圖2C，接著，於第一蝕刻阻擋圖案120和源極112與汲極114的部份上表面112a-1、114a-1上形成半導體材料層130。在本實施例中，半導體材料層130可全面性覆蓋基板10，但本發明不以此為限。在本實施例中，半導體材料層130的材質例如為有機半導體材料，但本發明不限於此，在其他實施例中，半導體材料層130的材質也可為非晶矽、多晶矽、微晶矽、單晶矽、氧化物半導體材料（例如：銦鋅氧化物、銦鍺鋅氧化物等）、或其它適當的材料。
請參照圖1D及圖2D，接著，在半導體材料層130上形成絕緣材料層140。在本實施例中，絕緣材料層140可包括依序形成於半導體材料層130上的多個絕緣材料子層142、144，但本發明不以此為限。在本實施例中，絕緣材料層140的材質可為無機材料（例如：氧化矽、氮化矽、氮氧化矽、或上述至少二種材料的堆疊層）、有機材料或上述之組合。
請參照圖1D及圖2D，接著，在絕緣材料層140上形成導電層150。在本實施例中，導電層150可包括依序形成於絕緣材料層140上的金屬層152與蝕刻阻擋層154。在本實施例中，金屬層152的材質例如為銀，蝕刻阻擋層154的材質例如為金屬氧化物（例如：銦錫氧化物、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、銦鍺鋅氧化物、或其它合適的氧化物、或者是上述至少二者之堆疊層），但本發明不以此為限。
請參照圖1E及圖2E，接著，圖案化導電層150，以形成具有至少一開口156a的閘極156。在本實施例中，閘極156包括金屬圖案152a以及覆蓋金屬圖案152a的第二蝕刻阻擋圖案154a。金屬圖案152a與第二蝕刻阻擋圖案154a實質上可切齊。此外，在本實施例中，形成閘極156時，可同時形成與閘極156電性連接的掃描線158。換言之，閘極156與掃描線158可形成於同一膜層，但本發明不以此為限。在本實施例中，例如是利用溼蝕刻（wet etching）製程同時圖案化金屬層152與蝕刻阻擋層154，以形成閘極156與掃描線158，但本發明不以此為限。
請參照圖1F及圖2F，接著，以閘極156為罩幕，圖案化絕緣材料層140以及半導體材料層130，以形成具有至少一開口146a的絕緣層146與具有至少一開口132a的半導體層132。閘極156配置於絕緣層146上。絕緣層146覆蓋半導體層132。閘極156的開口156a、絕緣層146的開口146a以及半導體層132的開口132a連通，以形成一連通孔190，且暴露第一蝕刻阻擋圖案120。在本實施例中，閘極156、絕緣層146及半導體層132實質上可切齊，開口156a、開口142a以及開口132a實質上可切齊；換言之，閘極156於基板10上的垂直投影、絕緣層146於基板10上的垂直投影以及半導體層132於基板10上的垂直投影為相似的圖案；更進一步來說，閘極156於基板10上的垂直投影、絕緣層146於基板10上的垂直投影以及半導體層132於基板10上的垂直投影為實質上為相同的圖案且彼此重合，但本發明不以此為限。
在本實施例中，例如是利用乾蝕刻（dry etching）製程圖案化絕緣材料層140及半導體材料層130，以形成絕緣層146與半導體層132。第一蝕刻阻擋圖案120於所述乾蝕刻製程中能保護源極112、汲極114與資料線116使其不易受損。值得一提的是，由於半導體層132是以閘極156為罩幕圖案化半導體材料層130而形成的，因此不需利用額外的光罩圖案化半導體材料層130。藉此，製作畫素結構100（標於圖1H及圖2H）的所需光罩數可減少，有利於畫素結構100的成本降低。此外，由於半導體層132是以閘極156為罩幕圖案化半導體材料層130而成，因此閘極156與半導體層132之間無對位問題，有助於畫素結構100的良率及電性提升。
請參照圖1G及圖2G，接著，於基板10上形成平坦材料層160，以覆蓋閘極156以及部份的第一蝕刻阻擋圖案120。請參照圖1H及圖2H，接著，圖案化平坦材料層160，以形成具有接觸窗口162a的平坦層162。接觸窗口162a與開口156a錯開且暴露汲極114上方的部份的第一蝕刻阻擋圖案120。在本實施例中，平坦層162的材質可為無機材料（例如：氧化矽、氮化矽、氮氧化矽、或上述至少二種材料的堆疊層）、有機材料或上述之組合。然後，於平坦層162上形成畫素電極170，畫素電極170填入接觸窗口162a，以透過第一蝕刻阻擋圖案120與汲極114電性連接。於此，便完成了本實施例的畫素結構100。
請參照圖1H及圖2H，畫素結構100包括薄膜電晶體T以及與薄膜電晶體T之汲極114電性連接的畫素電極170。薄膜電晶體T包括源極112、汲極114、半導體層132與閘極156。半導體層132位於源極112與汲極114上且具有通道132c。通道132c設置於源極112與汲極114之間。閘極156包括主要部156-1以及輔助部156p。主要部156-1與源極112、汲極114以及通道132c重疊設置。輔助部156p位於主要部156-1外。畫素結構100還包括連接部159。輔助部156p透過連接部159與主要部156-1電性連接。主要部156-1與輔助部156p之間具有間隙（即開口156a）。閘極156藉由輔助部156p能增加控制通道132c內載子的能力，進而抑制駝峰現象，提升薄膜電晶體T的電性。
圖2I為本發明一實施例之畫素結構100之閘極156、源極112與汲極114的透視示意圖。請參照圖1H、圖2H及圖2I，在本實施例中，半導體層132的通道132c具有通道寬度延伸方向y，源極112於通道寬度延伸方向y上具有相對的兩邊緣112-1a、112-1b，汲極114於通道寬度延伸方向y上具有相對的兩邊緣114-1a、114-1b，而閘極156的主要部156-1可突出於源極112的邊緣112-1a、112-1b與汲極114的邊緣114-1a、114-1b。
請繼續參照圖1H及圖2H。在本實施例中，輔助部156p 包括多個第一輔助子部156-2。每一第一輔助子部156-2與主要部156-1之間存在間隙（即開口156a）。多個第一輔助子部156-2分別位於主要部156-1的相對兩側。多個第一輔助子部156-2與主要部156-1在通道寬度延伸方向y上排列。多個第一輔助子部156-2於基板10上的垂直投影位於通道132c於基板10上的垂直投影外。第一輔助子部156-2與通道132c不重疊。更進一步地說，在本實施例中，至少一第一輔助子部156-2可位於掃描線158與主要部156-1之間且與掃描線158彼此隔開，但本發明不以此為限。
在本實施例中，輔助部156p還包括多個第二輔助子部156-3。多個第二輔助子部156-3分別位於主要部156-1的另外相對兩側。多個第二輔助子部156-3與主要部156在方向x上排列。在本實施例中，每一第二輔助子部156-3與主要部156-1之間可存在間隙（即開口156a），但本發明不以此為限。整體而言，在本實施例中，第一輔助子部156-2與第二輔助子部156-3可連接成設置於主要部156-1週邊的環型結構。畫素結構100還包括至少一連接部159。連接部159電性連接於第一輔助子部156-2與主要部156-1之間。在本實施例中，連接部159還可電性連接於第二輔助子部156-2與主要部156-1之間，但本發明不以此為限。
圖3為本發明另一實施例之畫素結構的剖面示意圖。圖4為本發明另一實施例之畫素結構的上視示意圖。特別是，圖3對應於圖4的剖線A-A’及B-B’。請參照圖3及圖4，畫素結構100A與畫素結構100類似，因此相同或相對應的元件以相同或相對應的標號表示。畫素結構100A與畫素結構100的主要差異在於：畫素結構100A的半導體層132A及絕緣層146A與畫素結構100的半導體層132及絕緣層146不同。此外，畫素結構100A較畫素結構100少了第一蝕刻阻擋圖案120與第二蝕刻阻擋圖案154a，而多了導電圖案182。以下主要說明此差異，兩者相同或相對應處，還請參照前述說明，於此便不再重述。
請參照圖3及圖4，畫素結構100A包括薄膜電晶體T以及與薄膜電晶體T之汲極114電性連接的畫素電極170。薄膜電晶體T包括源極112、汲極114、半導體層132A與閘極156A。半導體層132A位於源極112與汲極114上且具有通道132c。通道132c設置於源極112與汲極114之間。閘極156包括主要部156-1以及輔助部156p。主要部156-1與源極112、汲極114以及通道132c重疊設置。輔助部156p位於主要部156-1外，且輔助部156p與主要部156-1透過連接部159電性連接。閘極156的主要部156-1與閘極156的輔助部156p之間具有間隙（即開口156a）。
與畫素結構100不同的是，半導體層132A不具有與閘極156之開口156a切齊的開口。在圖3及圖4的實施例中，閘極156的部份開口156a可與部份的半導體層132A重疊。絕緣層146A也不具有與閘極156之開口156a切齊的開口。詳言之，絕緣層146A可包括覆蓋半導體層132A且與半導體層132A實質上切齊的絕緣子層142A以及覆蓋絕緣子層142A的另一絕緣子層144A。畫素結構100還包括導電圖案182。汲極114覆蓋部份的導電圖案182且與導電圖案182電性連接。絕緣子層144A具有開口144a。開口144a與接觸窗口162a連通，以形成連通孔192。畫素電極170透過接觸連通孔192以及透過另一部份的未被汲極114覆蓋的導電圖案182與薄膜電晶體T的汲極114電性連接。
此外，需說明的是，圖1H及圖3所示之閘極156的形狀是用以舉例說明本發明而非用以限制本發明。在其他實施例中，閘極156也可設計為其他適當形狀，以下配合圖5～圖10舉例說明之。
圖5為本發明一實施例之畫素結構的薄膜電晶體的閘極、半導體層、源極與汲極、連接部及導電圖案的上視示意圖。圖5的薄膜電晶體T-B、連接部159B及導電圖案182與圖3及圖4之畫素結構100A之薄膜電晶體T、連接部159及導電圖案182類似，因此相同或相對應的元件以相同或相對應的標號表示。兩者的主要差異在於：薄膜電晶體T-B的閘極156B與畫素結構100A之薄膜電晶體T的閘極156不同。以下主要說明此差異，兩者相同或相對應處，請參照前述說明，於此便不再重覆說明。
請參照圖5，薄膜電晶體T-B包括源極112、汲極114、半導體層132A及閘極156B。半導體層132A位於源極112與汲極114之上且具有通道132c。通道132c設置於源極112以及汲極114之間。閘極156B包括主要部156-1以及輔助部156p。主要部156-1與源極112、汲極114以及通道132c重疊設置。輔助部156p包含第一輔助子部156-2與第二輔助子部156-3，其位於主要部156-1外且與主要部156-1電性連接。主要部156-1與輔助部156p之間具有間隙（即開口156a）。與畫素結構100A之薄膜電晶體T不同的是，在圖5的實施例中，連接部159B位於主要部156-1與第二輔助子部156-3之間。更進一步地說，多個連接部159B在方向x上可不對齊。在通道寬度延伸方向y上，通道132c的外側無設置連接部159B。包括薄膜電晶體T-B之畫素結構也具有與畫素結構100類似的功效與優點，於此便不再重述。
圖6為本發明另一實施例之畫素結構的薄膜電晶體的閘極、半導體層、源極與汲極、連接部及導電圖案的上視示意圖。圖6的薄膜電晶體T-C、連接部159C及導電圖案182與圖3及圖4的薄膜電晶體T、連接部159及導電圖案182類似，因此相同或相對應的元件以相同或相對應的標號表示。兩者的主要差異在於：薄膜電晶體T-C的閘極156C與畫素結構100A之薄膜電晶體T的閘極156A不同。以下主要說明此差異，兩者相同或相對應處，請參照前述說明，於此便不再重覆繪示及說明。
請參照圖6，薄膜電晶體T-C包括源極112、汲極114、半導體層132A及閘極156C。半導體層132A位於源極112與汲極114之上且具有通道132c。通道132c設置於源極112以及汲極114之間。閘極156C包括主要部156-1以及輔助部156p。主要部156-1與源極112、汲極114以及通道132c重疊設置。輔助部156p包含第一輔助子部156-2與第二輔助子部156-3B，其位於主要部156-1外且與主要部156-1電性連接。主要部156-1與輔助部156p之間具有間隙（即開口156a）。與畫素結構100A之薄膜電晶體T不同的是，在圖6的實施例中，閘極156C的第二輔助子部156-3B可直接與主要部156-1連接。包括薄膜電晶體T-C的畫素結構也具有與畫素結構100類似的功效與優點，於此便不再重述。
圖7為本發明又一實施例之畫素結構的薄膜電晶體的閘極、半導體層、源極與汲極及導電圖案的上視示意圖。圖7的薄膜電晶體T-D及導電圖案182與圖6的薄膜電晶體T-C及導電圖案182類似，因此相同或相對應的元件以相同或相對應的標號表示。兩者的主要差異在於：薄膜電晶體T-D之閘極156D的第一輔助子部156-2可不透過圖6的連接部159C與主要部156-1電性連接，而閘極156D的第一輔助子部156-2可透過第二輔助子部156-3B與主要部156-1電性連接。在通道寬度延伸方向y上，通道132c的外側無設置連接部。包括薄膜電晶體T-D的畫素結構也具有與畫素結構100類似的功效與優點，於此便不再重述。
圖8為本發明再一實施例之畫素結構的薄膜電晶體的閘極、半導體層、源極與汲極、連接部及導電圖案的上視示意圖。圖8的薄膜電晶體T-E、連接部159E及導電圖案182與圖6的薄膜電晶體T-C、連接部159C及導電圖案182類似，因此相同或相對應的元件以相同或相對應的標號表示。兩者的主要差異在於：薄膜電晶體T-E的閘極156E與薄膜電晶體T-C的閘極156C不同。詳言之，在圖8的實施例中，每一第二輔助子部156-3E與一個第一輔助子部156-2連接而與另一個第一輔助子部156-2隔開。與第二輔助子部156-3E連接的一個第一輔助子部156-2可透過第二輔助子部156-3E與主要部156-1電性連接。與第二輔助子部156-3E隔開的另一個第一輔助子部156-2可透過連接部159E與主要部156-1電性連接。包括薄膜電晶體T-E的畫素結構也具有與畫素結構100類似的功效與優點，於此便不再重述。
圖9為本發明一實施例之畫素結構的薄膜電晶體的閘極、半導體層、源極與汲極、連接部及導電圖案的上視示意圖。圖9的薄膜電晶體T-F、連接部159F及導電圖案與圖6的薄膜電晶體T-C、連接部159C及導電圖案182類似，因此相同或相對應的元件以相同或相對應的標號表示。兩者的主要差異在於：薄膜電晶體T-F的閘極156F與薄膜電晶體T-C的閘極156C不同。詳言之，在圖9的實施例中，閘極156F可不包括閘極156C的第二輔助子部156-3B。閘極156F的多個第一輔助子部156-2可分別透過多個連接部159F與主要部156-1電性連接。包括薄膜電晶體T-F的畫素結構也具有與畫素結構100類似的功效與優點，於此便不再重述。
圖10為本發明另一實施例之畫素結構的薄膜電晶體的閘極、半導體層、源極與汲極、連接部及導電圖案的上視示意圖。圖10的薄膜電晶體T-G、連接部159及導電圖案182與圖3及圖4之的薄膜電晶體T、連接部159及導電圖案182類似，因此相同或相對應的元件以相同或相對應的標號表示。兩者的主要差異在於：薄膜電晶體T-G的閘極156G與畫素結構100A之薄膜電晶體T-B的閘極156A不同。詳言之，在圖10的實施例中，閘極156G的輔助部156p包括位於源極112與汲極114之上側的一個第一輔助子部156-2及兩個第二輔助子部156-3。其中位於源極112與汲極114之上側的一個第一輔助子部156-2、兩個第二輔助子部156-3以及位於源極112與汲極114之上側的兩個連接部159可與主要部156-1可圍成一個環型結構。此外，閘極156G的輔助部156p還包括位於源極112與汲極114之下側的一個第一輔助子部156-2及兩個第二輔助子部156-3。其中位於源極112與汲極114之下側的一個第一輔助子部156-2、兩個第二輔助子部156-3以及位於源極112與汲極114之下側的兩個連接部159可與主要部156-1可圍成另一個環型結構。在通道寬度延伸方向y上，通道132c的外側無設置連接部159。包括薄膜電晶體T-G的畫素結構具有與畫素結構100類似的功效與優點，於此便不再重述。
綜上所述，本發明一實施例的畫素結構包括具有源極、汲極、半導體層及閘極的薄膜電晶體及畫素電極。薄膜電晶體的閘極包括主要部及輔助部。閘極的主要部與源極、汲極和通道重疊設置。輔助部位於主要部外且與主要部電性連接。主要部與輔助部之間具有間隙。藉由輔助部，閘極能增加控制通道內載子的能力，進而抑制駝峰現象，提升薄膜電晶體的電性。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧基板
100、100A‧‧‧畫素結構
112‧‧‧源極
112-1、114-1‧‧‧端部114-1
112-1a、112-1b、114-1a、114-1b‧‧‧邊緣
112a-1、114a-1、112a-2、114a-2、116a‧‧‧上表面
112b、114b、116b‧‧‧側壁
114‧‧‧汲極
116‧‧‧資料線
120‧‧‧第一蝕刻阻擋圖案
130‧‧‧半導體材料層
132、132A‧‧‧半導體層
132a、144a、146a‧‧‧開口
132c‧‧‧通道
140‧‧‧絕緣材料層
142、142A、144、144A‧‧‧絕緣材料子層
146、146A‧‧‧絕緣層
150‧‧‧導電層
152‧‧‧金屬層
152a‧‧‧金屬圖案
154‧‧‧蝕刻阻擋層
154a‧‧‧第二蝕刻阻擋圖案
156、156B～156G‧‧‧閘極
156-1‧‧‧主要部
156p‧‧‧輔助部
156-2‧‧‧第一輔助子部
156-3、156-3B、156-3E‧‧‧第二輔助子部
159、159B、159C、159E、159F‧‧‧連接部
156a‧‧‧開口（間隙）
158‧‧‧掃描線
160‧‧‧平坦材料層
162‧‧‧平坦層
162a‧‧‧接觸窗口
170‧‧‧畫素電極
182‧‧‧導電圖案
190、192‧‧‧連通孔
A-A’、B-B’‧‧‧剖線
T、T-B、T-C、T-D、T-E、T-F、T-G‧‧‧薄膜電晶體
x、y‧‧‧方向
圖1A至圖1H為本發明一實施例之畫素結構的製造方法的上視示意圖。 圖2A至圖2H為本發明一實施例之畫素結構的製造方法的剖面示意圖。 圖2I為本發明一實施例之畫素結構之閘極、源極與汲極的透視示意圖。 圖3為本發明另一實施例之畫素結構的剖面示意圖。 圖4為本發明另一實施例之畫素結構的上視示意圖。 圖5為本發明一實施例之畫素結構的薄膜電晶體的閘極、半導體層、源極與汲極、連接部及導電圖案的上視示意圖。 圖6為本發明另一實施例之畫素結構的薄膜電晶體的閘極、半導體層、源極與汲極、連接部及導電圖案的上視示意圖。 圖7為本發明又一實施例之畫素結構的薄膜電晶體的閘極、半導體層、源極與汲極及導電圖案的上視示意圖。 圖8為本發明再一實施例之畫素結構的薄膜電晶體的閘極、半導體層、源極與汲極、連接部及導電圖案的上視示意圖。 圖9為本發明一實施例之畫素結構的薄膜電晶體的閘極、半導體層、源極與汲極、連接部及導電圖案的上視示意圖。 圖10為本發明另一實施例之畫素結構的薄膜電晶體的閘極、半導體層、源極與汲極、連接部及導電圖案的上視示意圖。
Claims (18)
- 一種畫素結構，包括： 一薄膜電晶體，包括： 一源極與一汲極； 一半導體層，位於該源極與該汲極上且具有一通道，該通道設置於該源極與該汲極之間；以及 一閘極，包括： 一主要部，與該源極、該汲極以及該通道重疊設置；以及 一輔助部，位於該主要部外且與該主要部電性連接，其中該主要部與該輔助部之間具有一間隙；以及 一畫素電極，與該薄膜電晶體的該汲極電性連接。
- 如申請專利範圍第1項所述的畫素結構，更包括： 一資料線，與該薄膜電晶體的該源極電性連接；以及 一掃描線，與該薄膜電晶體的該閘極電性連接，其中至少部份的該輔助部位於該掃描線與該主要部之間且與該掃描線彼此隔開。
- 如申請專利範圍第1項所述的畫素結構，更包括： 一掃描線，與該薄膜電晶體的該閘極電性連接，其中該輔助部包括多個第一輔助子部，分別位於該主要部的相對兩側且與該主要部之間存在該間隙，該些第一輔助子部與該主要部在一第一方向上排列，該第一方向與該掃描線的長度方向交錯；以及 至少一連接部，電性連接於該些第一輔助子部與該主要部之間。
- 如申請專利範圍第3項所述的畫素結構，其中該輔助部更包括多個第二輔助子部，分別位於該主要部的另外相對兩側，該些第二輔助子部與該主要部在垂直於該第一方向的一第二方向上排列。
- 如申請專利範圍第1項所述的畫素結構，其中該輔助部具有一環型結構，設置於該主要部的週邊。
- 如申請專利範圍第1項所述的畫素結構，其中該半導體層的該通道具有一通道寬度延伸方向，該畫素結構更包括： 一掃描線，與該薄膜電晶體的該閘極電性連接，其中該輔助部包括至少一第一輔助子部，位於該通道寬度延伸方向上且位於該主要部的至少一側，該至少一第一輔助子部與該主要部之間存在該間隙；以及 至少一連接部，電性連接於該至少一第一輔助子部與該主要部之間。
- 如申請專利範圍第6項所述的畫素結構，其中該輔助部更包括一第二輔助子部，位於該主要部的另一側，該第二輔助子部與該主要部在垂直於該通道寬度延伸方向上排列。
- 如申請專利範圍第1項所述的畫素結構，其中該半導體層的該通道具有一通道寬度延伸方向，該源極於該通道寬度延伸方向上具有相對的兩邊緣，該汲極於該通道寬度延伸方向上具有相對的兩邊緣，而該主要部突出於該源極的該些邊緣與該汲極的該些邊緣。
- 如申請專利範圍第1項所述的畫素結構，其中該閘極與該半導體層切齊。
- 如申請專利範圍第1項所述的畫素結構，更包括： 一資料線，與該源極電性連接；以及 一第一蝕刻阻擋圖案，覆蓋於該資料線的一上表面、該資料線的一側壁、該源極的一側壁、該汲極的一側壁、該源極的部份上表面以及該汲極的部份上表面，其中該半導體層設置於該第一蝕刻阻擋圖案、該源極的該部份上表面以及該汲極的該部份上表面上。
- 如申請專利範圍第10項所述的畫素結構，更包括： 一平坦層，覆蓋該閘極且具有一接觸窗口，其中該畫素電極透過該接觸窗口與和該第一蝕刻阻擋圖案及該汲極電性連接。
- 如申請專利範圍第1項所述的畫素結構，其中該閘極包括一金屬圖案以及覆蓋該金屬圖案的一第二蝕刻阻擋圖案。
- 如申請專利範圍第1項所述的畫素結構，更包括： 一資料線，與該源極電性連接，其中該半導體層包覆該資料線、該源極以及該汲極。
- 如申請專利範圍第1項所述的畫素結構，更包括： 一絕緣層，覆蓋該半導體層，該閘極配置於該絕緣層上。
- 如申請專利範圍第13項所述的畫素結構，其中該絕緣層具有與該間隙切齊的一開口。
- 一種畫素結構的製造方法，包括： 在一基板上形成彼此分離的一源極與一汲極； 形成一第一蝕刻阻擋圖案，覆蓋該源極與該汲極，且暴露該源極與該汲極的一部份上表面； 於該第一蝕刻阻擋圖案和該源極與該汲極的一部份上表面上形成一半導體材料層； 在該半導體材料層上形成一絕緣材料層； 在該絕緣材料層上形成一導電層； 圖案化該導電層，以形成具有至少一開口的一閘極；以及 以該閘極為罩幕，圖案化該絕緣材料層以及該半導體材料層，以形成具有至少一開口的一絕緣層與具有至少一開口的一半導體層，其中該閘極的該至少一開口、該絕緣層的該至少一開口以及該半導體層的該至少一開口連通且暴露該第一蝕刻阻擋圖案。
- 如申請專利範圍第16項所述的畫素結構的製造方法，其中利用一溼蝕刻製程圖案化該導電層，而利用一乾蝕刻製程圖案化該絕緣材料層及該半導體材料層。
- 如申請專利範圍第16項所述的畫素結構的製造方法，更包括： 形成一資料線以及一掃描線，該資料線與該源極電性連接，該掃描線與該閘極電性連接，其中該第一蝕刻阻擋圖案包覆該資料線。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW106103026A TWI591411B (zh) | 2017-01-25 | 2017-01-25 | 畫素結構及其製造方法 |
| CN201710207090.5A CN106898621B (zh) | 2017-01-25 | 2017-03-31 | 像素结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW106103026A TWI591411B (zh) | 2017-01-25 | 2017-01-25 | 畫素結構及其製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI591411B TWI591411B (zh) | 2017-07-11 |
| TW201827906A true TW201827906A (zh) | 2018-08-01 |
Family
ID=59192641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW106103026A TWI591411B (zh) | 2017-01-25 | 2017-01-25 | 畫素結構及其製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN106898621B (zh) |
| TW (1) | TWI591411B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI662347B (zh) * | 2017-12-14 | 2019-06-11 | 友達光電股份有限公司 | 畫素結構 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100678321B1 (ko) * | 2005-12-14 | 2007-02-02 | 동부일렉트로닉스 주식회사 | 서로 다른 두께의 게이트 유전층들을 형성하는 방법 |
| CN103730511B (zh) * | 2013-12-26 | 2016-03-23 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制造方法、阵列基板、显示装置 |
| CN106298810B (zh) * | 2016-09-23 | 2019-06-11 | 上海天马微电子有限公司 | 阵列基板制造方法、阵列基板、显示面板及显示装置 |
-
2017
- 2017-01-25 TW TW106103026A patent/TWI591411B/zh active
- 2017-03-31 CN CN201710207090.5A patent/CN106898621B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN106898621A (zh) | 2017-06-27 |
| CN106898621B (zh) | 2019-10-18 |
| TWI591411B (zh) | 2017-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20050118717A (ko) | ＦｉｎＦＥＴ 디바이스 구조의 형성 방법 | |
| CN111341849B (zh) | 显示基板及其制备方法、显示面板 | |
| EP1536482A1 (en) | Thin film transistor with tapered edges | |
| WO2017117974A1 (zh) | 一种阵列基板的制作方法、阵列基板和显示面板 | |
| TW466647B (en) | Semiconductor device and method for fabricating the same | |
| KR20140108026A (ko) | 박막 반도체 장치, 유기 발광 표시 장치, 및 이의 제조 방법 | |
| WO2005045892A3 (en) | Confined spacers for double gate transistor semiconductor fabrication process | |
| CN102956459B (zh) | 半导体器件及其制造方法 | |
| US20190206904A1 (en) | Thin film transistor and method of making the same, and array substrate | |
| CN111627933B (zh) | 主动元件基板及其制造方法 | |
| TW201827906A (zh) | 畫素結構及其製造方法 | |
| US20200020592A1 (en) | Semiconductor structures and fabrication methods thereof | |
| JP2773221B2 (ja) | 半導体装置 | |
| WO2004073058A3 (en) | Flash memory devices | |
| TW200506776A (en) | Thin film array panel and manufacturing method thereof | |
| KR0179066B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| KR100513647B1 (ko) | 유기 전계 발광 표시 소자 및 그 제조방법 | |
| WO2019051863A1 (zh) | 主动阵列开关的制造方法 | |
| WO2023106815A1 (ko) | 수직 전계 효과 트랜지스터 및 그 제조 방법 | |
| CN108321122B (zh) | Cmos薄膜晶体管及其制备方法和显示装置 | |
| JP4265241B2 (ja) | 薄膜トランジスタパネルの製造方法 | |
| KR100929428B1 (ko) | 액정 디스플레이 제조 방법 | |
| KR100413483B1 (ko) | 반도체소자의 커패시터 및 그 제조방법 | |
| KR100873815B1 (ko) | 이미지센서 제조방법 | |
| KR100486116B1 (ko) | 고전압 트랜치 트랜지스터 및 그의 제조 방법 |