CN105932176B - 像素结构与其制造方法 - Google Patents

像素结构与其制造方法 Download PDF

Info

Publication number
CN105932176B
CN105932176B CN201610307519.3A CN201610307519A CN105932176B CN 105932176 B CN105932176 B CN 105932176B CN 201610307519 A CN201610307519 A CN 201610307519A CN 105932176 B CN105932176 B CN 105932176B
Authority
CN
China
Prior art keywords
electrode
layer
opening
insulating layer
grid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610307519.3A
Other languages
English (en)
Other versions
CN105932176A (zh
Inventor
张吉和
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AU Optronics Corp
Original Assignee
AU Optronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by AU Optronics Corp filed Critical AU Optronics Corp
Publication of CN105932176A publication Critical patent/CN105932176A/zh
Application granted granted Critical
Publication of CN105932176B publication Critical patent/CN105932176B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H10K59/1315—Interconnections, e.g. wiring lines or terminals comprising structures specially adapted for lowering the resistance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

本发明公开一种像素结构与其制造方法，像素结构的制造方法包括下列步骤。在基板上形成栅极以及与栅极连接的扫描线。于基板上形成绝缘层，并且图案化绝缘层以形成对应于栅极的开口。形成栅极绝缘层以覆盖栅极及扫描线。于栅极绝缘层上形成通道层，且通道层位于开口中。于通道层上形成第一欧姆接触层以及第二欧姆接触层，且第一欧姆接触层以及第二欧姆接触层位于开口中。在第一欧姆接触层以及第二欧姆接触层上形成源极、漏极以及与源极连接的数据线。形成第一电极，其中第一电极与漏极电连接。

Description

像素结构与其制造方法
技术领域
本发明涉及一种像素结构与其制造方法，且特别是涉及一种具有较低的栅极-漏极的寄生电容与栅极-源极的寄生电容的像素结构及其制造方法。
背景技术
随着现代资讯科技的进步，各种不同规格的显示器已被广泛地应用在消费者电子产品的荧幕之中，例如手机、笔记型电脑、数字相机以及个人数字助理(Personal DigitalAssistant，PDA)等。在这些显示器中，由于液晶显示器(Liquid Crystal Display，LCD)及有机电激发光显示器(Organic Electro-luminescent Display，OELD或称为OLED)具有轻薄以及消耗功率低的优点，因此在市场中成为主流商品。
LCD与OLED的制作工艺包括将半导体元件阵列排列于基板上，而半导体元件包含薄膜晶体管(Thin Film Transistor，TFT)。随着LCD与OLED的分辨率越来越高，单位面积下薄膜晶体管所占的比例也越来越多。也因为薄膜晶体管的栅极与源极以及栅极与漏极之间有部分区域重叠，导致薄膜晶体管的栅极-漏极与栅极-源极的寄生电容(parasiticcapacitance，亦即：Cgd与Cgs)相对于储存电容的比例也随之升高。因此，以上述的薄膜晶体管来作为驱动电路中的晶体管时，在信号的传输上往往会产生相当大的电阻电容负载(RC loading)，导致显示器的显示品质下降。
发明内容
本发明提供一种像素结构及其制造方法，其可以避免因高栅极-漏极的寄生电容与高栅极-源极的寄生电容等现象而导致显示器的显示品质下降的问题。
本发明提供一种像素结构。像素结构包括扫描线、数据线、栅极、绝缘层、栅极绝缘层、通道层、第一欧姆接触层、第二欧姆接触层、源极、漏极以及第一电极。扫描线以及数据线互相交错设置于基板上。栅极位于基板上与扫描线电连接。绝缘层位于栅极上且具有开口对应栅极设置。栅极绝缘层位于栅极上。通道层位于栅极绝缘层上，且通道层位于开口中。第一欧姆接触层以及第二欧姆接触层位于通道层上且设置于开口中。源极位于第一欧姆接触层上，其中源极与数据线电连接。漏极位于第二欧姆接触层上。第一电极位于绝缘层上且与漏极电连接。
本发明另提供一种像素结构的制造方法，此制造方法包括以下步骤。在基板上形成栅极以及与栅极连接的扫描线。在基板上形成绝缘层，并且图案化绝缘层以形成对应于栅极的开口。形成栅极绝缘层以覆盖栅极及扫描线。在栅极绝缘层上形成通道层，且通道层位于绝缘层开口中。在通道层上形成第一欧姆接触层以及第二欧姆接触层，且第一欧姆接触层以及第二欧姆接触层位于绝缘层开口中。在第一欧姆接触层以及第二欧姆接触层上形成源极、漏极以及与源极连接的数据线。形成第一电极，其中第一电极与漏极电连接。
基于上述，由于绝缘层配置于栅极与源极及与源极电连接的数据线以及栅极与漏极及与漏极电连接的第一电极之间，因此可以增加栅极与源极及与源极电连接的数据线以及栅极与漏极及与漏极电连接的第一电极之间的距离，使得栅极-漏极的寄生电容Cgd与栅极-源极的寄生电容Cgs降低，如此一来便可减少电阻电容负载(RC loading)，以确保显示器的显示品质。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A、图2A、图3A、图4A、图5A及图6A为本发明一实施例的像素结构的制造方法的流程上视图；
图1B、图2B、图3B、图3C、图4B、图5B以及图6B为图1A、图2A、图3A、图4A、图5A及图6A的像素结构的制造方法的沿着剖线AA’的流程剖视图；
图7A及图8A为本发明另一实施例的像素结构的制造方法的流程上视图；
图7B及图8B为图7A及图8A的像素结构的制造方法的沿着剖线AA’的流程剖视图；
图9A、图10A、图11A、图12A及图13A为本发明另一实施例的像素结构的制造方法的流程上视图；
图9B、图10B、图11B、图12B及图13B为图9A、图10A、图11A、图12A及图13A的像素结构的制造方法的沿着剖线AA’的流程剖视图；
图14A及图15A为本发明另一实施例的像素结构的制造方法的流程上视图；
图14B及图15B为图14A及图15A的像素结构的制造方法的沿着剖线AA’的流程剖视图；
图16A、图17A、图18A、图19A、图20A、图21A、图22A为本发明一实施例的像素结构的制造方法的流程上视图；
图16B、图17B、图18B、图19B、图20B、图21B以及图22B分别为图16A、图17A、图18A、图19A、图20A、图21A及图22A的像素结构的制造方法的沿着剖线AA’的流程剖视图；
图23为本发明另一实施例的像素结构的上视示意图。
符号说明
10a、10a’、10b、10b’、20a、20a’、20b、20b’：像素结构
100a、100a’、200a：薄膜晶体管
110：基版
120：栅极
130：绝缘层
140：栅极绝缘层
150a：通道材料层
150：通道层
160a：欧姆接触材料层
160：欧姆接触层
161：第一欧姆接触材料层
162：第二欧姆接触材料层
170：第一电极
180：保护层
190、190’：第二电极
200：图案化光致抗蚀剂层
AA’：剖线
C1：第一接触窗
C2：第二接触窗
CL：共用电极线
D：漏极
DL：数据线
O：开口
S：源极
SL：扫描线
W1、W2：宽度
具体实施方式
图1A、图2A、图3A、图4A、图5A及图6A为本发明一实施例的像素结构的制造方法的流程上视图。图1B、图2B、图3B、图3C、图4B、图5B以及图6B分别为图1A、图2A、图3A、图4A、图5A及图6A的像素结构的制造方法的沿着剖线AA’的流程剖视图。请参照图1A与图1B，提供基板110。基板110的材质可为玻璃、石英、有机聚合物、或是不透光/反射材料(例如：导电材料、金属、晶片、陶瓷、或其它可适用的材料)、或是其它可适用的材料。在基板110上形成栅极120以及与栅极120连接的扫描线SL。在本实施例中，栅极110以及扫描线SL的制造方法例如是先沉积金属材料层(未绘示)并对其进行图案化制作工艺以形成栅极110以及扫描线SL。上述图案化制作工艺例如是光刻蚀刻制作工艺，但本发明不限于此。栅极120以及扫描线SL的材料例如是包含金属、金属氧化物、有机导电材料或上述的组合。
请参照图2A与图2B，在基板110上形成绝缘层130，其中绝缘层130的厚度约介于1微米至4微米，但不以此为限。在本实施例中，绝缘层130例如是直接在栅极120上沉积绝缘材料层(未绘示)来形成。绝缘层130的材料例如是包括聚酯类(PET)、聚烯类、聚丙酰类、聚碳酸酯类、聚环氧烷类、聚苯烯类、聚醚类、聚酮类、聚醇类、聚醛类等无机材料或硅氧烷(Siloxane)等有机材料或其它合适的材料、或上述的组合。接着，以一道图案化制作工艺，对绝缘层130进行图案化以形成暴露出栅极120的开口O，其中沿着扫描线SL的延伸方向，开口O具有宽度W1。宽度W1约介于5微米至15微米之间，但不以此为限。上述图案化制作工艺例如是光刻蚀刻制作工艺，但本发明不限于此。
请参照图3A至图3C，在基板110上形成栅极绝缘层140以覆盖栅极120、扫描线SL、绝缘层130以及开口O。在本实施例中，栅极绝缘层140的材料包含无机材料(例如：氧化硅、氮化硅、氮氧化硅、其它合适的材料、或上述至少二种材料的堆叠层)、有机材料、或其它合适的材料、或上述的组合。接着，如图3B所示，通道层150以及欧姆接触层160的形成方法例如是先于栅极绝缘层140上依序沉积通道材料层150a以及欧姆接触材料层160a，使通道材料层150a以及欧姆接触材料层160a顺应地覆盖绝缘层130以及开口O。接着，在基板110上进行光致抗蚀剂材料的涂布程序，并通过开口O的凹陷轮廓，使得基板110上具有开口O的区域的光致抗蚀剂材料的厚度大于基板110上的其它区域的光致抗蚀剂材料的厚度；再通过等离子体处理、灰化处理等方法，以移除基板110上的部分光致抗蚀剂材料，使得仅基板110上具有开口O的区域具有光致抗蚀剂材料，而形成一图案化光致抗蚀剂层200。接着，通过图案化光致抗蚀剂层200为蚀刻掩模，对通道材料层150a以及欧姆接触材料层160a进行图案化程序而形成位于开口O内的通道层150以及欧姆接触层160，其中通道层150以及欧姆接触层160具有相同的图案。最后，如图3C所示，移除图案化光致抗蚀剂层200，在栅极绝缘层140上依序形成通道层150以及欧姆接触层160。值得注意的是，在本实施例中，通过开口O的凹陷轮廓的设置，可利用自我对准(self-align)的特性来确保图案化制作工艺的精准度，进而减少一道光掩膜制作工艺的成本，然本发明不以此为限。在一实施例，也可以以一道图案化制作工艺(例如是光刻蚀刻制作工艺)，对通道材料层150a以及欧姆接触材料层160a进行图案化程序，形成具有相同图案且位于开口O内的通道层150以及欧姆接触层160。
此外，在其它实施例中，例如是先沉积通道材料层(未绘示)再图案化通道材料层以形成通道层150；接着，沉积欧姆接触材料层(未绘示)再图案化欧姆接触材料层以形成欧姆接触层160，其中前述的两次图案化制作工艺分别是光刻蚀刻制作工艺与自对准图案化制作工艺。据此，通过不同的图案化制作工艺方式，通道层150以及欧姆接触层160可具有不同的图案。本发明不特别限定通道层150以及欧姆接触层160是否具有相同图案。
通道层150可为金属氧化物半导体材料、多晶硅、非晶硅或是其他合适的半导体材料，上述金属氧化物半导体材料例如是氧化铟镓锌(Indium-Gallium-Zinc Oxide,IGZO)、氧化锌(ZnO)氧化锡(SnO)、氧化铟锌(Indium-Zinc Oxide,IZO)、氧化镓锌(Gallium-ZincOxide,GZO)、氧化锌锡(Zinc-Tin Oxide,ZTO)或氧化铟锡(Indium-Tin Oxide,ITO)。欧姆接触材料层160的材料可以是包含含有掺杂物(dopant)的金属氧化物半导体材料、含有掺杂物的多晶硅、含有掺杂物的非晶硅或是其他合适的含有掺杂物的半导体材料、或其它合适的材料、或上述的组合。此外，图案化光致抗蚀剂层200的材料例如是正型光致抗蚀剂或负型光致抗蚀剂，本发明不以此为限。
请参照图4A与图4B，在基板110上形成源极S、漏极D以及与源极S连接的数据线DL。其中，源极S以及漏极D形成于开口O中。源极S、漏极D以及数据线DL的形成方法例如是先形成一导电材料层(未绘示)再加以图案化形成源极S、漏极D以及数据线DL。例如是以光刻与蚀刻进行图案化制作工艺，但不以此为限。以导电特性为考虑下，源极S、漏极D以及数据线DL的材料例如是金属，然本发明不限于此。在本实施例中，源极S的形状例如是I型，然本发明不限于此；在其它实施例中，源极S的形状也可以例如是U型或L型。又，在形成源极S、漏极D以及数据线DL的图案化制作工艺步骤中，更同时图案化欧姆接触层160以形成与源极S接触的第一欧姆接触层161以及与漏极D接触的第二欧姆接触层162，且第一欧姆接触层161以及第二欧姆接触层162一起暴露出通道层150。换言之，第一欧姆接触层161与第二欧姆接触层162是形成于通道层150上且位于开口O中，且源极S、漏极D以及数据线DL位于第一欧姆接触层161与第二欧姆接触层162上，其中源极S以及部分漏极D形成于开口O中，数据线DL以及部分漏极D位于开口O外，如图4A与图4B所示。也就是，第一欧姆接触层161位于通道层150与源极S之间，且第二欧姆接触层162位于通道层150与漏极D之间。
此外，在开口O内，第一欧姆接触层161与源极S具有相同图案，且第二欧姆接触层162与漏极D具有相同图案，但本发明不限于此。其中，在本实施例中，在形成源极S、漏极D以及数据线DL的图案化制作工艺步骤中，除了同时图案化欧姆接触层160以形成第一欧姆接触层161以及第二欧姆接触层162外，更可以进一步图案化通道层150以移除一部分的被第一欧姆接触层161以及第二欧姆接触层162暴露出来的通道层150，如图4B所示；然本发明不限于此。在其它实施例中，也可以在图案化欧姆接触材料层160以形成第一欧姆接触层161以及第二欧姆接触层162时，仅暴露出通道层150但不对通道层150进行图案化制作工艺。至此，本实施例的薄膜晶体管(thin-film transistor)100a已形成。
请参照图5A与图5B，在薄膜晶体管100a上形成第一电极170，其中第一电极170与漏极D电连接。第一电极170可为穿透式像素电极、反射式像素电极或是半穿透半反射式像素电极。穿透式像素电极的材质包括金属氧化物，例如是铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、或其它合适的氧化物、或者是上述至少二者的堆叠层。反射式像素电极的材质包括具有高反射率的金属材料。至此步骤，本实施例的像素结构10a已完成。
更值得注意的是，当本发明的像素结构应用于边缘电场切换式(fringe fieldswitching，FFS)液晶显示面板时，还包括形成保护层180以及第二电极190在本实施例的图5A与图5B的像素结构10a上，请参照图6A与图6B(即：像素结构10a’)。具体来说，保护层180覆盖源极S、漏极D以及第一电极170，且第二电极190形成于保护层180上。因此，在本实施例中，第一电极170是像素电极，第二电极190是共用电极，其中第一电极170与第二电极190之间耦合来形成储存电容器(未绘示)。保护层180的材料包含无机材料(例如：氧化硅、氮化硅、氮氧化硅、其它合适的材料、或上述至少二种材料的堆叠层)、有机材料、或其它合适的材料、或上述的组合。第二电极190可为穿透式电极、反射式电极或是半穿透半反射式电极。穿透式电极的材质包括金属氧化物，例如是铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、或其它合适的氧化物、或者是上述至少二者的堆叠层。反射式电极的材质包括具有高反射率的金属材料。
就结构上而言，请先参考图5A与图5B，本实施例的像素结构10a包括扫描线SL、数据线DL、栅极120、绝缘层130、栅极绝缘层140、通道层150、第一欧姆接触层161、第二欧姆接触层162、源极S、漏极D以及第一电极170。扫描线SL以及数据线DL互相交错设置于基板110上。栅极120位于基板110上与扫描线SL电连接。绝缘层130位于栅极120上且具有开口O对应栅极120设置。栅极绝缘层140覆盖栅极120以及扫描线SL，且位于绝缘层130上并顺应地覆盖开口O。更具体的说，绝缘层130位于栅极120与栅极绝缘层140之间，且绝缘层130的开口O暴露出栅极120。通道层150位于栅极绝缘层140上，且通道层150位于开口O中。第一欧姆接触层161以及第二欧姆接触层162位于通道层150上且设置于开口O中。源极S位于第一欧姆接触层161上，其中源极S与数据线DL电连接。漏极D位于第二欧姆接触层162上，其中漏极D与第一电极170电连接。换言之，第一欧姆接触层161位于通道层150与源极S之间，第二欧姆接触层162位于通道层150与漏极D之间，且源极S以及漏极D与开口O重叠设置并位于开口O内。第一电极170位于栅极绝缘层140上，且未设置于开口O内。栅极绝缘层140位于绝缘层130与源极S、漏极D以及第一电极170之间。在本实施例中，栅极120、栅极绝缘层140、第一欧姆接触层161以及第二欧姆接触层162是单层结构，本发明不限于此。在其他实施例中，栅极120、栅极绝缘层140、第一欧姆接触层161以及第二欧姆接触层162也可以是双层结构或多层堆叠结构。此外，扫描线SL以及数据线DL的延伸方向不相同，较佳的是扫描线SL数据线DL的延伸方向垂直；其中扫描线SL与数据线DL是分别位于不相同的膜层且彼此电性绝缘，扫描线SL以及数据线DL主要用来传递驱动像素结构的驱动信号。
当本发明的像素结构应用于FFS液晶显示面板中时，图5A与图5B的像素结构10a还包括保护层180以及第二电极190，请参照图6A与图6B(即：像素结构10a’)。具体来说，保护层180覆盖源极S、漏极D以及第一电极170，且第二电极190形成于保护层180上。其中，第一电极170是像素电极，第二电极190是共用电极。
此外，本实施例的像素结构更可以包括共用电极线(未绘示)，其例如是与扫描线SL为同一膜层且邻近于扫描线SL进行配置，其中共用电极线的延伸方向例如是与扫描线SL相同，与数据线DL的延伸方向不相同，并与第一电极170耦合来形成储存电容器(未绘示)，本发明不以此为限。当本发明的像素结构应用于FFS液晶显示面板，共用电极线电连接第二电极190，用以降低第二电极190的整体电阻值(overall resistance)。
基于上述，本实施例的像素结构10a、10a’通过绝缘层130的设置，可调整栅极G与源极S以及漏极D之间的距离长度，使栅极G与源极S以及栅极G与漏极D之间相隔较大的间距。由于电容的大小与间距成反比，故当间距变大，源极S及与其电连接的数据线DL跟栅极G之间的寄生电容Cgs和漏极D及与其电连接的第一电极170跟栅极G之间的寄生电容Cgd皆变小。因此，本实施例除了利用自我对准(self-align)的特性，减少光掩膜的使用数量与免除对位问题，也可降低像素结构中寄生电容Cgs与Cgd，进而减少电阻电容负载，确保显示器的显示品质。
图7A及图8A为本发明另一实施例的像素结构的制造方法的流程上视图。图7B及图8B为图7A及图8A的像素结构的制造方法的沿着剖线AA’的流程剖视图。图7A-图7B的实施例与上述图5A-图5B的结构相似，并且图8A-图8B的实施例与上述图6A-图6B的结构相似，因此相同的元件以相同的符号表示，且不在重复说明。
图7A-图7B的结构与图5A-图5B不相同之处在于，图7A-图7B的像素结构10b的开口O具有宽度W2，其中源极S以及漏极D自开口O内朝远离开口O的绝缘层130的一表面延伸。具体来说，图7A-图7B的像素结构10b的开口O的宽度W2小于图5A-图5B的像素结构10a的开口O的宽度W1，即W2<W1。在本实施例中，图7A-图7B的像素结构10b的源极S以及漏极D是部分位于开口O中且部分位于开口O外。
相似地，图8A-图8B的结构与图6A-图6B不相同之处在于，图8A-图8B的像素结构10b’的开口O具有宽度W2，其中源极S以及漏极D是自开口O内朝远离开口O的绝缘层130的一表面延伸。具体来说，图8A-图8B的像素结构10b’的开口O的宽度W2小于图6A-6B的像素结构10a’的开口O的宽度W1，即W2<W1。在本实施例中，图8A-图8B的像素结构10b’的源极S以及漏极D是部分位于开口O中且部分位于开口O外。
图9A、图10A、图11A、图12A及图13A为本发明另一实施例的像素结构的制造方法的流程上视图。图9B、图10B、图11B、图12B及图13B为图9A、图10A、图11A、图12A及图13A的像素结构的制造方法的沿着剖线AA’的流程剖视图。图9A至图13B的实施例与上述图1A-图6B的元件具有相同或相似的结构与材料，因此相同或相似的元件以相同的符号表示，且不在重复对其材质与形成方式进行细部说明，避免赘述。
请参照图9A与图9B，提供基板110，并在基板110上形成栅极120以及与栅极120连接的扫描线SL。接着，在基板110上形成栅极绝缘层140，其中栅极绝缘层140覆盖栅极120以及扫描线SL。在栅极绝缘层140上依序形成通道层150以及欧姆接触层160，其中欧姆接触层160与通道层150覆盖部分的栅极120以及部分的栅极绝缘层140。
请参照图10A与图10B，在基板110上形成绝缘材料层(未绘示)以覆盖栅极绝缘层140、通道层150以及欧姆接触层160。接着，图案化绝缘材料层以形成绝缘层130与对应于栅极120的开口O，其中开口O可完全暴露或部分暴露出通道层150以及欧姆接触层160。本实施例中的通道层150以及欧姆接触层160是完全被开口O所暴露，故通道层150以及欧姆接触层160位于开口O中，如图10B所示。其中，沿着扫描线SL的延伸方向，开口O具有宽度W1，其约介于5微米至15微米之间，但不以此为限。在本实施例中，绝缘层130的厚度约介于1微米至4微米，但不以此为限。绝缘层130的材料例如是包括聚酯类(PET)、聚烯类、聚丙酰类、聚碳酸酯类、聚环氧烷类、聚苯烯类、聚醚类、聚酮类、聚醇类、聚醛类等无机材料或硅氧烷(Siloxane)等有机材料或其它合适的材料、或上述的组合。
接着，类似于图4A与图4B的步骤，请参照图11A与图11B，在基板110上形成源极S、漏极D以及与源极S连接的数据线DL时，一并图案化欧姆接触材料层160以形成与源极S接触的第一欧姆接触层161以及与漏极D接触的第二欧姆接触层162，且第一欧姆接触层161以及第二欧姆接触层162一起暴露出通道层150。其中，源极S、漏极D、第一欧姆接触层161以及第二欧姆接触层162形成于开口O中，且第一欧姆接触层161以及第二欧姆接触层162一起暴露出通道层150，如图11A与图11B所示。换言之，第一欧姆接触层161与第二欧姆接触层162是形成于通道层150上且位于开口O中，且源极S、漏极D位于第一欧姆接触层161与第二欧姆接触层162上，其中源极S以及部分漏极D形成于开口O中，数据线DL以及部分漏极D位于开口O外。也就是，第一欧姆接触层161位于通道层150与源极S之间，且第二欧姆接触层162位于通道层150与漏极D之间。又，在本实施例中，在形成源极S、漏极D以及数据线DL的图案化制作工艺步骤中，除了同时图案化欧姆接触层160以形成第一欧姆接触层161以及第二欧姆接触层162外，更可以进一步图案化通道层150以移除一部分的被第一欧姆接触层161以及第二欧姆接触层162暴露出来的通道层150。在其它实施例中，也可以在图案化欧姆接触材料层160以形成第一欧姆接触层161以及第二欧姆接触层162时，仅暴露出通道层150但不对通道层150进行图案化制作工艺。至此，本实施例的薄膜晶体管200a已形成。
请参照图12A与图12B，在薄膜晶体管200a上形成第一电极170，其中第一电极170与漏极D电连接。至此步骤，本实施例的像素结构20a已完成。
更值得注意的是，当本发明的像素结构应用于FFS液晶显示面板中时，还包括形成保护层180以及第二电极190在本实施例的图12A与图12B的像素结构20a上，请参照图13A与图13B(即：像素结构20a’)。具体来说，保护层180覆盖源极S、漏极D以及第一电极170，且第二电极190形成于保护层180上。因此，在本实施例中，第一电极170是像素电极，第二电极190是共用电极，其中第一电极170与第二电极190之间耦合形成储存电容器(未绘示)。
就结构上而言，请先参考图12A与图12B，本实施例的像素结构20a包括扫描线SL、数据线DL、栅极120、绝缘层130、栅极绝缘层140、通道层150、第一欧姆接触层161、第二欧姆接触层162、源极S、漏极D以及第一电极170。扫描线SL以及数据线DL互相交错设置于基板110上。栅极120位于基板110上与扫描线SL电连接。栅极绝缘层140位于栅极120上并覆盖栅极120以及扫描线SL。通道层150位于栅极绝缘层140上并覆盖栅极120。第一欧姆接触层161与第二欧姆接触层162位于通道层150上方。绝缘层130位于栅极120上且具有对应栅极120设置的开口O，其中开口O位于通道层150以及第一欧姆接触层161与第二欧姆接触层162上并暴露出通道层150以及第一欧姆接触层161与第二欧姆接触层162，使通道层150以及第一欧姆接触层161与第二欧姆接触层162位于开口内。更具体的说，栅极绝缘层140位于栅极120与绝缘层130之间，通道层150以及第一欧姆接触层161与第二欧姆接触层162位于绝缘层130与栅极绝缘层140之间，即：绝缘层130位于栅极120、栅极绝缘层140、通道层150以及第一欧姆接触层161与第二欧姆接触层162上。源极S位于第一欧姆接触层161上，其中源极S与数据线DL电连接。漏极D位于第二欧姆接触层162上，其中漏极D与第一电极170电连接。换言之，第一欧姆接触层161位于通道层150与源极S之间，第二欧姆接触层162位于通道层150与漏极D之间，且源极S以及漏极D与开口O重叠设置并位于开口O内。第一电极170位于绝缘层130上，且未设置于开口O内。在本实施例中，栅极120、栅极绝缘层140、第一欧姆接触层161以及第二欧姆接触层162例如可以是单层结构、双层结构或多层堆叠结构。此外，扫描线SL以及数据线DL的延伸方向不相同，较佳的是扫描线SL数据线DL的延伸方向垂直；其中扫描线SL与数据线DL是分别位于不相同的膜层，扫描线SL以及数据线DL主要用来传递驱动像素结构的驱动信号。
当本发明的像素结构应用于FFS液晶显示面板中时，图12A与图12B的像素结构20a还包括保护层180以及第二电极190，请参照图13A与图13B(即：像素结构20a’)。具体来说，保护层180覆盖源极S、漏极D以及第一电极170，且第二电极190形成于保护层180上。其中，第一电极170是像素电极，第二电极190是共用电极。
此外，本实施例的像素结构更可以包括共用电极线(未绘示)，其例如是与扫描线SL为同一膜层且邻近于扫描线SL进行配置，其中共用电极线的延伸方向例如是与扫描线SL相同，与数据线DL的延伸方向不相同，并与第一电极170耦合来形成储存电容器(未绘示)，本发明不以此为限。当本发明的像素结构应用于FFS液晶显示面板，共用电极线电连接第二电极190，用以降低第二电极190的整体电阻值(overall resistance)。
基于上述，本实施例的像素结构20a、20a’通过绝缘层130的设置，可调整栅极G与源极S以及漏极D之间的距离长度，使栅极G与源极S以及栅极G与漏极D之间相隔较大的间距。由于电容的大小与间距成反比，故当间距变大，源极S及与其电连接的数据线DL跟栅极G之间的寄生电容Cgs和漏极D及与其电连接的第一电极170跟栅极G之间的寄生电容Cgd皆变小，可降低像素结构中寄生电容Cgs与Cgd的大小，进而减少电阻电容负载，确保显示器的显示品质。
图14A与图15A为本发明另一实施例的像素结构的制造方法的流程上视图。图14B与图15B为图14A与图15A的像素结构的制造方法的沿着剖线AA’的流程剖视图。图14A至图14B的实施例与上述图12A至图12B的结构相似，并且图15A至图15B的实施例与上述图13A至图13B的结构相似，因此相同的元件以相同的符号表示，且不在重复说明。
图14A至图14B的结构与图12A至图12B不相同之处在于，图14A至图14B的像素结构20b之开口O具有宽度W2，其中源极S以及漏极D自开口O内朝远离开口O的绝缘层130的一表面延伸。具体来说，图14A至图14B的像素结构20b的开口O的宽度W2小于图12A至图12B的像素结构20a的开口O的宽度W1，即W2<W1。在本实施例中，图14A至图14B的像素结构20b的源极S以及漏极D是部分位于开口O中且部分位于开口O外。
相似地，图15A至图15B的结构与图13A至图13B不相同之处在于，图15A至图15B的像素结构20b’的开口O具有宽度W2，其中源极S以及漏极D是自开口O内朝远离开口O的绝缘层130的一表面延伸。具体来说，图15A至图15B的像素结构20b’的开口O的宽度W2小于图13A至图13B的像素结构20a’的开口O的宽度W1，即W2<W1。在本实施例中，图15A至图15B的像素结构20b’的源极S以及漏极D是部分位于开口O中且部分位于开口O外。
另外，如上所述，本发明实施例列举的像素结构10a、10a’、10b、10b’、20a、20a’、20b、20b’更可以包括共用电极线的设计。为了简明地说明上述具有共用电极线的像素结构的制作方法，本发明特举图6A及图6B所绘示的像素结构10a’的变化型作为示范例进行说明，本领域中具有通常知识者应了解此处的揭露内容也可以相同或相似的方式应用至其他态样的像素结构，故不再赘述。
具体来说，当本发明的像素结构还包括与第二电极190电连接的共用电极线时，其详细的制作步骤请参照下方图16A至图22A以及图16B至图22B的说明。
图16A至图22A为本发明另一实施例的像素结构的制造方法的流程上视图。图16B、图17B、图18B、图19B、图20B、图21B以及图22B分别为图16A至图22A的像素结构的制造方法的沿着剖线AA’的流程剖视图。其中，图21A及图21B与图22A及图22B的像素结构与图6A及图6B的像素结构10a’具有相同或相似的元件，因此上述相同或相似的元件以相同或相似的元件符号表示，且不再重复说明元件的材料/制作工艺方式。
请参照图16A与图16B，在本实施例中，在基板110上形成栅极120、与栅极120连接的扫描线SL以及共用电极线CL。共用电极线CL与栅极120及扫描线SL分离开来。其中，共用电极线CL例如是邻近于扫描线SL且互相平行配置，其延伸方向例如是与扫描线SL相同，与数据线DL的延伸方向不相同。
请参照图17A与图17B，在基板110上形成绝缘层130，其中绝缘层130的厚度约介于1微米至4微米，但不以此为限。接着，对绝缘层130进行图案化以形成暴露出栅极120的开口O以及暴露出共用电极线CL的第一接触窗C1。其中，沿着扫描线SL的延伸方向，开口O具有宽度W1。宽度W1约介于5微米至15微米之间，但不以此为限。
请参照图18A至图18B，在绝缘层130上形成第二电极190’，其通过第一接触窗C1与共用电极线CL电连接。第二电极190’的形成方法例如是先形成电极材料层(未绘示)于绝缘层130上，再加以图案化形成第二电极190’，其中上述电极材料层是填入第一接触窗C1中以与共用电极线CL接触。在此，例如是以光刻与蚀刻进行图案化制作工艺，但不以此为限。第二电极190’可为穿透式电极、反射式电极或是半穿透半反射式电极。穿透式电极的材质包括金属氧化物，例如是铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、或其它合适的氧化物、或者是上述至少二者的堆叠层。反射式电极的材质包括具有高反射率的金属材料。
请参照图19A至图19B，在基板110上形成栅极绝缘层140以覆盖栅极120、扫描线SL、共用电极线CL、绝缘层130、第二电极190’、第一接触窗C1以及开口O。接着，在栅极绝缘层140上依序形成位于开口O中的通道层150以及欧姆接触层160，如图19B所示。其中，由于栅极绝缘层140覆盖共用电极线CL、第二电极190’以及第一接触窗C1，因此使共用电极线CL与第二电极190’电性绝缘于通道层150以及欧姆接触层160，可避免短路(short circuit)现象的发生。
请参照图20A与图20B，在基板110上形成源极S、漏极D以及与源极S连接的数据线DL。其中，源极S以及部分漏极D形成于开口O中。且在形成源极S、漏极D以及数据线DL的图案化制作工艺步骤中，更同时图案化欧姆接触层160以形成与源极S接触的第一欧姆接触层161以及与漏极D接触的第二欧姆接触层162，且第一欧姆接触层161以及第二欧姆接触层162一起暴露出通道层150，且一部分被第一欧姆接触层161以及第二欧姆接触层162暴露出来的通道层150被移除，如图20B所示。第一欧姆接触层161位于通道层150与源极S之间，且第二欧姆接触层162位于通道层150与漏极D之间。至此，本实施例的薄膜晶体管100a’已形成。
请参照图21A与图21B，在薄膜晶体管100a’上依序形成第一电极170与保护层180。具体来说，第一电极170与漏极D电连接。接着，在第一电极170上形成保护层180，其中保护层180覆盖源极S、通道层150、漏极D、第一电极170以及第二电极190’。至此步骤，具有共用电极线CL的像素结构已完成，然本发明不以此限。
在另一实施例中，例如是先在薄膜晶体管100a’上形成保护层180，再形成第一电极170，如图22A与图22B所示。具体来说，在薄膜晶体管100a’上形成保护层180以覆盖源极S、通道层150、漏极D以及第二电极190’，再对保护层180进行图案化以形成暴露出漏极D的第二接触窗C2。接着，于保护层180上形成第一电极170，其中第一电极170通过第二接触窗C2与漏极D接触，由此与漏极D电连接。至此步骤，具有共用电极线CL的另一像素结构也已完成。
据此架构，本发明的共用电极线CL可电连接位于其延伸方向上的第二电极190’，可降低第二电极190’的整体电阻值。
除此之外，为了证明本发明的像素结构的设计确实可以降低像素结构中寄生电容Cgs与Cgd，特以本发明的像素结构10a’(图6A与图6B)、10b’(图8A与图8B)以及现有像素结构(即：在源极/漏极与栅极120之间不具有绝缘层)来做验证，请参考下方表1。
表1
由表1的实验数据可知，通过栅极120与源极S以及漏极D之间配置有绝缘层130，使得栅极G与源极S以及栅极G与漏极D之间相隔较大的间距；据此，本发明的实施例的像素结构10a’、10b’的Cgs及Cgd低于现有的像素结构的Cgs及Cgd，可确实达到降低像素结构的电阻电容负载，减少耗电量，以确保显示器的显示品质。
此外，本发明是通过绝缘层130的设置来降低像素结构的Cgs以及Cgd。在应用边缘电场切换式(fringe field switching，FFS)液晶显示面板的范例中，因为源极S及与其电连接的数据线DL跟第二电极190(于此作为共用电极)制作于绝缘层130之后。源极S及与其电连接的数据线DL跟第二电极190之间的寄生电容Csc相较于栅极G与第二电极190之间的寄生电容Cgc更大。为解决此问题，本发明的像素结构可进行简单变化，将第一电极170以及第二电极190作转向设置。具体来说，第一电极170以及第二电极190的长边将从平行于数据线DL的延伸方向转向为平行于扫描线SL的延伸方向，如图23所示。或是，更进一步将在数据线DL上方重叠部分的第二电极190移除。如此一来，第二电极190与数据线DL的重叠面积剧减，可有效降低寄生电容Csc与寄生电容Cgc的总合。且，由于扫描线SL与第一电极170以及第二电极190之间具有较大的间距(即：绝缘层130的配置)，因此扫描线SL与第一电极170以及第二电极190之间依旧具有较小的寄生电容。
表2
由表2的实验数据可知，通过将第一电极170以及第二电极190的长边将从平行于数据线DL的延伸方向转向为平行于扫描线SL的延伸方向，且更进一步将在数据线DL上方重叠部分的第二电极190移除，可有效降低第二电极190与数据线DL之间的耦合效应。据此，可显著降低像素结构的整体寄生电容。
综上所述，本发明的像素结构配置有绝缘层于栅极与源极以及栅极与漏极之间，因此增加栅极与源极以及栅极与漏极之间的距离，使得栅极-漏极的寄生电容Cgd与栅极-源极的寄生电容Cgs降低，如此一来便可减少电阻电容负载，减少耗电量，且确保显示器的显示品质。其中，在本发明的一实施例中，本发明的像素结构更可通过绝缘层的开口所具有的凹陷轮廓的设置，利用自我对准(self-align)的特性来确保图案化制作工艺的精准度，进而减少一道光掩膜制作工艺的成本，有效提升制作良率以及降低制造成本。
此外，本发眀的像素结构可进行简单变化，将第一电极以及第二电极作转向设置，使第一电极以及第二电极的长边将从平行于数据线的延伸方向转向为平行于扫描线的延伸方向，或更进一步将在数据线上方重叠部分的第二电极移除。如此一来，第二电极与数据线的重叠面积剧减，可有效降低数据线与第二电极之间的寄生电容。且，由于扫描线与第一电极以及扫描线与第二电极之间具有绝缘层，因此扫描线与第一电极以及扫描线与第二电极之间依旧保有较小的寄生电容。故，相较于现有的像素电极，本发明的像素电极及其制造方法，确实可以避免因高栅极-漏极的寄生电容与高栅极-源极的寄生电容等现象而导致显示器的显示品质下降的问题。
虽然结合以上实施例揭露了本发明，然而其并非用以限定本发明，任何所属技术领域中熟悉此技术者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应以附上的权利要求所界定的为准。

Claims (17)

1.一种像素结构的制造方法，包括：
在一基板上形成一栅极以及与该栅极连接的一扫描线；
在该基板上形成一绝缘层，该绝缘层厚度介于1微米至4微米，并且图案化该绝缘层以形成对应于该栅极的一开口；
形成一栅极绝缘层以覆盖该栅极及该扫描线；
在栅极绝缘层上形成一通道层，且该通道层位于该开口中；
在该通道层上形成一第一欧姆接触层及一第二欧姆接触层，且该第一欧姆接触层及该第二欧姆接触层位于该开口中；
在该第一欧姆接触层及该第二欧姆接触层上形成一源极、一漏极以及与该源极连接的一数据线；以及
形成一第一电极，该第一电极与该漏极电连接，其中，
该栅极绝缘层和该绝缘层于该开口外的区域在垂直投影于该基板的方向上重叠。
2.如权利要求1所述的像素结构的制造方法，其中在形成该栅极之后，依序在该栅极上先形成该绝缘层，接着于该绝缘层中形成该开口以暴露出部分的该栅极，再形成该栅极绝缘层以覆盖该绝缘层及该开口。
3.如权利要求1所述的像素结构的制造方法，其中在形成该栅极之后，依序在该栅极上先形成该栅极绝缘层及该通道层，接着形成该绝缘层以覆盖该栅极绝缘层及该通道层，再于该绝缘层中形成该开口以完全暴露出该通道层。
4.如权利要求1所述的像素结构的制造方法，其中该源极与部分的该漏极形成于该开口中，且另一部分的该漏极自该开口内朝远离该开口的该绝缘层的一表面延伸。
5.如权利要求4所述的像素结构的制造方法，其中部分的该源极与部分的该漏极形成于该开口中，且另一部分的该源极与另一部分的该漏极自该开口内朝远离该开口的该绝缘层的一表面延伸。
6.如权利要求1所述的像素结构的制造方法，其中在形成该栅极的步骤中，还包括形成一共用电极线，且在形成该栅极与该共用电极线之后，依序在该栅极上先形成该绝缘层，接着于该绝缘层中形成该开口以暴露出部分的该栅极以及一第一接触窗以暴露出部分的该共用电极线，再形成一第二电极电连接该共用电极线。
7.如权利要求6所述的像素结构的制造方法，其中形成该第二电极之后，先形成该栅极绝缘层以覆盖该绝缘层、该开口、该第一接触窗以及该第二电极，再形成该通道层于该开口中。
8.一种像素结构，包括：
扫描线以及数据线，互相交错设置于一基板上；
栅极，位于该基板上，与该扫描线电连接；
绝缘层，位于该栅极上，具有一开口对应该栅极设置，该绝缘层厚度介于1微米至4微米；
栅极绝缘层，位于该栅极上；
通道层，位于该栅极绝缘层上，且该通道层位于该开口中；
第一欧姆接触层及第二欧姆接触层，位于该通道层上，且设置于该开口中；
源极，位于该第一欧姆接触层上，其中该源极与该数据线电连接；
漏极，位于该第二欧姆接触层上；以及
第一电极，位于该绝缘层上，与该漏极电连接，其中，
该栅极绝缘层和该绝缘层于该开口外的区域在垂直投影于该基板的方向上重叠。
9.如权利要求8所述的像素结构，其中该绝缘层位于该栅极与该栅极绝缘层之间，且该绝缘层的该开口暴露出部分的该栅极。
10.如权利要求9所述的像素结构，其中该栅极绝缘位于该绝缘层与该源极、该漏极及该第一电极之间。
11.如权利要求8所述的像素结构，其中：
该栅极绝缘层覆盖该栅极以及该扫描线；
该通道层覆盖该栅极绝缘层；以及
该绝缘层位于该通道层及该栅极绝缘层上，其中该绝缘层的该开口位于该通道层上，并且完全暴露出该通道层。
12.如权利要求11所述的像素结构，其中该栅极绝缘位于该绝缘层与该栅极之间。
13.如权利要求8所述的像素结构，其中该第一欧姆接触层及该第二欧姆接触层位于该通道层与该源极之间以及该通道层与该漏极之间。
14.如权利要求8所述的像素结构，其中该源极与部分的该漏极与该开口重叠设置，且另一部分的该漏极自该开口内朝远离该开口的该绝缘层的一表面延伸设置。
15.如权利要求8所述的像素结构，其中部分的该源极与部分的该漏极与该开口重叠设置，且另一部分的该源极与另一部分的该漏极自该开口内朝远离该开口的该绝缘层的一表面延伸设置。
16.如权利要求8所述的像素结构，还包括：
共用电极线，位于该基板与该绝缘层之间；以及
第二电极，位于该绝缘层上，其中该绝缘层具有第一接触窗，暴露出该共用电极线，使得该共用电极线与该第二电极电连接。
17.如权利要求16所述的像素结构，其中该栅极绝缘层位于该绝缘层及该第二电极与该通道层之间。
CN201610307519.3A 2016-03-14 2016-05-11 像素结构与其制造方法 Active CN105932176B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW105107720A TWI599023B (zh) 2016-03-14 2016-03-14 畫素結構與其製造方法
TW105107720 2016-03-14

Publications (2)

Publication Number Publication Date
CN105932176A CN105932176A (zh) 2016-09-07
CN105932176B true CN105932176B (zh) 2018-05-08

Family

ID=56835502

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610307519.3A Active CN105932176B (zh) 2016-03-14 2016-05-11 像素结构与其制造方法

Country Status (3)

Country Link
US (2) US9941305B2 (zh)
CN (1) CN105932176B (zh)
TW (1) TWI599023B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180034777A (ko) * 2016-09-27 2018-04-05 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
CN109285844B (zh) * 2018-10-15 2020-12-25 深圳市华星光电技术有限公司 阵列基板及其制造方法
CN109742155B (zh) * 2019-01-09 2021-01-15 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、器件、芯片及显示装置
TWI721776B (zh) * 2020-02-06 2021-03-11 友達光電股份有限公司 主動元件基板及其製造方法
CN113078067B (zh) * 2021-03-30 2023-04-28 电子科技大学 一种沟槽分离栅器件的制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101257049A (zh) * 2008-04-07 2008-09-03 友达光电股份有限公司 薄膜晶体管、主动阵列基板及其制造方法
CN102097313A (zh) * 2010-11-23 2011-06-15 深圳市华星光电技术有限公司 保护层及薄膜晶体管矩阵基板的制造方法
CN105070726A (zh) * 2015-03-26 2015-11-18 友达光电股份有限公司 薄膜晶体管以及像素结构

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7688392B2 (en) * 2006-04-06 2010-03-30 Chunghwa Picture Tubes, Ltd. Pixel structure including a gate having an opening and an extension line between the data line and the source
US20080024702A1 (en) * 2006-07-27 2008-01-31 Chunghwa Picture Tubes, Ltd. Pixel structure and fabrication method thereof
TWI329232B (en) * 2006-11-10 2010-08-21 Au Optronics Corp Pixel structure and fabrication method thereof
CN103035734A (zh) 2011-10-07 2013-04-10 元太科技工业股份有限公司 金属氧化物薄膜晶体管
CN103730475B (zh) 2013-12-26 2016-08-31 京东方科技集团股份有限公司 一种阵列基板及其制造方法、显示装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101257049A (zh) * 2008-04-07 2008-09-03 友达光电股份有限公司 薄膜晶体管、主动阵列基板及其制造方法
CN102097313A (zh) * 2010-11-23 2011-06-15 深圳市华星光电技术有限公司 保护层及薄膜晶体管矩阵基板的制造方法
CN105070726A (zh) * 2015-03-26 2015-11-18 友达光电股份有限公司 薄膜晶体管以及像素结构

Also Published As

Publication number Publication date
TW201733090A (zh) 2017-09-16
TWI599023B (zh) 2017-09-11
US9941305B2 (en) 2018-04-10
US20170263644A1 (en) 2017-09-14
CN105932176A (zh) 2016-09-07
US10256258B2 (en) 2019-04-09
US20180166466A1 (en) 2018-06-14

Similar Documents

Publication Publication Date Title
CN105932176B (zh) 像素结构与其制造方法
US9911762B2 (en) Display device
TWI500161B (zh) 混合式薄膜電晶體及其製造方法以及顯示面板
TWI697126B (zh) 半導體裝置
CN102456696B (zh) 显示装置及其制造方法
US9280026B2 (en) Pixel structure and display panel
US9449998B2 (en) Manufacturing method of pixel structure with data line, scan line and gate electrode formed on the same layer
CN104865762B (zh) 像素结构及显示面板
CN109273409A (zh) 一种显示面板、其制作方法及显示装置
US20140120657A1 (en) Back Channel Etching Oxide Thin Film Transistor Process Architecture
CN105070726B (zh) 薄膜晶体管以及像素结构
TWI497689B (zh) 半導體元件及其製造方法
CN105810691A (zh) 像素结构与其制造方法
CN104134656A (zh) 显示面板
CN101976650B (zh) 薄膜晶体管及其制造方法
US9640554B2 (en) Pixel structure
CN100483233C (zh) 平面显示器的像素结构及其制造方法
CN107112365A (zh) 半导体装置
CN206961834U (zh) 薄膜晶体管和像素结构
CN202721128U (zh) 薄膜晶体管基板
CN113629070B (zh) 阵列基板、阵列基板的制作方法及显示面板
US8519393B2 (en) Thin film transistor array panel and manufacturing method thereof
CN104124278B (zh) 薄膜晶体管与显示阵列基板及其制作方法
US20150325700A1 (en) Thin film transistor and pixel structure
KR20150086022A (ko) 박막 트랜지스터 및 이의 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant