CN106796922A - 密封用片 - Google Patents

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Abstract

本发明提供在形成在密封用片中埋入有半导体芯片的密封体时能够抑制产生空隙或填料偏析的密封用片。一种密封用片,其90℃下的粘度在1Pa·s~50000Pa·s的范围内。

Description

密封用片
技术领域
本发明涉及密封用片。
背景技术
以往,已知有通过在被固定于基板等上的1个或多个半导体芯片上配置密封用片,之后,在加热下进行加压而将半导体芯片埋入到密封用片中的半导体装置的制造方法(例如参照专利文献1)。
现有技术文献
专利文献
专利文献1:日本特开2006-19714号公报
发明内容
发明所要解决的课题
在上述的半导体装置的制造方法中,通过密封用片流动而半导体芯片被埋入密封用片中。然而,若密封用片的流动性不足,则有可能在密封体的外周附近,产生空隙或填料偏析。
本发明是鉴于上述的课题而进行的,其目的在于提供在形成在密封用片中埋入有半导体芯片的密封体时能够抑制产生空隙或填料偏析的密封用片。
用于解决课题的方案
本申请发明人等发现,通过采用下述的构成,能够解决上述的课题,从而完成本发明。
即,本发明为一种密封用片,其特征在于,90℃下的粘度在1Pa·s~50000Pa·s的范围内。
根据本发明所述的密封用片,由于90℃下的粘度为50000Pa·s以下,所以能够将半导体芯片适当地埋入密封用片中。此外,由于90℃下的粘度为50000Pa·s以下,具有一定程度的流动性,所以在形成的密封体的外周附近,能够抑制产生空隙或填料偏析。此外,由于90℃下的粘度为50000Pa·s以下,所以能够以低压将半导体芯片埋入密封用片中。因此,即使不使用用于施加高压的大型的密封体形成用的装置,也能够以简便的装置形成密封体。此外,由于90℃下的粘度为1Pa·s以上,所以能够抑制因密封体形成时的压力而构成密封用片的树脂沿片面方向大大流动。
在上述构成中,在纵22cm×横22cm的芯片层叠玻璃载体上,重叠切出成纵22cm×横22cm的尺寸的密封用片后,以冲压压力1MPa、冲压温度90℃、冲压时间120秒进行平板冲压时的尺寸的变化率以平板冲压前作为基准优选为20%以下,所述纵22cm×横22cm的芯片层叠玻璃载体以纵20个×横20个、芯片安装间隔(芯片的端与芯片的端的间隔)3mm安装有纵7mm×横7mm、厚度为200μm的半导体芯片。
若上述尺寸变化率为20%以下,则能够更加抑制因密封体形成时的压力而构成密封用片的树脂沿片面方向大幅流动。
发明效果
根据本发明,能够提供在形成在密封用片中埋入有半导体芯片的密封体时能够抑制产生空隙或填料偏析的密封用片。
附图说明
图1是本实施方式所述的密封用片的截面示意图。
图2是用于说明本实施方式所述的半导体装置的制造方法的截面示意图。
图3是用于说明本实施方式所述的半导体装置的制造方法的截面示意图。
图4是用于说明本实施方式所述的半导体装置的制造方法的截面示意图。
图5是用于说明本实施方式所述的半导体装置的制造方法的截面示意图。
图6是用于说明本实施方式所述的半导体装置的制造方法的截面示意图。
图7是用于说明本实施方式所述的半导体装置的制造方法的截面示意图。
图8是用于说明本实施方式所述的半导体装置的制造方法的截面示意图。
图9是用于说明本实施方式所述的半导体装置的制造方法的截面示意图。
图10的(a)是用于说明在空隙评价中使用的芯片层叠玻璃载体的主视图,(b)是其平面图。
具体实施方式
以下,对本发明的实施方式,参照附图进行说明。但是,本发明并不仅限定于以下的实施方式。
(密封用片)
图1是本实施方式所述的密封用片的截面示意图。
密封用片40的90℃下的粘度优选为在1Pa·s~50000Pa·s的范围内,更优选为10~35000Pa·s的范围内,进一步优选为40~10000Pa·s的范围内。由于密封用片40的90℃下的粘度为50000Pa·s以下,所以能够将半导体芯片53(参照图2)适当地埋入密封用片40中。此外,由于90℃下的粘度为50000Pa·s以下,具有一定程度的流动性,所以在形成的密封体58(参照图4)的外周附近,能够抑制产生空隙或填料偏析。此外,由于90℃下的粘度为50000Pa·s以下,所以能够以低压将半导体芯片53埋入密封用片40中。因此,即使不使用用于施加高压的大型的密封体形成用的装置,也能够以简便的装置形成密封体。此外,由于90℃下的粘度为1Pa·s以上,所以能够抑制因密封体形成时的压力而构成密封用片40的树脂沿片面方向大大流动。作为将密封用片40的90℃下的粘度控制在上述数值范围内的方法,例如可列举出控制有机成分的配合或填充材料添加量等。
密封用片40在以纵20个×横20个、芯片安装间隔(芯片的端与芯片的端的间隔)3mm安装有纵7mm×横7mm、厚度200μm的半导体芯片的纵22cm×横22cm的芯片层叠玻璃载体上,重叠切出成纵22cm×横22cm的尺寸的密封用片后,以冲压压力1MPa、冲压温度90℃、冲压时间120秒进行平板冲压时的尺寸的变化率以平板冲压前作为基准优选为20%以下,更优选为10~15%的范围内,进一步优选为5~10%的范围内。若密封用片40的上述尺寸变化率为20%以下,则能够更加抑制因密封体形成时的压力而构成密封用片的树脂沿片面方向大大流动。具体的尺寸变化率的测定方法基于实施例记载的方法。
密封用片40的构成材料优选包含环氧树脂、及作为固化剂的酚醛树脂。由此,可以得到良好的热固化性。
作为上述环氧树脂,没有特别限定。例如可以使用三苯基甲烷型环氧树脂、甲酚线型酚醛型环氧树脂、联苯型环氧树脂、改性双酚A型环氧树脂、双酚A型环氧树脂、双酚F型环氧树脂、改性双酚F型环氧树脂、二环戊二烯型环氧树脂、线型酚醛清漆型环氧树脂、苯氧基树脂等各种环氧树脂。这些环氧树脂可以单独使用,也可以将2种以上并用。
从确保环氧树脂的固化后的韧性及环氧树脂的反应性的观点出发,优选为环氧当量为150~250、软化点或熔点为50~130℃的在常温下为固体的环氧树脂,其中,从可靠性的观点出发,更优选为三苯基甲烷型环氧树脂、甲酚线型酚醛型环氧树脂、联苯型环氧树脂。
上述酚醛树脂只要是在与环氧树脂之间发生固化反应的树脂则没有特别限定。例如可以使用线型酚醛清漆树脂、苯酚芳烷基树脂、联苯芳烷基树脂、二环戊二烯型酚醛树脂、甲酚线型酚醛树脂、甲阶酚醛树脂等。这些酚醛树脂可以单独使用,也可以将2种以上并用。
作为上述酚醛树脂,从与环氧树脂的反应性的观点出发,优选使用羟基当量为70~250、软化点为50~110℃的酚醛树脂,其中从固化反应性高的观点出发,可以适当地使用线型酚醛清漆树脂。此外,从可靠性的观点出发,也可以适当地使用苯酚芳烷基树脂或联苯芳烷基树脂那样的低吸湿性的酚醛树脂。
关于环氧树脂与酚醛树脂的配合比例,从固化反应性的观点出发,优选以相对于环氧树脂中的环氧基1当量使酚醛树脂中的羟基的合计成为0.7~1.5当量的方式配合,更优选为0.9~1.2当量。
密封用片40中的环氧树脂及酚醛树脂的合计含量优选为2.5重量%以上,更优选为3.0重量%以上。若为2.5重量%以上,则可以良好地得到相对于半导体芯片53的粘接力。密封用片40中的环氧树脂及酚醛树脂的合计含量优选为20重量%以下,更优选为10重量%以下。若为20重量%以下,则能够降低吸湿性。
密封用片40也可以包含热塑性树脂。由此,可以得到未固化时的处理性、固化物的低应力性。
作为上述热塑性树脂,可列举出天然橡胶、丁基橡胶、异戊二烯橡胶、氯丁二烯橡胶、乙烯-乙酸乙烯酯共聚物、乙烯-丙烯酸共聚物、乙烯-丙烯酸酯共聚物、聚丁二烯树脂、聚碳酸酯树脂、热塑性聚酰亚胺树脂、6-尼龙或6,6-尼龙等聚酰胺树脂、苯氧基树脂、丙烯酸类树脂、PET或PBT等饱和聚酯树脂、聚酰胺酰亚胺树脂、氟树脂、苯乙烯-异丁烯-苯乙烯嵌段共聚物等。这些热塑性树脂可以单独使用,或将2种以上并用。其中,从低应力性、低吸水性的观点出发,优选苯乙烯-异丁烯-苯乙烯嵌段共聚物。
密封用片40中的热塑性树脂的含量可以设定为1.5重量%以上、2.0重量%以上。若为1.5重量%以上,则可以得到柔软性、可挠曲性。密封用片40中的热塑性树脂的含量优选为6重量%以下,更优选为4重量%以下。若为4重量%以下,则与半导体芯片53的粘接性良好。
密封用片40优选包含无机填充剂。
上述无机填充剂没有特别限定,可以使用以往公知的各种填充剂,例如可列举出石英玻璃、滑石、二氧化硅(熔融二氧化硅或结晶性二氧化硅等)、氧化铝、氮化铝、氮化硅、氮化硼的粉末。它们可以单独使用,也可以将2种以上并用。其中,从能够良好地降低线膨胀系数的理由出发,优选为二氧化硅、氧化铝,更优选为二氧化硅。
作为二氧化硅,优选为二氧化硅粉末,更优选为熔融二氧化硅粉末。作为熔融二氧化硅粉末,可列举出球状熔融二氧化硅粉末、破碎熔融二氧化硅粉末,从流动性的观点出发,优选为球状熔融二氧化硅粉末。其中,优选为平均粒径为1~30μm的范围的粉末,更优选为3~25μm的范围的粉末。
另外,平均粒径例如可以通过使用从母集团任意地抽出的试样、并使用激光衍射散射式粒度分布测定装置进行测定而导出。
密封用片40中的上述无机填充剂的含量相对于密封用片40整体优选为75~95重量%,更优选为78~95重量%。若上述无机填充剂的含量相对于密封用片40整体为75重量%以上,则通过较低抑制热膨胀率,能够抑制由热冲击引起的机械破坏。另一方面,若上述无机填充剂的含量相对于密封用片40整体为95重量%以下,则柔软性、流动性、粘接性变得更加良好。
密封用片40优选包含固化促进剂。
作为固化促进剂,只要是使环氧树脂与酚醛树脂的固化进行的物质,则没有特别限定,例如可列举出三苯基膦、四苯基鏻四苯基硼酸酯等有机磷系化合物;2-苯基-4,5-二羟基甲基咪唑、2-苯基-4-甲基-5-羟基甲基咪唑等咪唑系化合物等。其中,从即使混炼时的温度上升也不会使固化反应急剧地推进、可以良好地制作密封用片40的理由出发,优选2-苯基-4,5-二羟基甲基咪唑。
固化促进剂的含量相对于环氧树脂及酚醛树脂的合计100重量份优选为0.1~5重量份。
密封用片40也可以包含阻燃剂成分。由此,能够降低因部件短路或放热等而着火时的燃烧扩大。作为阻燃剂组成分,例如可以使用氢氧化铝、氢氧化镁、氢氧化铁、氢氧化钙、氢氧化锡、复合化金属氢氧化物等各种金属氢氧化物;磷腈系阻燃剂等。
密封用片40优选包含硅烷偶联剂。作为硅烷偶联剂,没有特别限定,可列举出3-环氧丙氧基丙基三甲氧基硅烷等。
密封用片40中的硅烷偶联剂的含量优选为0.1~3重量%。若为0.1重量%以上,则可以充分地得到固化物的强度,可以降低吸水率。若为3重量%以下,则可以降低排气量。
密封用片40优选被着色。由此,能够发挥优异的标记性及外观性,能够制成具有附加价值的外观的半导体装置。经着色的密封用片40由于具有优异的标记性,所以可以实施标记,赋予文字信息或图形信息等各种信息。特别是通过控制着色的颜色,能够以优异的视觉辨认性来视觉辨认通过标记赋予的信息(文字信息、图形信息等)。进而,密封用片40也可以按照制品来分色。在使密封用片40有色的情况下(并非无色·透明的情况),作为通过着色而呈现出的颜色,没有特别限制,例如优选为黑色、蓝色、红色等浓色,特别适宜为黑色。
在将密封用片40着色时,可以根据目标颜色而使用色材(着色剂)。作为这样的色材,可以适当地使用黑系色材、蓝系色材、红系色材等各种浓色系色材,黑系色材特别适合。作为色材,可以是颜料、染料等中的任一种。色材可以单独使用或将2种以上组合使用。另外,作为染料,无论是酸性染料、反应染料、直接染料、分散染料、阳离子染料等哪种形态的染料均可以使用。此外,颜料的形态也没有特别限制,可以从公知的颜料中适当地选择使用。
另外,在密封用片40中,除了上述的各成分以外,根据需要可以适当配合其他的添加剂。
密封用片40的厚度没有特别限定,从作为密封用片使用的观点、及在埋入工序(后述的工序D)后能够将半导体芯片53适当地埋入的观点出发,例如设定为50μm~2000μm、优选70μm~1200μm、更优选100μm~700μm。
密封用片40的制造方法没有特别限定,但优选制备用于形成密封用片40的树脂组合物的混炼物并涂装所得到的混炼物的方法、将所得到的混炼物塑性加工为片状的方法。由此,可以不使用溶剂地制作密封用片40,所以能够抑制半导体芯片53因挥发的溶剂而受到影响。
具体而言,通过将各成分用混合辊、加压式捏合机、挤出机等的公知的混炼机进行熔融混炼而制备混炼物,并将所得到的混炼物利用涂装或塑性加工制成片状。作为混炼条件,温度优选为上述的各成分的软化点以上,例如为30~150℃,若考虑环氧树脂的热固化性,则优选为40~140℃,进一步优选为60~120℃下。时间例如为1~30分钟,优选为5~15分钟。
混炼优选在减压条件下(减压气氛下)进行。由此,能够脱气,同时能够防止气体向混炼物中的侵入。减压条件下的压力优选为0.1kg/cm2以下,更优选为0.05kg/cm2以下。减压下的压力的下限没有特别限定,例如为1×10-4kg/cm2以上。
在涂装混炼物而形成密封用片40的情况下,熔融混炼后的混炼物优选不进行冷却而保持高温状态不变地进行涂装。作为涂装方法,没有特别限制,可列举出棒涂法、刮刀涂布法,狭缝式模涂法等。作为涂装时的温度,优选为上述的各成分的软化点以上,若考虑环氧树脂的热固化性及成形性,则例如为40~150℃,优选为50~140℃,进一步优选为70~120℃下。
在将混炼物进行塑性加工而形成密封用片40的情况下,熔融混炼后的混炼物优选不进行冷却而保持高温状态不变地进行塑性加工。作为塑性加工方法,没有特别限制,可列举出平板冲压法、T型模挤出法、螺杆模挤出法、辊压延法、辊混炼法、吹塑挤出法、共挤出法、压延成形法等等。作为塑性加工温度,优选为上述的各成分的软化点以上,若考虑环氧树脂的热固化性及成形性,则例如为40~150℃,优选为50~140℃,进一步优选为70~120℃下。
另外,密封用片40也可以如下得到:在适当的溶剂中溶解用于形成密封用片40的树脂等,使其分散而制备清漆,将该清漆涂装而得到。
(半导体装置的制造方法)
对本实施方式所述的半导体装置的制造方法,以下参照图2~图9进行说明。图2~图9是用于说明本实施方式所述的半导体装置的制造方法的截面示意图。以下,首先对被称为所谓的Fan-out(扇出)型晶圆级封装(WLP)的半导体装置的制造方法进行说明。
本实施方式所述的半导体装置的制造方法至少包含:
准备在临时固定材料上临时固定有半导体芯片的层叠体的工序A;
准备密封用片的工序B;
将上述密封用片配置在上述层叠体的上述半导体芯片上的工序C;和
将上述半导体芯片埋入上述密封用片中,形成在上述密封用片中埋入有上述半导体芯片的密封体的工序D。
[层叠体准备工序]
如图2中所示的那样,在本实施方式所述的半导体装置的制造方法中,首先,准备在临时固定材料60上临时固定有半导体芯片53的层叠体50(工序A)。层叠体50例如通过以下的临时固定材料准备工序和半导体芯片临时固定工序而得到。
<临时固定材料准备工序>
在临时固定材料准备工序中,准备在支承基材60b上层叠有热膨胀性粘合剂层60a的临时固定材料60(参照图2)。另外,也可以代替热膨胀性粘合剂层,而使用放射线固化型粘合剂层。本实施方式中,对具备热膨胀性粘合剂层的临时固定材料60进行说明。但是,关于在支承基材上层叠有热膨胀性粘合剂层的临时固定材料,由于在日本特开2014-015490号公报等中有详细记载,所以以下,进行简单说明。
(热膨胀性粘合剂层)
热膨胀性粘合剂层60a可以通过包含聚合物成分和发泡剂的粘合剂组合物而形成。作为聚合物成分(特别是基础聚合物),可以适当地使用丙烯酸系聚合物(有时称为“丙烯酸聚合物A”)。作为丙烯酸聚合物A,可列举出以(甲基)丙烯酸酯作为主单体成分的聚合物。作为上述(甲基)丙烯酸酯,例如可列举出(甲基)丙烯酸烷基酯(例如甲基酯、乙基酯、丙基酯、异丙基酯、丁基酯、异丁基酯、仲丁基酯、叔丁基酯、戊基酯、异戊基酯、己基酯、庚基酯、辛基酯、2-乙基己基酯、异辛基酯、壬基酯、癸基酯、异癸基酯、十一烷基酯、十二烷基酯、十三烷基酯、十四烷基酯、十六烷基酯、十八烷基酯、二十烷基酯等烷基的碳原子数为1~30、特别是碳原子数为4~18的直链状或支链状的烷基酯等)及(甲基)丙烯酸环烷基酯(例如环戊基酯、环己基酯等)等。这些(甲基)丙烯酸酯可以单独使用或将2种以上并用。
另外,上述丙烯酸聚合物A中,为了凝聚力、耐热性、交联性等的改性,根据需要,也可以包含与能够与上述(甲基)丙烯酸酯共聚的其它单体成分对应的单元。
丙烯酸聚合物A的重均分子量没有特别限制,但优选为35万~100万,更优选为45万~80万左右。
热膨胀性粘合剂层60a如上述那样含有用于赋予热膨胀性的发泡剂。因此,以在临时固定材料60的热膨胀性粘合剂层60a上形成有密封体58的状态(参照图5),在任意时候将临时固定材料60至少部分地进行加热,使该加热后的热膨胀性粘合剂层60a的部分中含有的发泡剂发泡和/或膨胀,从而热膨胀性粘合剂层60a至少部分地发生膨胀,利用该热膨胀性粘合剂层60a的至少部分的膨胀,与该膨胀后的部分对应的粘合面(与密封体58的界面)以凹凸状发生变形,该热膨胀性粘合剂层60a与密封体58的粘接面积减少,由此,两者间的粘接力减少,能够使密封体58从临时固定材料60上剥离(参照图6)。
(发泡剂)
作为热膨胀性粘合剂层60a中使用的发泡剂,没有特别限制,可以从公知的发泡剂中适当选择。发泡剂可以单独使用或将2种以上组合使用。作为发泡剂,可以适当地使用热膨胀性微小球。
(热膨胀性微小球)
作为热膨胀性微小球,没有特别限制,可以从公知的热膨胀性微小球(各种无机系热膨胀性微小球、或有机系热膨胀性微小球等)中适当选择。作为热膨胀性微小球,从混合操作容易的观点等出发,可以适当地使用经微囊化的发泡剂。作为这样的热膨胀性微小球,例如可列举出将异丁烷、丙烷、戊烷等通过加热而容易气化并膨胀的物质内包于具有弹性的壳内的微小球等。上述壳大多由热熔融性物质或通过热膨胀而破坏的物质形成。作为形成上述壳的物质,例如可列举出偏二氯乙烯-丙烯腈共聚物、聚乙烯基醇、聚乙烯醇缩丁醛、聚甲基丙烯酸甲酯、聚丙烯腈、聚偏二氯乙烯、聚砜等。
热膨胀性粘合剂层的厚度没有特别限制,可以根据粘接力的降低性等而适当地选择,例如为5μm~300μm(优选为20μm~150μm)左右。
另外,热膨胀性粘合剂层可以为单层、多层的任一种。
本实施方式中,在热膨胀性粘合剂层中,也可以包含各种添加剂(例如着色剂、增稠剂、增量剂、填充剂、粘合赋予剂、增塑剂、防老化剂、抗氧化剂、表面活性剂、交联剂等)。
(支承基材)
支承基材60b为成为临时固定材料60的强度母体的薄板状构件。作为支承基材60b的材料,只要考虑处理性或耐热性等而适当选择即可,例如可以使用SUS等金属材料、聚酰亚胺、聚酰胺酰亚胺、聚醚醚酮、聚醚砜等塑料材料、玻璃或硅晶片等。它们中,从耐热性或强度、可再利用性等观点出发,优选SUS板。
支承基材60b的厚度可以考虑目标强度或处理性而适当选择,优选为100~5000μm,更优选为300~2000μm。
(临时固定材料的形成方法)
临时固定材料60可以通过在支承基材60b上形成热膨胀性粘合剂层60a而得到。热膨胀性粘合剂层例如可以利用将粘合剂、发泡剂(热膨胀性微小球等)、和根据需要使用的溶剂或其他添加剂等混合、并形成为片状的层的惯用的方法来形成。具体而言,例如可以通过将包含粘合剂、发泡剂(热膨胀性微小球等)、及根据需要使用的溶剂或其他添加剂的混合物涂布到支承基材60b上的方法、在适当的隔片(剥离纸等)上涂布上述混合物而形成热膨胀性粘合剂层并将其转印(转移)到支承基材60b上的方法等来形成热膨胀性粘合剂层。
(热膨胀性粘合剂层的热膨胀方法)
本实施方式中,热膨胀性粘合剂层可以通过加热而热膨胀。作为加热处理方法,例如可以利用热板、热风干燥机、近红外线灯、空气干燥机等适宜的加热单元来进行。加热处理时的加热温度只要为热膨胀性粘合剂层中的发泡剂(热膨胀性微小球等)的发泡开始温度(热膨胀开始温度)以上即可,加热处理的条件可以根据由发泡剂(热膨胀性微小球等)的种类等引起的粘接面积的减少性、包含支承基材、半导体芯片的密封体等的耐热性、加热方法(热容量、加热单元等)等而适当设定。作为一般的加热处理条件,温度为100℃~250℃下、1秒钟~90秒钟(热板等)或5分钟~15分钟(热风干燥机等)。另外,加热处理可以根据使用目的而在适宜的阶段进行。此外,作为加热处理时的热源,有时也可以使用红外线灯或加热水。
<半导体芯片临时固定工序>
在半导体芯片临时固定工序中,在所准备的临时固定材料60上以其电路形成面53a与临时固定材料60相对的方式配置多个半导体芯片53,并进行临时固定(参照图2)。在半导体芯片53的临时固定中,可以使用倒装片接合机或芯片接合机等公知的装置。
半导体芯片53的配置的布局或配置数目可以根据临时固定材料60的形状或尺寸、目标封装的生产数目等而适当设定,例如,可以以多行、且多列的矩阵状排列而配置。作为层叠体50(临时固定材料60)的俯视中的形状及尺寸,没有特别限定,例如可以设为各边的长度分别为300mm以上的矩形、或各边的长度分别为500mm以上的矩形。以上,示出了层叠体准备工序的一个例子。
[准备密封用片的工序]
此外,在本实施方式所述的半导体装置的制造方法中,如图1中所示的那样,准备密封用片40(工序B)。密封用片40也可以以层叠于聚对苯二甲酸乙二醇酯(PET)膜等剥离衬里41上的状态准备。
[配置密封用片和层叠体的工序]
在准备密封用片的工序之后,如图3中所示的那样,在下侧加热板62上使临时固定有半导体芯片53的面朝上地配置层叠体50,同时在层叠体50的临时固定有半导体芯片53的面上配置密封用片40(工序C)。在该工序中,可以在下侧加热板62上首先配置层叠体50,之后,在层叠体50上配置密封用片40,也可以在层叠体50上先层叠密封用片40,之后,将层叠体50与密封用片40层叠而成的层叠物配置在下侧加热板62上。
[形成密封体的工序]
接着,如图4中所示的那样,利用下侧加热板62和上侧加热板64进行热压,将半导体芯片53埋入密封用片40中,形成在密封用片40中埋入有半导体芯片53的密封体58(工序D)。密封用片40会作为用于保护半导体芯片53及其附带的要素免受外部环境的密封树脂发挥功能。由此,可以得到临时固定于临时固定材料60上的半导体芯片53埋入密封用片40中的密封体58。
具体而言,作为将半导体芯片53埋入密封用片40中时的热压条件,温度优选为40~150℃,更优选为60~120℃下,压力例如为0.1~10MPa,优选为0.5~8MPa,时间例如为0.3~10分钟,优选为0.5~5分钟。此外,作为热压方法,可列举出平行平板冲压或辊冲压。其中,优选平行平板冲压。
其中,本实施方式中,使用90℃下的粘度为50000Pa·s以下的密封用片40。因此,与以往相比能够以低压将半导体芯片53埋入密封用片40中。因此,即使是上述数值范围中的特别是5MPa以下、3MPa以下、1.5MPa以下、0.75MPa以下这样的低压,也能够将半导体芯片53适当地埋入密封用片40中。
由此,能够得到在密封用片40中埋入有半导体芯片53的半导体装置。此外,若考虑密封用片40的与半导体芯片53及临时固定材料60的密合性及追随性的提高,则优选在减压条件下进行冲压。
作为上述减压条件,压力例如为0.1~5kPa,优选为0.1~100Pa,减压保持时间(从减压开始至冲压开始为止的时间)例如为5~600秒,优选为10~300秒。
[剥离衬里剥离工序]
接着,将剥离衬里41剥离(参照图5)。
[热固化工序]
接着,使密封用片40热固化。具体而言,例如,将临时固定于临时固定材料60上的半导体芯片53被埋入密封用片40中的密封体58整体进行加热。
作为热固化处理的条件,加热温度优选为100℃以上,更优选为120℃以上。另一方面,加热温度的上限优选为200℃以下,更优选为180℃以下。加热时间优选为10分钟以上,更优选为30分钟以上。另一方面,加热时间的上限优选为180分钟以下,更优选为120分钟以下。此外,根据需要也可以进行加压,优选为0.1MPa以上,更优选为0.5MPa以上。另一方面,上限优选为10MPa以下,更优选为5MPa以下。
[热膨胀性粘合剂层剥离工序]
接着,如图6中所示的那样,通过将临时固定材料60进行加热而使热膨胀性粘合剂层60a热膨胀,从而在热膨胀性粘合剂层60a与密封体58之间进行剥离。或者,也可以适当地采用以下步骤:在支承基材60b与热膨胀性粘合剂层60a的界面进行剥离,之后,在热膨胀性粘合剂层60a与密封体58的界面进行利用热膨胀的剥离。在任一情况下,通过将热膨胀性粘合剂层60a加热使其热膨胀而使其粘合力降低,能够容易地进行热膨胀性粘合剂层60a与密封体58的界面的剥离。作为热膨胀的条件,可以适当地采用上述的“热膨胀性粘合剂层的热膨胀方法”的栏的条件。特别是热膨胀性粘合剂层优选为在上述热固化工序中的加热中不剥离、而在该热膨胀性粘合剂层剥离工序中的加热中剥离的构成。
[将密封用片进行磨削的工序]
接着,根据需要,如图7中所示的那样,将密封体58的密封用片40进行磨削而使半导体芯片53的背面53c显现出。作为将密封用片40进行磨削的方法,没有特别限定,例如可列举出使用高速旋转的砂轮的磨削法。
(再布线形成工序)
本实施方式中,优选进一步包含在密封体58的半导体芯片53的电路形成面53a上形成再布线69的再布线形成工序。在再布线形成工序中,在上述临时固定材料60的剥离后,在密封体58上形成与上述露出的半导体芯片53连接的再布线69(参照图8)。
作为再布线的形成方法,例如可以在露出的半导体芯片53上利用真空成膜法等公知的方法形成金属种子层,利用半加成法等公知的方法形成再布线69。
然后,也可以在再布线69及密封体58上形成聚酰亚胺或PBO等绝缘层。
(凸块形成工序)
接着,也可以进行在所形成的再布线69上形成凸块67的凸块加工(参照图8)。凸块加工可以通过焊料球或焊料镀覆等公知的方法来进行。
(切割工序)
最后,进行包含半导体芯片53、密封用片40及再布线69等要素的层叠体的切割(参照图9)。由此,能够得到将布线引出到芯片区域的外侧的半导体装置59。
在上述的实施方式中,对“层叠体”为“在临时固定材料60上临时固定有半导体芯片53的层叠体50”的情况进行了说明。然而,本发明中的“层叠体”并不限定于该例,只要是在具有一定程度的强度的支承体上固定有半导体芯片的层叠体即可。即,“层叠体”只要为“在支承体上固定有半导体芯片的层叠体”即可。作为本发明中的“层叠体”的其他例子,例如可列举出“半导体芯片被倒装芯片接合在半导体晶片的电路形成面上的层叠体”(所谓的Chip on Wafer)、“半导体芯片被搭载于有机基板上的层叠体”。
[实施例]
以下,关于本发明使用实施例进行详细说明,本发明只要不超出其主旨,则并不限定于以下的实施例。此外,各例中,份只要没有特别记载均为重量基准。
(制造例1)
<密封用片的制作>
通过按照下述的[制造例1的配方]的配合比,将各成分配合,并混炼后进行片化,制作了厚度为300μm的密封用片A。
[制造例1的配方]
环氧树脂1(新日铁化学(株)制的YSLV-80XY):25.8份
环氧树脂2(三菱化学社制的Epikote 828):23.0份
酚醛树脂3(明和化成社制的MEH-7800):51.4份
热塑性树脂2(Nagase ChemteX Corporation制的SG-P3):45.2份
无机填充剂3(Admatechs制的SO-25R(球状二氧化硅)):1356.7份
硅烷偶联剂1(信越化学社制的KBM-403):1.4份
颜料1(三菱化学社制的#20):4.5份
固化促进剂1(四国化成工业社制的2PHZ-PW):1.0份
对制造例2~3中使用的成分进行说明。
环氧树脂1:新日铁化学(株)制的YSLV-80XY(双酚F型环氧树脂、环氧基当量为200g/ep.软化点为80℃)
酚醛树脂1:明和化成社制的MEH-7851-SS(具有联苯芳烷基骨架的酚醛树脂、羟基当量为203g/eq.软化点为67℃)
热塑性树脂1:MITSUBISHI RAYON Co.,Ltd.制的J-5800(丙烯酸橡胶系应力缓和剂)
无机填充剂1:电气化学社制的FB9454(填料)
硅烷偶联剂1:信越化学社制的KBM-403(3-环氧丙氧基丙基三甲氧基硅烷)
颜料1(炭黑):三菱化学社制的#20(粒径50nm)
固化促进剂1:四国化成工业社制的2PHZ-PW(2-苯基-4,5-二羟基甲基咪唑)
(制造例2)
<密封用片的制作>
通过按照表1中记载的配合比,将各成分配合,并混炼后进行片化,制作了厚度为300μm的密封用片B。
(制造例3)
<密封用片的制作>
通过按照表1中记载的配合比,将各成分配合,并混炼后进行片化,制作了厚度为300μm的密封用片C。
[表1]
制造例2 制造例3
密封用片 密封用片B 密封用片C
环氧树脂1(份) 48.6 48.6
酚醛树脂1(份) 51.4 51.4
热塑性树脂1(份) 44.9 24.4
无机填充剂1(份) 1097.3 943.5
硅烷偶联剂1(份) 1.1 0.9
颜料1(份) 3.7 3.2
固化促进剂1(份) 1.0 1.0
(制造例4)
<密封用片的制作>
通过按照下述的[制造例4的配方]的配合比,将各成分配合,并混炼后进行片化,制作了厚度为300μm的密封用片D。
[制造例4的配合]
环氧树脂1(新日铁化学(株)制的YSLV-80XY):34.9份
环氧树脂2(三菱化学社制的828):33.8份
酚醛树脂2(明和化成社制的MEH-7500-3S):31.3份
无机填充剂2(电气化学工业(株)制的5SDC):542.3份
无机填充剂3(Admatechs制的SO-25R(球状二氧化硅)):144.2份
硅烷偶联剂1(信越化学社制的KBM-403):0.7份
颜料1(三菱化学社制的#20):2.4份
固化促进剂1(四国化成工业社制的2PHZ-PW):1.0份
(粘度的测定)
使用粘弹性测定装置ARES(Rheometric Scientific Inc.制)测定各样品(密封用片A~D)的90℃下的粘度。测定条件如下所述。将结果示于表2中。
<测定条件>
平行板:8mmφ、
频率:1Hz
应变:5%
90℃恒温测定
测定时间:5分钟
(尺寸变化率的测定)
对密封用片A~D测定尺寸变化率。具体而言,首先,将密封用片切出成纵22cm×横22cm的尺寸。此外,准备以纵20个×横20个、芯片安装间隔(芯片的端与芯片的端的间隔)3mm安装有纵7mm×横7mm、厚度为200μm的半导体芯片的纵22cm×横22cm的芯片层叠玻璃载体。
接着,在所准备的芯片层叠玻璃载体上,重叠切出的密封用片后,以冲压压力1MPa、冲压温度90℃、冲压时间120秒进行平板冲压,测量与密封用片的一边平行、并且通过密封用片的中央的线上的密封用片的长度(尺寸)。以密封前(平板冲压前)作为基准求出尺寸的变化率。将尺寸的变化率以平板冲压前作为基准为20%以下的情况评价为〇,将大于20%的情况评价为×。将结果示于表2中。另外,将变化率的基准设定为20%的理由是:若为20%以下,则在密封体的外周附近,难以产生空隙或填料偏析。
[表2]
90℃下的粘度(Pa·s) 尺寸变化率(%) 尺寸变化率评价
密封用片A 35000 1
密封用片B 3600 3
密封用片C 800 8
密封用片D 40 12
(空隙、及填料偏析评价)
图10(a)为用于说明在空隙评价中使用的芯片层叠玻璃载体的正面图,图10(b)为其平面图。
首先,准备纵50mm×横50mm×厚7mm的玻璃板。接着,在玻璃板上以纵3个×横3个配置芯片,制成芯片层叠玻璃载体(参照图10(a)及图10(b))。芯片使用纵7mm×横7mm×厚200μm的芯片A、纵7mm×横7mm×厚500μm的芯片B、纵7mm×横7mm×厚780μm的芯片C这3种。此外,芯片的配置间隔(图10(b)中的X)设定为0.1mm、1mm、3mm、5mm的4种图案。关于芯片的种类与芯片间隔的组合,示于表3中。
[表3]
在所准备的芯片层叠玻璃载体上,配置所准备的密封用片,使用真空冲压装置(商品名“VACUUM ACE”、Mikado Technos Co.,Ltd.制)进行热压,得到密封体。
改变芯片层叠玻璃载体与密封用片与热压时的压力的组合,进行热压。将芯片层叠玻璃载体与密封用片与热压时的压力的组合示于表4~表6中。另外,除热压时的压力以外的条件均设定为:真空度10Pa、冲压温度90℃、冲压时间120秒。
之后,通过利用目视及显微镜的表面观察或截面观察确认空隙、及填料偏析。其结果是,将没有观察到空隙及填料偏析的情况评价为〇,将观察到空隙、填料偏析中的至少某一者的情况评价为×。将结果示于表4~表6中。
[表4]
[表5]
[表6]
符号的说明
40 密封用片
50 层叠体
53 半导体芯片
58 密封体
59 半导体装置
60 临时固定材料

Claims (2)

1.一种密封用片,其特征在于,90℃下的粘度在1Pa·s~50000Pa·s的范围内。
2.根据权利要求1所述的密封用片,其特征在于,在纵22cm×横22cm的芯片层叠玻璃载体上,将切成纵22cm×横22cm的尺寸的密封用片重叠后,以冲压压力1MPa、冲压温度90℃、冲压时间120秒进行平板冲压时的尺寸的变化率以平板冲压前作为基准为20%以下,其中,所述纵22cm×横22cm的芯片层叠玻璃载体以纵20个×横20个、芯片安装间隔即芯片的端与芯片的端的间隔3mm安装有纵7mm×横7mm、厚度200μm的半导体芯片。
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* Cited by examiner, † Cited by third party
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US10777531B2 (en) * 2018-12-28 2020-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Package contact structure, semiconductor package and manufacturing method thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014103257A (ja) * 2012-11-20 2014-06-05 Nitto Denko Corp 電子部品装置の製造方法、及び、電子部品装置
JP2014107397A (ja) * 2012-11-27 2014-06-09 Nitto Denko Corp 半導体装置の製造方法
WO2014115725A1 (ja) * 2013-01-23 2014-07-31 日東電工株式会社 シート状の電子部品封止用熱硬化性樹脂組成物、樹脂封止型半導体装置、及び樹脂封止型半導体装置の製造方法
JP2014152302A (ja) * 2013-02-13 2014-08-25 Sumitomo Bakelite Co Ltd 半導体封止用エポキシ樹脂組成物、半導体装置の製造方法及び半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4730652B2 (ja) 2004-06-02 2011-07-20 ナガセケムテックス株式会社 電子部品の製造方法
JP5309352B2 (ja) * 2011-02-15 2013-10-09 Tdk株式会社 電子部品内蔵モジュール用層間絶縁シート、電子部品内蔵モジュール及び電子部品内蔵モジュールの製造方法
JP5837381B2 (ja) * 2011-09-28 2015-12-24 日東電工株式会社 半導体装置の製造方法
JP2014179593A (ja) * 2013-02-15 2014-09-25 Nitto Denko Corp 半導体素子用封止シート、半導体装置及び半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014103257A (ja) * 2012-11-20 2014-06-05 Nitto Denko Corp 電子部品装置の製造方法、及び、電子部品装置
JP2014107397A (ja) * 2012-11-27 2014-06-09 Nitto Denko Corp 半導体装置の製造方法
WO2014115725A1 (ja) * 2013-01-23 2014-07-31 日東電工株式会社 シート状の電子部品封止用熱硬化性樹脂組成物、樹脂封止型半導体装置、及び樹脂封止型半導体装置の製造方法
JP2014152302A (ja) * 2013-02-13 2014-08-25 Sumitomo Bakelite Co Ltd 半導体封止用エポキシ樹脂組成物、半導体装置の製造方法及び半導体装置

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