CN1067829C - 锁相环路的时钟延迟补偿及占空控制装置 - Google Patents

锁相环路的时钟延迟补偿及占空控制装置 Download PDF

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Abstract

视频信号接收系统的锁相环路的时钟延迟补偿及占空控制，一相位比较检测器接收的两输入时钟的相位被比较以根据该比较结果在一分频器中分频来自一振荡器的一基准时钟，输出时钟的占空比在一占空控制器中被控制以使相位比较检测器不受时钟的占空比的影响地被使用，且一时钟延迟补偿器进行对锁相环路中的时钟延迟补偿进行修正，从而当在占空控制器中确定精度、频率及稳定性时控制在分频器中被分频的信号的占空比，并通过时钟延迟补偿器对延迟时间的误差进行修正。

Description

锁相环路的时钟延迟补偿及占空控制装置
本发明涉及视频信号接收系统的解码器中的锁相环路(下面简称为PLL)的时钟延迟补偿及占空控制装置，更具体地，涉及PLL的占空控制器和时钟延迟补偿器，在其中一相位比较检测器所接收的两输入时钟的相位被比较以根据该相位比较的结果在一分频器中分频一基准时钟，该基准时钟来自该用于得到一结果相位误差输出的相位比较检测器的一振荡器，由此得来的输出时钟的占空比在一占空控制器中被控制以允许相位比较检测可不受时钟的占空比的限制而被使用，且时钟延迟补偿器执行对在同步PLL中高速运行的系统的时钟延迟补偿的修正。
常规的PLL由于当分频一来自振荡器或压控振荡或压控振荡器(VCO)的时钟时要考虑占空比，只能受限制地使用一相位比较控制器。而且，该PLL的相位比较检测器必须利用具有所接收的两比较输入时钟的50％的占空比的球面波，而相位比较检测器所接收的两个比较输入时钟的较小的占空比是有利的。因此，相位比较检测器所接收的两个比较输入时钟间较大的差可导致误差。这样，相位比较检测器的使用受到限制。
而且，相位比较检测器的比较相差电压控制一VCO以执行第一分频、第二分频、多步分频及固有的逻辑延迟，以利用与一振荡器同步的相位同步的VCO的输出频率，这使得各个信号输出具有不同的时钟延迟时间。此时，延迟时间中的误差带来了系统中的问题，例如系统在高速运行时出现故障及低精确度。
下面，将参照图1描述常规PLL的一个例子。
该PLL包括视频系统内用于产生一振荡时钟的振荡器20、用于分频从振荡器20中振荡产生的基准时钟的分频器21，及用于接收通过分频器21的时钟的相位比较检测器22。并且，VCO23控制振荡来自相位比较检测器22的时钟，分频器24-1分频从VCO23振荡产生的时钟，且分频电路部分25接收经由相位比较检测吕22和VCO23的已经在分频器24-1中被分频的时钟以对其重复地分频。
在上述构成的常规PLL中，自振荡器20振荡产生的基准时钟A1通过分频器21被提供给相位比较检测器22。同时，自VCO23振荡产生的时钟A5被分频并被提供给相位比较检测器22，以使来自比较两个信号输入A2和A3的相位比较检测器22的相位误差输出A4控制VCO23,VCO23的输出A5通过分频器25被反馈至相位比较检测器22。
来自分频器25的与输出A5同时产生的输出A6、A7和A8被提供给一图象接收机(未示出)。
在另一方面，比较相差电压A4控制VCO23，以使与振荡器20同步的相位同步的VCO23的输出频率被25-1和25-2初步分频且被25-3二次分频，从而具有不同的时钟延迟时间。这样，该延迟时间中的误差导致了当系统高速运行时的故障或低精确度。
更具体地，当图1中所说明的PLL的相位比较检测器是以一逻辑电路设计时，由异逻辑电路所构成的相位比较检测器的相位比较器必须使用具有由其两输入端子接收的时钟的50％占空比的球面波。除此以外，当相位比较检测器是以RS触发逻辑电路设计时，由RS触发器所构成的相位比较检测器的两输入端子所接收的相位比较时钟的占空比最好小一些。较大的占空比可能引致误差。如果相位比较检测器是由摩托罗拉公司的MC4044设计的，当相位比较检测器的两个输入端子所接收的两个时钟的相位被如通常地提供时，相位比较检测器不提供输出时钟。
日本专利公开平成6-309799号(题为“磁记录/再生装置”)公开了一种减少磁记录/再生装置的误差率的技术。使用多值的振幅相位调制的该磁记录/再生装置包括通过一重放信号再生载波和时钟的载波-时钟再生器，及一用于根据来自一调解器的两种类型的解调信号输出一载波延迟控制信号至一载波可变延迟电路及输出一时钟延迟控制信号至一时钟可变延迟电路，以控制载波与时钟的延迟量，以使解码的数字信号的误差率为最低。在该磁记录/再生装置中，在以不同的载波和相位记录在磁带上的信号的基础上执行修正，而不要求对载波和时钟的初始相位的控制，并且误差率得到有效的降低。然而，通过这种技术并未完全解决上述已有技术的问题。
本发明意在解决上述问题，因此，本发明的一个目的在于提供一种通过增加一用于时钟延迟补偿的电路而可解决时钟延迟的PLL。
为了实现本发明的上述目的，提供了一种视频信号接收系统的锁相环路，其包括一振荡器，一分频器、一相位比较检测器、一压控振荡器、一M-分频器及一分频电路部分，并且还具有一在该振荡器的输出端子与一L-分频器的输入端子之间的用于选择由该振荡器振荡产生的输出及一外部振荡产生的外部振荡时钟的选择器，一在该L-分频电路的输出端子与该相位比较检测器的一输入端子之间的用于控制占空比的第一占空控制器，一在该M-分频器的输入端子与该VCO的输出端子之间用于提供一输出至相位比较检测器的第二占空控制器，及一由与至少一个分频电路相对应的至少一个电路构成的时钟延迟电路部分，该至少一个分频电路用于分频由相位比较检测器的输出所控制的该压控振荡器的输出频率。
通过结合附图对优选实施例的描述，本发明的上述目的及其它优点将变得明显，其中：
图1示出了传统的锁相环路的方框图；和
图2示出了根据本发明的锁相环路的方框图。
参照图2，根据本发明的PLL包括一具有用于生成一内部振荡时钟的振荡器20和用于选择由振荡器20振荡产生的输出及外部振荡产生的外部振荡时钟的选择器20-1的振荡输出单元1。还包括一具有L-分频器21-1、占空控制器21-2、相位比较检测器22、VCO23、M-分频器24-1及占空控制器24-2的比较控制单元2，其用来比较及控制来自振荡输出单元1的时钟。分频电路单元25由至少一个分频器，即本实施例中的N1-分频器、N2-分频器及N3-分频器25-1、25-2及25-3组成，用于分频VCO23的输出频率。时钟延迟电路单元26由至少一个时钟延迟电路，即本实施例中的三个时钟延迟电路26-1、26-2及26-3组成。用于对在分频电路单元25中分频的时钟延迟时间进行调节，最大可调节一个周期。
根据如上构成的PLL的时钟延迟补偿器及占空控制器，来自内部振荡器20的输出B1和外部振荡产生的外部振荡时钟通过选择器20-1被选择，且在L-分频器21-1中被分频的输出B2的占空比在占空控制器21-2中被控制，以将结果提供给相位比较检测器22。通过比较两输入信号B3和B4获得的相位比较检测器22的相位误差输出B5控制VCO23,VCO23反过来经过M-分频器24-1和占空控制器24-2将反馈作用至相位比较检测器22。
在另一方面，相位比较检测器22的比较相位差电压B5控制VCO23以使其与振荡20同步，以使VCO23的输出频率B7被初次分频N1和N2，并被二次分频N3而使各输出具有不同的时钟延迟时间。因此，增加了进行时钟延迟补偿的电路以调节VCO23的输出B7的时钟延迟时间，最多可调节一个周期。
在如上所述的本发明的PLL中，当确定精度、频率及稳定性时，在分频器中被分频的信号的占空比可在占空控制器中控制，以解决受限制地使用相位比较检测器的问题。另外，其相位互相比较的两个时钟的占空比被调节以解决受限制地使用相位比较控制器的问题。并且，增加了一时钟延迟补偿器以解决在延迟时间中发生误差而导致系统在高速运行时发生故障或低精确度的问题。
虽然结合具体的实施例对本发明进行具体的显示和描述，但对于熟悉本领域的人员而言，显然可以在不脱离所附权利要求定义的本发明精神与范围的情况下，做出各种形式的和细节上的改变。

Claims (5)

1、一种视频信号接收系统的锁相环路，包括一用于生成振荡时钟的振荡电路、用于分频来自所述振荡电路的一基准时钟的分频电路、用于接收经过所述分频电路的一时钟的相位比较检测电路、用于控制振荡来自所述相位比较检测电路的时钟的压控振荡电路、用于分频来自所述压控振荡电路的振荡时钟的一M-分频电路，及由至少一个用于接收以分频在经所述相位比较检测电路通过所述压控振荡电路之前在所述M-分频电路被分频的时钟的分频电路构成的分频电路部分，
其中，所述锁相环路的时钟延迟补偿及占空控制装置通过加入以下电路得到：
位于所述振荡电路的一输出端子与一L-分频电路的一输入端子之间，用于选择由所述振荡电路振荡产生的输出及一外部振荡产生的外部振荡时钟的选择电路；
位于所述L-分频电路的一输出端子与所述相位比较检测电路的一输入端子之间，用于控制占空比的第一占空控制电路；
位于所述M-分频电路的一输出端子间，用于提供一输出至所述相位比较检测电路的第二占空控制电路，及
由与该至少一个分频电路相对应的至少一个电路构成的一时钟延迟电路部分，该至少一个分频电路用于分频由所述相位比较检测电路的输出所控制的所述压控振荡电路的输出频率。
2、如权利要求1所述的锁相环路的时钟延迟补偿及占空控制装置，其中所述第一占空控制电路控制由所述L-分频电路分频的输出的占空比。
3、如权利要求1所述的锁相环路的时钟延迟补偿及占空控制装置，其中所述第二占空控制电路控制由来自所述压控振荡电路的振荡时钟的分频出的输出的占空比，以使得来自所述压控振荡电路的所述时钟经由所述M-分频电路与所述相位比较检测电路的一比较频率相对应。
4、如权利要求1所述的锁相环路的时钟延迟补偿及占空控制装置，其中所述时钟延迟电路部分对来自所述分频电路部分的各个信号的不同的时钟延迟时间进行补偿。
5、如权利要求1所述的锁相环路的时钟延迟补偿及占空控制装置，其中所述压控振荡电路的所述输出经所述M-分频电路和占空控制电路被反馈给所述相位比较检测电路。
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