CN106575963A - 信号转换 - Google Patents

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CN106575963A CN201580042504.2A CN201580042504A CN106575963A CN 106575963 A CN106575963 A CN 106575963A CN 201580042504 A CN201580042504 A CN 201580042504A CN 106575963 A CN106575963 A CN 106575963A
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Abstract

电路(200)可以包括输入端子(202，203)和输出端子(204，205)，所述输入端子(202，203)被配置成接收具有第一电压摆幅的输入信号。该电路还可以包括第一晶体管(220)、第二晶体管(221)、第三晶体管(222)和控制电路(210)。控制电路可以耦接至输入端子(202，203)、第一晶体管(220)的栅极端子和第二晶体管(221)的栅极端子。控制电路可以被配置成基于输入信号(202，203)来调整被提供至栅极端子的电压，使得第一晶体管(220)响应于输入信号处于第一逻辑电平而导通，并且使得第二晶体管(221)响应于输入信号处于第二逻辑电平而导通，以在输出端子(204，205)上生成输出信号(204，205)输出。输出信号(204至205)的第二电压摆幅可以与输入信号(202至203)的第一电压摆幅不同。

Description

信号转换
相关申请的交叉引用
本专利申请要求于2015年6月12日提交的美国专利申请序列第14/738,472号的优先权，而该美国专利申请序列第14/738,472号要求于2014年6月30日提交的美国临时专利申请序列第62/018792号的优先权，这两个专利的全部内容通过引用并入本文中。
技术领域
本文中讨论的实施方式涉及信号转换。
背景技术
在电路中可以使用不同的信令标准来传输数据。不同的信令标准可以包括电流模式逻辑(CML)、互补金属氧化物半导体(CMOS)、晶体管-晶体管逻辑(TTL)、低电压TTL(LVTTL)、发射极耦合逻辑(ECL)、其他类型的信令标准。可以基于用于设计的电路、逻辑和/或信号速度来选择用于设计的信令标准。在一些情况下，设计可以使用两个或更多个信令标准。例如，在设计中，CML标准可以用于在模块之间传输数据信号，而当在模块内处理数据信号时可以使用CMOS标准。在这些情况下，数据信号可以从CM L标准转换为CMOS标准。
本文要求保护的主题不限于解决任何缺点或仅在环境(如上面所述的那些环境)中操作的实施方式。相反，仅提供该背景以示出其中可以实施本文中描述的一些实施方式的一个示例性技术领域。
发明内容
一些示例实施方式一般涉及信号转换。
在示例实施方式中，电路可以包括被配置成接收具有第一电压摆幅的输入信号的输入端子以及被配置成输出具有不同于第一电压摆幅的第二电压摆幅的输出信号的输出端子。电路还可以包括第一晶体管、第二晶体管和第三晶体管、放大器、第一电阻和第二电阻。第一晶体管可以包括第一栅极端子和第一漏极端子。第一栅极端子可以耦接至输入端子。第二晶体管可以包括第二栅极端子、第二源极端子和第二漏极端子。第二源极端子可以耦接至第一漏极端子。放大器可以包括第一放大器输入端子和第二放大器输入端子以及放大器输出端子。放大器输出端子可以耦接至第二栅极端子。第二放大器输入端子可以被配置成接收控制电压。第一电阻可以耦接在第二源极端子和第二放大器输入端子之间。第三晶体管可以包括第三栅极端子、第三源极端子和第三漏极端子。第三源极端子可以耦接至第一电压，并且第三漏极端子可以耦接至输出端子。第二电阻可以耦接在第三栅极端子和放大器输出端子之间。第四晶体管可以包括第四栅极端子、第四源极端子和第四漏极端子。第四源极端子可以耦接至第二电压，第四漏极端子可以耦接至输出端子，并且第四栅极端子可以耦接至第二漏极端子。
在又一示例实施方式中，电路可以包括输入端子和输出端子，输入端子被配置成接收具有第一电压摆幅的输入信号。电路还可以包括第一晶体管、第二晶体管、第三晶体管和控制电路。第一晶体管可以包括第一栅极端子、第一源极端子和第一漏极端子。第二晶体管可以包括第二栅极端子、第二源极端子和第二漏极端子。第二漏极端子可以耦接至输出端子，并且第二源极端子可以耦接至第一电压。第三晶体管可以包括第三栅极端子、第三源极端子和第三漏极端子。第三漏极端子可以耦接至输出端子，第三源极端子可以耦接至第二电压，并且第三栅极端子可以耦接至第一漏极端子。控制电路可以耦接至输入端子、第一栅极端子和第二栅极端子。控制电路可以被配置成基于输入信号调整提供给第一栅极端子和第二栅极端子的电压，使得第二晶体管响应于输入信号处于第一逻辑电平而导通，并且使得第三晶体管响应于输入信号处于第二逻辑电平而导通，以生成在输出端子上输出的输出信号。因此，输出信号的第二电压摆幅可以不同于输入信号的第一电压摆幅。
提供本发明内容来以简化的形式引入下面在具体实施方式中进一步描述的一些概念。本发明内容不旨在标识所要求保护的主题的关键特征或基本特性，也不旨在用于帮助确定所要求保护的主题的范围。
本发明的附加特征和优点将在随后的描述中阐述，或者可以通过实施本发明而获知。本发明的特征和优点可以通过在所附权利要求中特别指出的仪器和组合来实现和获得。根据下面的描述和所附权利要求，本发明的这些和其它特征将变得更加显而易见，或者可以通过如下文所阐述的本发明的实施来获知。
附图说明
将通过参考在附图中示出的其实施方式来呈现本发明的更具体的描述。应当理解的是，这些附图仅描绘了本发明的一些实施方式，因此不应被认为是对其范围的限制。将通过使用附图用附加的特征和细节来描述和说明本发明，其中：
图1A示出了示例信号转换电路；
图1B示出了具有两个差分信号的曲线图；
图2A示出了另一示例信号转换电路；
图2B示出了图2A的信号转换电路中的控制电路的示例实现；
图3A示出了另一示例信号转换电路；
图3B示出了图3A的信号转换电路中的控制电路的示例实现；以及
图4是其中可以转换信号的示例光电子模块的立体图。
具体实施方式
图1A示出了根据本文描述的至少一些实施方式布置的示例信号转换电路100(“电路100”)。通常，电路100可以被配置成接收第一差分信号，并将第一差分信号转换为第二差分信号。第二差分信号可以包括与第一差分信号的电压摆幅不同的电压摆幅。具体地，第二差分信号的电压摆幅可以大于第一差分信号的电压摆幅。在这些和其它实施方式中，差分信号的电压摆幅可以指表示由差分信号携载的数据的逻辑低值的电压与表示由差分信号携载的数据的逻辑高值的电压之间的差。
图1B示出了根据本文描述的至少一些实施方式布置的具有第一差分信号160和第二差分信号170及其相应的电压摆幅的曲线图150。第一差分信号160可以包括第一信号160a和第二信号160b。第二差分信号170可以包括第一信号170a和第二信号170b。曲线图150还可以示出第一差分信号160的第一电压摆幅166和第二差分信号170的第二电压摆幅176。如所示的，第一电压摆幅166可以大于第二电压摆幅176。
再参照图1A，电路100可以包括第一输入端子102和第二输入端子103、第一输出端子104和第二输出端子105、控制电路110以及第一晶体管112、第二晶体管113、第三晶体管114和第四晶体管115。每个晶体管可以包括栅极端子、源极端子和漏极端子。如图1所示，源极端子可以是具有箭头的端子，栅极端子可以是具有平行水平线的端子，漏极端子可以是其他端子。
第一输入端子102和第二输入端子103可以耦接至控制电路110。控制电路110可以耦接至第一晶体管112、第二晶体管113、第三晶体管114和第四晶体管115中的每一个的栅极端子。第一晶体管112和第二晶体管113中的每一个的源极端子可以耦接至第一电压V1。第三晶体管114和第四晶体管115中的每一个的源极端子可以耦接至第二电压V2。第一晶体管112和第三晶体管114的漏极端子可以耦接至第一输出端子104。第二晶体管113和第四晶体管115的漏极端子可以耦接至第二输出端子105。
第一输入端子102和第二输入端子103可以被配置成向控制电路110提供输入差分信号。控制电路110可以被配置成：基于所接收的输入差分信号来调整第一晶体管112、第二晶体管113、第三晶体管114和第四晶体管115中的每一个的栅极端子上的电压，以在第一输出端子104和第二输出端子105上生成输出差分信号。输出差分信号的电压摆幅可以在第一电压V1与第二电压V2之间。在这些和其他实施方式中，输出差分信号的电压摆幅可以大于输入差分信号的电压信号。在一些实施方式中，输出差分信号的电压摆幅可以包括中间值，该中间值等于或近似等于输入差分信号的电压摆幅的中间值。替选地或另外地，输出差分信号的电压摆幅的中间值可以偏离输入差分信号的电压摆幅的中间值。在这些和其他实施方式中，输出差分信号的电压摆幅可以在第一电压与第二电压之间。在一些实施方式中，第二电压可以处于地电势，例如大约零伏特或零伏特。当讨论输出差分信号的电压摆幅时，在一些实施方式中，近似为零的值可以是在-0.4和0.4之间的范围内的值。
接下来是生成输出差分信号的电路100的示例。输入差分信号的第一输入信号可以为逻辑高，而输入差分信号的第二输入信号可以为逻辑低。电路100可以在第一输出端子104上生成输出差分信号的第一输出信号，并且可以在第二输出端子105上生成输出差分信号的第二输出信号，其中，输出差分信号的第一输出信号为逻辑高，输出差分信号的第二输出信号为逻辑低。
为了生成第一输出信号，控制电路110可以设置第三晶体管114的栅极端子处的栅极电压，使得第三晶体管114不导通，并且可以设置第一晶体管112的栅极端子处的栅极电压，使得第一晶体管112导通。因此，第一输出端子104可以被拉到第一电压V1，该第一电压V1可以表示第一输出信号的逻辑高。
如本文中使用的，短语“栅极电压”可以指晶体管的栅极处的电压。短语“源极电压”可以指晶体管的源极处的电压，短语“漏极电压”可以指晶体管的漏极处的电压。
此外，如本文所使用的，关于晶体管的术语“导通”表示晶体管处于操作的非截止区域(如操作的线性或饱和区域)，使得电流在晶体管的源极和漏极之间流动。因此，当晶体管被描述为导通或其导通时，晶体管处于操作的非截止区域。相反，当晶体管被描述为不导通或者其不导通时，晶体管处于操作的截止区域，使得在晶体管的漏极和源极处呈现高阻抗。
为了生成第二输出信号，控制电路110可以设置第二晶体管113的栅极电压，使得第二晶体管113不导通，并且可以设置第四晶体管115的栅极电压，使得第四晶体管115导通。因此，第二输出端子105可以被拉到第二电压V2，该第二电压V2可以表示第一输出信号的逻辑低。以这种方式，电路100可以生成输出差分信号，该输出差分信号包括第一电压V1与第二电压V2之间的电压摆幅，该电压摆幅大于输入差分信号的电压摆幅。作为示例，输入差分信号可以是电流模式逻辑(CML)信号，而输出差分信号可以是互补金属氧化物半导体(CMOS)信号。
在不脱离本公开内容的范围的情况下，可以对电路100进行修改、添加或省略。例如，在电路100中可以包括附加的有源或无源电路元件。
图2A示出了根据本文描述的至少一些实施方式布置的另一示例信号转换电路200(“电路200”)。通常，电路200可以被配置成接收输入差分信号，并将该输入差分信号转换为输出差分信号。输出差分信号可以包括不同于输入差分信号的电压摆幅的电压摆幅。具体地，输出差分信号的电压摆幅可以在第一电压V1与第二电压V2之间，并且可以大于输入差分信号的电压摆幅。在这些和其他实施方式中，第一电压和第二电压都可以是非地电势电压。在一些实施方式中，第一电压和第二电压都可以低于输入差分信号的最低电压，或者都可以高于输入差分信号的最高电压。可替选地或另外地，第一电压和第二电压中的一个可以在输入差分信号的电压摆幅内。
电路200可以包括第一输入端子202和第二输入端子203、第一输出端子204和第二输出端子205、控制电压端子206、控制电路210、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管220至229(本文统称为晶体管220至229)、占空比感测电路230和第一电流源240。
晶体管220至229中的每一个可以包括栅极端子、源极端子和漏极端子。如图2A所示，源极端子可以是具有箭头的端子，栅极端子可以是具有平行水平线的端子，漏极端子可以是其他端子。如图2A所示，第一晶体管220、第二晶体管221、第三晶体管222、第六晶体管225、第七晶体管226和第八晶体管227可以包括n型晶体管。第四晶体管223、第五晶体管224、第九晶体管228和第十晶体管229可以包括p型晶体管。
第一晶体管220的栅极端子可以耦接至第一输入端子202。第一晶体管220的源极端子可以耦接至第一电流源240。第一晶体管220的漏极端子可以耦接至第二晶体管221的源极端子。
第二晶体管221的栅极端子可以耦接至控制电路210。第二晶体管221的漏极端子可以耦接至第五晶体管224的漏极端子、第五晶体管224的栅极和第四晶体管223的栅极。第四晶体管223和第五晶体管224的源极端子可以耦接至第二电压V2。第四晶体管223的漏极端子可以耦接至第一输出端子204和第三晶体管222的漏极端子。第三晶体管222的栅极端子可以耦接至控制电路210。第三晶体管222的源极端子可以耦接至第一电压V1。第一电压V1可以低于第二电压V2。
第六晶体管225的栅极端子可以耦接至第二输入端子203。第六晶体管225的源极端子可以耦接至第一电流源240。第六晶体管225的漏极端子可以耦接至第七晶体管226的源极端子。
第七晶体管226的栅极端子可以耦接至控制电路210。第七晶体管226的漏极端子可以耦接至第九晶体管228的漏极端子、第九晶体管228的栅极和第十晶体管229的栅极。第九晶体管228和第十晶体管229的源极端子可以耦接至第二电压V2。第十晶体管229的漏极端子可以耦接至第二输出端子205和第八晶体管227的漏极端子。第八晶体管227的栅极端子可以耦接至控制电路210。第八晶体管227的源极端子可以耦接至第一电压V1。
控制电路210可以耦接至第一输入端子202和第二输入端子203以及控制电压端子206。占空比感测电路230可以耦接至控制电压端子206以及第一输出端子204和第二输出端子205。控制电路210可以被配置成控制第三晶体管222和第八晶体管227的栅极电压，以控制第三晶体管222和第八晶体管227是导通还是不导通。控制电路210还可以被配置成控制第二晶体管221和第七晶体管226的栅极电压，以控制第二晶体管221和第七晶体管226是导通还是不导通。通过控制第二晶体管221、第三晶体管222、第七晶体管226和第八晶体管227何时导通，控制电路210可以控制在第一输出端子204和第二输出端子205上输出的输出差分信号的生成。
具体地，控制电路210可以被配置成基于输入差分信号来调整第二晶体管221、第三晶体管222、第七晶体管226和第八晶体管227的栅极电压，以控制输出差分信号的生成。例如，输入差分信号可以包括第一输入信号和第二输入信号。控制电路210可以基于第一输入信号的逻辑电平来调整第二晶体管221和第三晶体管222的栅极电压，以生成在第一输出端子204上输出的输出差分信号的第一输出信号。控制电路210还可以基于第二输入信号的逻辑电平来调整第七晶体管226和第八晶体管227的栅极电压，以生成在第二输出端子205上输出的输出差分信号的第二输出信号。
在这些和其他实施方式中，控制电路210可以基于输入差分信号来调整第二晶体管221、第三晶体管222、第七晶体管226和第八晶体管227的栅极电压，使得输出差分信号包括与输入差分信号的信号模式对应的信号模式。在这些和其它实施方式中，对应的信号模式可以指示：输出差分信号包括与输入差分信号的逻辑高和逻辑低相匹配的逻辑高和逻辑低，或者输出差分信号包括作为输入差分信号的逻辑高和逻辑低的反量的逻辑高和逻辑低。
基于第一输入信号为逻辑高并且第二输入信号为逻辑低的电路200的操作的示例如下。第一输入信号可以由控制电路210接收。当第一输入信号为逻辑高时，控制电路210可以调整第三晶体管222的栅极电压，使得第三晶体管222不导通并且在其与第一输出端子204耦接的漏极端子处提供高阻抗。控制电路210还可以调整第二晶体管221的栅极电压，使得第二晶体管221导通。第一晶体管220的栅极端子处的逻辑高也可以使第一晶体管220导通。其栅极端子耦接至其漏极端子并且使第一晶体管220和第二晶体管221导通的第五晶体管224也可以导通，使得电流从第二电压V2通过第一电流源240流到地。第四晶体管223可以与第五晶体管224处于电流镜像配置。因此，当第五晶体管224导通时，第四晶体管223也可以导通。
由于第四晶体管223将电流从其源极端子传导至其漏极端子，所以电流可以在第一输出端子204处建立，从而将第一输出端子204处的电压提高至第二电压V2，使得第一输出信号被输出为逻辑高。
当第二输入信号为逻辑低时，控制电路210可以调整第七晶体管226的栅极电压，使得第七晶体管226不导通。此外，第六晶体管225的栅极端子处的逻辑低可以使第六晶体管225不导通。因此，第九晶体管228不导通。第十晶体管229可以与第九晶体管228处于电流镜像配置，因此不导通。因此，第十晶体管229可以在其与第二输出端子205耦接的漏极端子处提供高阻抗。
此外，当第二输入信号为逻辑低时，控制电路210可以调整第七晶体管226的栅极电压，使得第七晶体管226导通。由于第七晶体管226将电流从其源极端子传导至其漏极端子，所以电流可以在第二输出端子205处建立，从而使第二输出端子205处的电压下降或升高至第一电压V1。因此，第二输出信号可以被输出为逻辑低，并且输出差分信号的电压摆幅可以是第一电压V1与第二电压V2之间的差。以如上所述的类似方式，响应于第一输入信号切换至逻辑低而第二输入信号切换至逻辑高，控制电路210可以被配置成调整栅极电压，使得第一输出信号为逻辑低而第二输出信号为逻辑高。
占空比感测电路230可以耦接至第一输出端子204和第二输出端子205，并且可以被配置成接收输出差分信号。占空比感测电路230可以被配置成检测输出差分信号的占空比。占空比可以与输出差分信号处于逻辑高电平的时间量相对于输出差分信号处于逻辑低电平的时间量有关。占空比感测电路230可以将检测到的占空比与特定占空比进行比较。响应于所检测的占空比不同于特定占空比，占空比感测电路230可以确定如何校正输出差分信号的占空比。由于制造晶体管220至229时的工艺变化、电路变化(如温度、电压电平、电磁接口等)，所检测的占空比可以不同于特定占空比。占空比感测电路230可以向控制电路210发送校正的指示。
控制电路210可以接收校正的指示。基于该指示，控制电路210可以响应于输入差分信号而调整第二晶体管221、第三晶体管222、第七晶体管226和第八晶体管227中的一个或更多个何时导通，以调整输出差分信号的占空比。例如，控制电路210可以响应于输入差分信号而延迟调整第二晶体管221、第三晶体管222、第七晶体管226和第八晶体管227的栅极电压，以调整输出差分信号相对于输入差分信号的占空比。在不脱离本公开内容的范围的情况下，可以对电路200进行修改、添加或省略。例如，在电路200中可以包括附加的有源或无源电路元件。可替选地或另外地，电路200可以不包括占空比感测电路230。在这些和其他实施方式中，电路200可以不包括控制电压端子206。
图2B示出了根据本文中描述的至少一些实施方式布置的图2A的信号转换电路200的控制电路210的示例实现。控制电路210可以包括第一控制晶体管211、第二控制晶体管212、第一电阻213、第二电阻214、第三电阻215、第四电阻216、差分放大器217和第二电流源218。控制晶体管211和控制晶体管212中的每一个可以包括栅极端子、源极端子和漏极端子。如图2B所示，源极端子可以是具有箭头的端子，栅极端子可以是具有平行水平线的端子，漏极端子可以是其他端子。如图2B所示，控制晶体管211和控制晶体管212可以是n型晶体管。
第一控制晶体管211的栅极端子可以耦接至第一输入端子202。第一控制晶体管211的源极端子可以耦接至第二电流源218。第一控制晶体管211的漏极端子可以耦接至第三晶体管222的栅极端子和第三电阻215的第一端。第三电阻215的第二端可以耦接至第四节点N4，第二晶体管221和第七晶体管226的栅极端子和差分放大器217的输出端子也耦接至第四节点N4。
第二控制晶体管212的栅极端子可以耦接至第二输入端子203。第二控制晶体管212的源极端子可以耦接至第二电流源218。第二控制晶体管212的漏极端子可以耦接至第八晶体管227的栅极端子和第四电阻216的第一端。第四电阻216的第二端可以耦接至第四节点N4。
第一电阻213的第一端可以在第一节点N1处耦接至第一晶体管220的漏极端子和第二晶体管221的源极端子。第一电阻213的第二端可以在第三节点N3处耦接至第二电阻214的第二端和差分放大器217的第一输入端子。第二电阻214的第一端可以在第二节点N2处耦接至第六晶体管225的漏极端子和第七晶体管226的源极端子。差分放大器217的第二输入端子可以耦接至控制电压端子206。
通常，差分放大器217被配置成进行操作以保持第三节点N3处的电压等于或近似等于控制电压端子206上的控制电压。如所示的，相对于第一节点N1和第二节点N2，第三节点N3是普通电压节点，原因是差分放大器217的第二输入端子包括高输入阻抗。因此，当第一电阻213和第二电阻214的电阻近似相等时，第三节点N3处的电压是第一节点N1和第二节点N2上的电压的平均值。因此，为了将第三节点N3保持在特定电压(如控制电压端子206上的控制电压)，即使第一节点N1和第二节点N2中的一个上的电压可以增大并且第一节点N1和第二节点N2中的另一个上的电压可以减小，放大器217仍然可以设置N4处的特定电压。
控制电路210可以被配置成控制第三晶体管222和第八晶体管227的栅极电压，以使用第一控制晶体管211和第二控制晶体管212来控制第三晶体管222和第八晶体管227是导通还是不导通。例如，在第四节点N4处的电压相对稳定的情况下，可以使用第一控制晶体管211来控制第三晶体管222的栅极电压。当第一控制晶体管211导通时，电流可以通过第三电阻215。通过第三电阻215的电流可以导致跨第三电阻215的电压降。因此，第三晶体管222的栅极电压是第四节点N4上的电压减去跨第三电阻215的电压降。通过第三电阻215的电流可以由第二电流源218控制。因此，通过为第二电流源218和第三电阻215的电流选择适当的值，当第一控制晶体管211导通时，跨第三电阻215的电压降可以足够使得第三晶体管222的栅极电压为使得第三晶体管222不导通。在替选实施方式中，当第一控制晶体管211不导通时，可能没有跨第三电阻215的电压降，并且第三晶体管222的栅极电压可以是第四节点N4上的电压。第四节点N4上的电压可足以使第三晶体管222导通。控制电路210可以被配置成以与上面关于第三晶体管222所讨论的类似的方式使用第二控制晶体管212和第四电阻216来控制第八晶体管227的栅极电压。
基于第一输入信号是逻辑高并且第二输入信号是逻辑低，使用所示的控制电路210的实现的电路200的操作的示例如下。响应于第一输入信号为逻辑高，第一晶体管220的栅极电压可以高到足以使第一晶体管220导通。当第一晶体管220导通时，其可以降低第一节点N1处的电压，使得第二晶体管221导通。当第二晶体管221导通时，其可以降低第四晶体管223和第五晶体管224的栅极电压，使得第四晶体管223和第五晶体管224导通。此外，响应于第一输入信号为逻辑高，第一控制晶体管211的栅极电压可以高到足以使第一控制晶体管211导通。因此，电流可以通过第三电阻215，从而导致第三晶体管222的栅极电压减小并且第三晶体管222不导通。因此，第一输出端子204可以升高到第二电压V2。
响应于第二输入信号为逻辑低，第一晶体管220的栅极电压可以使得第六晶体管225不导通。另外，由于第一节点N1的电压下降，第二节点N2处的电压可以升高，以保持节点N3处的电压近似等于控制电压端子206上的控制电压。因此，第七晶体管226可以不导通。当第七晶体管226不导通时，第九晶体管228和第十晶体管229的栅极电压使得第九晶体管228和第十晶体管229不导通。
此外，响应于第二输入信号为逻辑低，第一控制晶体管211的栅极电压可以使得第一控制晶体管211不导通。因此，没有电流通过第三电阻215导致第八晶体管227的栅极电压等于或近似等于第四节点N4的电压并且第八晶体管227导通。因此，第二输出端子205可以降低至第一电压V1。响应于第一输入信号切换至逻辑低并且第二输入信号切换至逻辑高，控制电路210可以被配置成以如上所述类似的方式调整栅极电压，使得第一输出信号为逻辑低并且第二输出信号为逻辑高。在不脱离本公开内容的范围的情况下，可以对电路200进行修改、添加或省略。例如，在电路200中可以包括附加的有源或无源电路元件。
图3A示出了根据本文中描述的至少一些实施方式布置的另一示例信号转换电路300(“电路300”)。通常，电路300可以被配置成接收输入差分信号，并将输入差分信号转换为输出差分信号。输出差分信号可以包括与输入差分信号的电压摆幅不同的电压摆幅。具体地，输出差分信号的电压摆幅可以在地电势与第一电压之间，并且可以大于输入差分信号的电压摆幅。
电路300可以包括第一输入端子302和第二输入端子303、第一输出端子304和第二输出端子305、控制电压端子306、控制电路310、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管320至329(本文统称为晶体管320至329)和第一电流源340。
晶体管320至329中的每一个可以包括栅极端子、源极端子和漏极端子。如图3A所示，源极端子可以是具有箭头的端子，栅极端子可以是具有平行水平线的端子，漏极端子可以是其他端子。如图3A所示，第一晶体管320、第二晶体管321,、第三晶体管322、第六晶体管325、第七晶体管326和第八晶体管327可以包括p型晶体管。第四晶体管323、第五晶体管324、第九晶体管328和第十晶体管329可以包括n型晶体管。
第一晶体管320的栅极端子可以耦接至第一输入端子302。第一晶体管320的源极端子可以耦接至第一电流源340。第一晶体管320的漏极端子可以耦接至第二晶体管321的源极端子。
第二晶体管321的栅极端子可以耦接至控制电路310。第二晶体管321的漏极端子可以耦接至第五晶体管324的漏极端子、第五晶体管324的栅极和第四晶体管323的栅极。
第四晶体管323和第五晶体管324的源极端子可以耦接至地。第四晶体管323的漏极端子可以耦接至第一输出端子304和第三晶体管322的漏极端子。第三晶体管322的栅极端子可以耦接至控制电路310。第三晶体管322的源极端子可以耦接至第一电压V1。第一电压V1可以高于地并且低于耦接至第一电流源340的第二电压V2。
第六晶体管325的源极端子可以耦接至第二输入端子303。第六晶体管325的源极端子可以耦接至第一电流源340。第六晶体管325的漏极端子可以耦接至第七晶体管326的源极端子。
第七晶体管326的栅极端子可以耦接至控制电路310。第七晶体管326的漏极端子可以耦接至第九晶体管328的漏极端子、第九晶体管328的栅极和第十晶体管329的栅极。第九晶体管328和第十晶体管329的源极端子可以耦接至地。第十晶体管329的漏极端子可以耦接至第二输出端子305和第八晶体管327的漏极端子。第八晶体管327的栅极端子可以耦接至控制电路310。第八晶体管327的源极端子可以耦接至第一电压V1。
控制电路310可以耦接至第一输入端子302和第二输入端子303以及控制电压端子306。控制电路310可以被配置成控制第三晶体管322和第八晶体管327的栅极电压，以控制第三晶体管322和第八晶体管327是导通还是不导通。控制电路310还可以被配置成控制第二晶体管321和第七晶体管326的栅极电压，以控制第二晶体管321和第七晶体管326是导通还是不导通。通过控制第二晶体管321、第三晶体管322、第七晶体326管和第八晶体管327何时导通，控制电路310可以控制第一输出端子304和第二输出端子305上输出的输出差分信号的生成。具体地，控制电路310可以被配置成基于输入差分信号来调整第二晶体管321、第三晶体管322、第七晶体管326和第八晶体管327的栅极电压，以控制输出差分信号的生成。例如，输入差分信号可以包括第一输入信号和第二输入信号。控制电路310可以基于第一输入信号的逻辑电平来调整第二晶体管321和第三晶体管322的栅极电压，以生成第一输出端子304上输出的输出差分信号的第一输出信号。控制电路310还可以基于第二输入信号的逻辑电平来调整第七晶体管326和第八晶体管327的栅极电压，以生成第二输出端子305上输出的输出差分信号的第二输出信号。
在这些和其它实施方式中，控制电路310可以基于输入差分信号来调整第二晶体管321、第三晶体管322、第七晶体管326和第八晶体管327的栅极电压，使得输出差分信号包括与输入差分信号的信号模式对应的信号模式。在这些和其它实施方式中，对应的信号模式可以指示：输出差分信号包括与输入差分信号的逻辑高和逻辑低相匹配的逻辑高和逻辑低，或者输出差分信号包括作为输入差分信号的逻辑高和逻辑低的反量的逻辑高和逻辑低。
基于第一输入信号为逻辑高并且第二输入信号为逻辑低的电路300的操作的示例如下。第一输入信号可以由控制电路310接收。当第一输入信号为逻辑高时，控制电路310可以调整第三晶体管322的栅极电压，使得第三晶体管322可以将电流从其源极端子传导至其漏极端子，从而将第一输出端子304处的电压升高至第一电压V1。控制电路310还可以调整第二晶体管321的栅极电压，使得第二晶体管321不导通。第一晶体管320的栅极端子处的逻辑高也可以使第一晶体管320不导通。其栅极端子耦接至其漏极端子并且使第一晶体管320和第二晶体管321不导通的第五晶体管324也可以不导通，使得没有电流通过第一晶体管320、第二晶体管321和第五晶体管324从第二电压V2经过第一电流源340流动到地。第四晶体管323可以与第五晶体管324处于电流镜像配置。因此，当第五晶体管324不导通时，第四晶体管323也可以不导通。当第四晶体管323不导通时，其可以在与第一输出端子304耦接的其漏极端子处提供高阻抗。当第二输入信号为逻辑低时，控制电路310可以调整第七晶体管326的栅极电压，使得第七晶体管326导通。此外，第六晶体管325的栅极端子处的逻辑低可以使第六晶体管325导通。因此，第九晶体管328导通。第十晶体管329可以与第九晶体管328处于电流镜像配置，因而可以导通。因此，第二输出端子305处的电压可以下降至地。
此外，当第二输入信号为逻辑低时，控制电路310可以调整第七晶体管326的栅极电压，使得第七晶体管326不导通。因此，第二输出信号可以被输出为逻辑低，并且输出差分信号的电压摆幅可以是第一电压V1与地之间的差。响应于第一输入信号切换至逻辑低并且第二输入信号切换至逻辑高，控制电路310可以被配置成以与如上所述类似的方式调整栅极电压，使得第一输出信号为逻辑低并且第二输出信号为逻辑高。
在不脱离本公开内容的范围的情况下，可以对电路300进行修改、添加或省略。例如，可以在电路300中包括附加的有源或无源电路元件。替选地或另外地，电路300可以包括可以以与图2A和图2B的占空比感测电路230类似的方式进行操作的占空比感测电路。
图3B示出了根据本文描述的至少一些实施方式布置的图3A的信号转换电路300的控制电路310的示例实现。控制电路310可以包括第一控制晶体管311、第二控制晶体管312、第一电阻313、第二电阻314、第三电阻315、第四电阻316、差分放大器317和第二电流源318。控制晶体管311和控制晶体管312中的每一个可以包括栅极端子、源极端子和漏极端子。如图3B所示，源极端子可以是具有箭头的端子，栅极端子可以是具有平行水平线的端子，漏极端子可以是其他端子。如图3B所示，控制晶体管311和控制晶体管312可以是p型晶体管。
第一控制晶体管311的栅极端子可以耦接至第一输入端子302。第一控制晶体管311的源极端子可以耦接至第二电流源318。第一控制晶体管311的漏极端子可以耦接至第三晶体管322的栅极端子和第三电阻315的第一端。第三电阻315的第二端可以耦接至第四节点N4，第二晶体管321和第六晶体管325的栅极端子和差分放大器317的输出端子也耦接至第四节点N4。
第二控制晶体管312的栅极端子可以耦接至第二输入端子303。第二控制晶体管312的源极端子可以耦接至第二电流源318。第二控制晶体管312的漏极端子可以耦接至第八晶体管327的栅极端子和第四电阻316的第一端。第四电阻316的第二端可以耦接至第四节点N4。
第一电阻313的第一端可以在第一节点N1处耦接至第一晶体管320的漏极端子和第二晶体管321的源极端子。第一电阻313的第二端可以在第三节点N3处耦接至第二电阻314的第二端和差分放大器317的第一输入端子。第二电阻314的第一端可以在第二节点N2处耦接至第六晶体管325的漏极端子和第七晶体管326的源极端子。差分放大器317的第二输入端子可以耦接至控制电压端子306。
通常，差分放大器317以与图2B的差分放大器217类似的方式被配置成操作成保持第三节点N3处的电压等于或近似等于控制电压端子306上的控制电压，图2B的差分放大器217被配置成操作成保持第三节点N3处的电压等于或近似等于控制电压端子206上的控制电压。
控制电路310可以被配置成控制第三晶体管322和第八晶体管327的栅极电压，以使用第一控制晶体管311和第二控制晶体管312来控制第三晶体管322和第八晶体管327是导通还是不导通。例如，在第四节点N4处的电压相对稳定的情况下，可以使用第一控制晶体管311来控制第三晶体管322的栅极电压。当第一控制晶体管311导通时，电流可以通过第三电阻315。通过第三电阻315的电流可以导致跨第三电阻315的电压降。因此，第三晶体管322的栅极电压是第四节点N4上的电压加上跨第三电阻315的电压降。通过第三电阻315的电流可以由第二电流源318控制。因此，通过为第二电流源318和第三电阻315的电流选择适当的值，当第一控制晶体管311导通时，跨第三电阻315的电压降可以足够使得第三晶体管322的栅极电压使得第三晶体管322不导通。在替选实施方式中，当第一控制晶体管311不导通时，可能没有跨第三电阻315电压降，并且第三晶体管322的栅极电压可以是第四节点N4上的电压。第四节点N4上的电压可以足以使第三晶体管322导通。控制电路310可以以与上面关于第三晶体管322所讨论的方式类似的方式被配置成使用第二控制晶体管312和第四电阻316来控制第八晶体管327的栅极电压。
在不脱离本公开内容的范围的情况下，可以对电路300进行修改、添加或省略。例如，可以在电路300中包括附加的有源或无源电路元件。替选地或另外地，电路300可以包括占空比感测电路，该占空比感测电路可以以与图2A和图2B的占空比感测电路230类似的方式进行操作。
在图1A、图2A、图2B、图3A和图3B中，所示的晶体管被示为金属氧化物半导体场效应晶体管(MOSFET)晶体管。上面的描述使用术语栅极、源极和漏极来表示晶体管的不同端子。使用的名称栅极、源极和漏极可用于一般地描述MOSFET晶体管或其它类型的晶体管(如双极结型晶体管(BJT)、结型栅场效应晶体管(JFET)和绝缘栅双极晶体管)的端子。此外，也可以使用p沟道晶体管或者n沟道晶体管和p沟道晶体管的某种组合。
图4是根据本文中描述的至少一些实施方式布置的可以包括信号转换电路420的示例光电子模块400(下文中称为“模块400”)的立体图。模块400可以被配置成用于结合主机设备(未示出)发送和接收光信号。如所示的，模块400可以包括(但不限于)底壳402、两者都限定在底壳402中的接收端口404和发送端口406；位于底壳402内的PCB 408、其上具有信号转换电路420的PCB 408；以及也位于底壳402内的接收器光学子组件(ROSA)410和发射器光学子组件(TOSA)412。边缘连接器414可以位于PCB 408的端部上，以使得模块400能够与主机设备电气对接。同样地，PCB 408利于主机设备与ROSA 410和TOSA 412之间的电通信。
模块400可以被配置成用于以各种数据速率进行光信号发送和接收，所述各种数据速率包括但不限于1Gb/s、10Gb/s、20Gb/s、40Gb/s、100Gb/s或更高。此外，模块400可以被配置成用于使用波分复用(WDM)在各种不同的波长处进行光信号发送和接收，所述波分复用(WDM)使用各种WDM方案(如粗WDM、密集WDM或光WDM)中的一个。
此外，模块400可以被配置成支持各种通信协议，包括但不限于光纤通道和高速以太网。另外，虽然在图4中以特定形状因素示出，但是更一般地，可以以多种不同形状因素中的任意形状因素来配置模块400，所述多种不同形状因素包括但不限于小型可插拔(SFP)、增强型小型可插拔(SFP+)、10千兆小型可插拔(XFP)、C型可插拔(CFP)和四通道小型可插拔(QSFP)多源协议(MSA)。
ROSA 410可以容纳电耦接至电接口416的一个或更多个光接收器(如光电二极管)。一个或更多个光接收器可以被配置成将通过接收端口404接收的光信号转换为相应的电信号，所述相应的电信号通过电接口416和PCB 408被中继至主机设备。TOSA 412可以容纳电耦接至另一个电接口418的一个或更多个光发射器(如激光器)。一个或更多个光发射器可以被配置成将通过PCB 408和电接口418从主机设备接收的电信号转换为通过发送端口406发送的对应的光信号。在一些实施方式中，TOSA 412可以在第一电压摆幅处接收信号，并且可以使用信号转换电路(如图1A、图2A、图2B、图3A和图3B的信号转换电路100、200或300中的一个信号转换电路)将信号转换成具有第二电压摆幅。例如，TOSA 412可以接收CML信号，并且可以将CML信号转换为可以用于控制马赫-曾德尔调制器或TOSA 412中的一些其他部件的CMOS信号。
关于图4所示的模块400是其中可以采用本公开内容的实施方式的一种架构。应当理解的是，该特定架构仅仅是其中可以采用实施方式的无数架构中的一个架构。本公开内容的范围不旨在受限于任何特定的架构或环境。
在一些实施方式中，电路可以包括：输出端子；输入端子，其被配置成接收具有第一电压摆幅的输入信号；以及第一晶体管，其包括第一栅极端子、第一源极端子和第一漏极端子。
电路还可以包括：第二晶体管，其包括第二栅极端子、第二源极端子和第二漏极端子，第二漏极端子耦接至输出端子，并且第二源极端子耦接至第一电压；第三晶体管，其包括第三栅极端子、第三源极端子和第三漏极端子，第三漏极端子耦接至输出端子，第三源极端子耦接至第二电压，并且第三栅极端子耦接至第一漏极端子；以及控制电路，其耦接至输入端子、第一栅极端子和第二栅极端子，所述控制电路被配置成基于输入信号来调整被提供至第一栅极端子和第二栅极端子的电压，使得第二晶体管响应于输入信号处于第一逻辑电平而导通，并且使得第三晶体管响应于输入信号处于第二逻辑电平而导通，以生成在输出端子上输出的输出信号，其中，输出信号的第二电压摆幅不同于输入信号的第一电压摆幅。
在一个或更多个上述实施方式中，第一电压摆幅的中间电压偏离第二电压摆幅的中间电压。
在一个或更多个上述实施方式中，第二电压摆幅在第一电压和第二电压之间，并且第二电压处于地电势。
在一个或更多个上述实施方式中，电路还包括耦接至输出端子的占空比感测电路，占空比感测电路被配置成检测输出信号的占空比，并且将所检测的占空比的指示提供至控制电路。
在一个或更多个上述实施方式中，控制电路还被配置成基于输入信号和所检测的占空比的指示来调整被提供至第一栅极端子、第一源极端子和第二栅极端子的电压，以生成具有调整的占空比的输出信号。
在一个或更多个上述实施方式中，电路还包括被配置成接收控制信号的控制端子，其中，控制端子耦接至控制电路，并且控制电路被配置成基于控制信号来调整输出信号的占空比。
在一个或更多个上述实施方式中，控制信号是电压信号。
在一个或更多个上述实施方式中，输入信号是电流模式逻辑差分信号的第一信号，而输出信号是互补金属氧化物半导体差分信号的第一信号。
在一个或更多个上述实施方式中，电路还包括第一中间晶体管，其包括第一中间栅极端子、第一中间源极端子和第一中间漏极端子，第一中间漏极端子耦接至第一漏极端子、第一中间栅极端子和第三栅极端子，并且第一中间源极端子耦接至第二电压；以及第二中间晶体管，其包括第二中间栅极端子、第二中间源极端子和第二中间漏极端子，第二中间漏极端子耦接至第一源极端子，并且第二中间栅极端子耦接至输入端子。
在一个或更多个上述实施方式中，电路还包括：第二输出端子；第二输入端子，其被配置成接收具有第一电压摆幅的第二输入信号，其中，输入信号和第二输入信号形成输入差分信号；第四晶体管，其包括第四栅极端子、第四源极端子和第四漏极端子；第五晶体管，其包括第五栅极端子、第五源极端子和第五漏极端子，第五漏极端子耦接至第二输出端子，并且第五源极端子耦接至第一电压；以及第六晶体管，其包括第六栅极端子、第六源极端子和第六漏极端子，第六漏极端子耦接至第二输出端子，第六源极端子耦接至第二电压，并且第六栅极端子耦接至第四漏极端子，其中，控制电路还耦接至第二输入端子、第四栅极端子和第五栅极端子，控制电路被配置成基于第二输入信号来调整被提供至第四栅极端子和第五栅极端子的电压，使得第四晶体管响应于第二输入信号处于第一逻辑电平而导通，并且使得第五晶体管响应于第二输入信号处于第二逻辑电平而导通，以生成在第二输出端子上输出的第二输出信号，其中，输出信号和第二输出信号形成输出差分信号。
在一些实施方式中，电路可以包括：输入端子，其被配置成接收具有第一电压摆幅的输入信号；输出端子，其被配置成输出具有不同于第一电压摆幅的第二电压摆幅的输出信号；第一晶体管，其包括第一栅极端子和第一漏极端子，第一栅极端子耦接至输入端子；第二晶体管，其包括第二栅极端子、第二源极端子和第二漏极端子，第二源极端子耦接至第一漏极端子；放大器，其包括第一放大器输入端子和第二放大器输入端子以及放大器输出端子，放大器输出端子耦接至第二栅极端子，并且第一放大器输入端子被配置成接收控制电压；第一电阻，其在第二源极端子和第二放大器输入端子之间；第三晶体管，其包括第三栅极端子、第三源极端子和第三漏极端子，第三源极端子耦接至第一电压，第三漏极端子耦接至输出端子；第二电阻，其耦接在第三栅极端子和放大器输出端子之间；以及第四晶体管，其包括第四栅极端子、第四源极端子和第四漏极端子，第四源极端子耦接至第二电压，第四漏极端子耦接至输出端子，并且第四栅极端子耦接至第二漏极端子。
在一个或更多个上述实施方式中，控制电压近似等于第二电压。
在一个或更多个上述实施方式中，放大器被配置成控制第二晶体管的第二栅极端子处的栅极电压，以保持放大器输入电压近似等于控制电压。
在一个或更多个上述实施方式中，第一电压近似为地电位，并且输出信号的第二电压摆幅在第一电压和第二电压之间，其中，第二电压摆幅大于第一电压摆幅。在一个或更多个上述实施方式中，第四晶体管是n型金属氧化物半导体场效应晶体管，而第一晶体管、第二晶体管和第三晶体管是p型金属氧化物半导体场效应晶体管。
在一个或更多个上述实施方式中，输出信号的第二电压摆幅在第一电压和第二电压之间，并且第二电压摆幅的中间点高于第一电压摆幅的中间点。
在一个或更多个上述实施方式中，第四晶体管是p型金属氧化物半导体场效应晶体管，而第一晶体管、第二晶体管和第三晶体管是n型金属氧化物半导体场效应晶体管。
在一个或更多个上述实施方式中，电路还包括：第五晶体管，其包括第五栅极端子、第五源极端子和第五漏极端子，第五漏极端子耦接至第二漏极端子、第五栅极端子和第四栅极端子，并且第五源极端子耦接至第二电压；以及第六晶体管，其包括第六栅极端子、第六源极端子和第六漏极端子，第六漏极端子耦接至第三栅极端子，第六栅极端子耦接至输入端子，并且第六源极端子耦接至电流源。
在一个或更多个上述实施方式中，电路还包括：第二输入端子，其被配置成接收具有第一电压摆幅的第二输入信号，其中，输入信号和第二输入信号形成输出差分信号；第二输出端子，其被配置成输出具有第二电压摆幅的第二输出信号，其中，输出信号和第二输出信号形成输出差分信号；第五晶体管，其包括第五栅极端子和第五漏极端子，第五栅极端子耦接至第二输入端子；第六晶体管，其包括第六栅极端子、第六源极端子和第六漏极端子，第六源极端子耦接至第五漏极端子；第三电阻，其在第六源极端子和第二放大器输入端子之间；第七晶体管，其包括第七栅极端子、第七源极端子和第七漏极端子，第七源极端子耦接至第一电压，并且第七漏极端子耦接至第二输出端子；第四电阻，其耦接在第七栅极端子和放大器输出端子之间；以及第八晶体管，其包括第八栅极端子、第八源极端子和第八漏极端子，第八源极端子耦接至第二电压，第八漏极端子耦接至第二输出端子，并且第八栅极端子耦接至第六漏极端子。
在一个或更多个上述实施方式中，输入信号是电流模式逻辑差分信号的第一信号，而输出信号是互补金属氧化物半导体差分信号的第一信号。
本文中并且特别是在所附权利要求(例如所附权利要求的主体)中使用的术语通常旨在作为“开放式”术语(例如，术语“包括”应当被解释为“包括但不限于”，术语“具有”应当被解释为“至少具有”，术语“包含”应当被解释为“包含但不限于”等)。
另外，如果意在特定数目的引入的权利要求陈述，则这样的意图将在权利要求中被明确地陈述，并且在没有这样的陈述的情况下，不存在这样的意图。例如，为了帮助理解，以上所附权利要求可以包含介绍性短语“至少一个”和“一个或更多个”的使用以引入权利要求陈述。然而，这样的短语的使用不应被解释为暗示：由不定冠词“一个”或“一种”引入的权利要求陈述将包含这样的引入的权利要求陈述的任何特定权利要求限制于仅包含一个这样的陈述的实施方式，即使当同一权利要求包括介绍性短语“一个或更多个”或“至少一个”以及不定冠词如“一个”或“一种”(例如“一个”和/或“一种”应当被解释为意指“至少一个”或者“一个或更多个”)；这同样适用于用于引入权利要求陈述的定冠词的使用。
另外，即使明确列举了特定数目的所引入的权利要求陈述，本领域技术人员仍然认识到，这样的陈述应当被解释为意指至少所列举的数目(例如，没有其他修饰语的“两个陈述”的无修饰的陈述意指至少两个陈述或者两个或更多个陈述)。此外，在使用类似于“A、B和C等中的至少一个”或“A、B和C等中的一个或更多个”的惯例的那些情况下，通常，这样的结构旨在包括单独的A、单独的B、单独的C、A和B一起、A和C一起、B和C一起或者A、B和C一起等。例如，旨在以这种方式来解释术语“和/或”的使用。
此外，无论在实施方式、权利要求还是附图的描述中，呈现两个或更多个替选术语的任何转折词或短语应被理解为构想以下可能性：包括术语中的一个、术语中的任一个或者两个术语。例如，短语“A或B”应当理解为包括以下可能性：“A”或“B”或者“A和B”。
本文叙述的所有示例和条件语言旨在用于教示对象，以帮助读者理解本发明以及由发明人为促进本领域而贡献的概念，并且应被解释为不限于这些具体叙述的示例和条件。虽然已经详细描述了本发明的实施方式，但是应当理解的是，在不脱离本发明的精神和范围的情况下，可以对其做出各种改变、替代和变更。

Claims (20)

1.一种电路，包括：
输出端子；
输入端子，其被配置成接收具有第一电压摆幅的输入信号；
第一晶体管，其包括第一栅极端子、第一源极端子和第一漏极端子；
第二晶体管，其包括第二栅极端子、第二源极端子和第二漏极端子，所述第二漏极端子耦接至所述输出端子，并且所述第二源极端子耦接至第一电压；
第三晶体管，其包括第三栅极端子、第三源极端子和第三漏极端子，所述第三漏极端子耦接至所述输出端子，所述第三源极端子耦接至第二电压，并且所述第三栅极端子耦接至所述第一漏极端子；以及
控制电路，其耦接至所述输入端子、所述第一栅极端子和所述第二栅极端子，所述控制电路被配置成基于所述输入信号来调整被提供至所述第一栅极端子和所述第二栅极端子的电压，使得所述第二晶体管响应于所述输入信号处于第一逻辑电平而导通，并且使得所述第三晶体管响应于所述输入信号处于第二逻辑电平而导通，以生成在所述输出端子上输出的输出信号，其中，所述输出信号的第二电压摆幅与所述输入信号的第一电压摆幅不同。
2.根据权利要求1所述的电路，其中，所述第一电压摆幅的中间电压偏离所述第二电压摆幅的中间电压。
3.根据权利要求2所述的电路，其中，所述第二电压摆幅在所述第一电压和所述第二电压之间，并且所述第二电压在地电位处。
4.根据权利要求1所述的电路，还包括：耦接至所述输出端子的占空比感测电路，所述占空比感测电路被配置成检测所述输出信号的占空比，并且向所述控制电路提供所检测的占空比的指示。
5.根据权利要求4所述的电路，其中，所述控制电路还被配置成：基于所述输入信号和所检测的占空比的指示来调整被提供至所述第一栅极端子、所述第一源极端子和所述第二栅极端子的电压，以生成具有调整的占空比的输出信号。
6.根据权利要求1所述的电路，还包括：被配置成接收控制信号的控制端子，其中，所述控制端子耦接至所述控制电路，并且所述控制电路被配置成基于所述控制信号来调整所述输出信号的占空比。
7.根据权利要求6所述的电路，其中，所述控制信号是电压信号。
8.根据权利要求1所述的电路，其中，所述输入信号是电流模式逻辑差分信号的第一信号，而所述输出信号是互补金属氧化物半导体差分信号的第一信号。
9.根据权利要求1所述的电路，还包括：
第一中间晶体管，其包括第一中间栅极端子、第一中间源极端子和第一中间漏极端子，所述第一中间漏极端子耦接至所述第一漏极端子、所述第一中间栅极端子和所述第三栅极端子，并且所述第一中间源极端子耦接至所述第二电压；以及
第二中间晶体管，其包括第二中间栅极端子、第二中间源极端子和第二中间漏极端子，所述第二中间漏极端子耦接至所述第一源极端子，并且所述第二中间栅极端子耦接至所述输入端子。
10.根据权利要求1所述的电路，还包括：
第二输出端子；
第二输入端子，其被配置成接收具有第一电压摆幅的第二输入信号，其中，所述输入信号和所述第二输入信号形成输入差分信号；
第四晶体管，其包括第四栅极端子、第四源极端子和第四漏极端子；
第五晶体管，其包括第五栅极端子、第五源极端子和第五漏极端子，所述第五漏极端子耦接至所述第二输出端子，并且所述第五源极端子耦接至所述第一电压；以及
第六晶体管，其包括第六栅极端子、第六源极端子和第六漏极端子，所述第六漏极端子耦接至所述第二输出端子，所述第六源极端子耦接至所述第二电压，并且所述第六栅极端子耦接至所述第四漏极端子，
其中，所述控制电路还耦接至所述第二输入端子、所述第四栅极端子和所述第五栅极端子，所述控制电路被配置成基于所述第二输入信号来调整被提供至所述第四栅极端子和所述第五栅极端子的电压，使得所述第四晶体管响应于所述第二输入信号处于所述第一逻辑电平而导通，并且使得所述第五晶体管响应于所述第二输入信号处于所述第二逻辑电平而导通，以生成在所述第二输出端子上输出的第二输出信号，其中，所述输出信号和所述第二输出信号形成输出差分信号。
11.一种电路，包括：
输入端子，其被配置成接收具有第一电压摆幅的输入信号；
输出端子，其被配置成输出具有与所述第一电压摆幅不同的第二电压摆幅的输出信号；
第一晶体管，其包括第一栅极端子和第一漏极端子，所述第一栅极端子耦接至所述输入端子；
第二晶体管，其包括第二栅极端子、第二源极端子和第二漏极端子，所述第二源极端子耦接至所述第一漏极端子；
放大器，其包括第一放大器输入端子和第二放大器输入端子以及放大器输出端子，所述放大器输出端子耦接至所述第二栅极端子，并且所述第一放大器输入端子被配置成接收控制电压；
第一电阻，其在所述第二源极端子和所述第二放大器输入端子之间；
第三晶体管，其包括第三栅极端子、第三源极端子和第三漏极端子，所述第三源极端子耦接至第一电压，所述第三漏极端子耦接至所述输出端子；
第二电阻，其耦接在所述第三栅极端子和所述放大器输出端子之间；以及
第四晶体管，其包括第四栅极端子、第四源极端子和第四漏极端子，所述第四源极端子耦接至第二电压，所述第四漏极端子耦接至所述输出端子，并且所述第四栅极端子耦接至所述第二漏极端子。
12.根据权利要求11所述的电路，其中，所述控制电压近似等于所述第二电压。
13.根据权利要求11所述的电路，其中，所述放大器被配置成控制所述第二晶体管的第二栅极端子处的栅极电压，以保持放大器输入电压近似等于所述控制电压。
14.根据权利要求11所述的电路，其中，所述第一电压近似为地电位，并且所述输出信号的第二电压摆幅在所述第一电压和所述第二电压之间，其中，所述第二电压摆幅大于所述第一电压摆幅。
15.根据权利要求14所述的电路，其中，所述第四晶体管是n型金属氧化物半导体场效应晶体管，而所述第一晶体管、所述第二晶体管和所述第三晶体管是p型金属氧化物半导体场效应晶体管。
16.根据权利要求11所述的电路，其中，所述输出信号的第二电压摆幅在所述第一电压和所述第二电压之间，并且所述第二电压摆幅的中间点高于所述第一电压摆幅的中间点。
17.根据权利要求16所述的电路，其中，所述第四晶体管是p型金属氧化物半导体场效应晶体管，而所述第一晶体管、所述第二晶体管和所述第三晶体管是n型金属氧化物半导体场效应晶体管。
18.根据权利要求11所述的电路，还包括：
第五晶体管，其包括第五栅极端子、第五源极端子和第五漏极端子，所述第五漏极端子耦接至所述第二漏极端子、所述第五栅极端子和所述第四栅极端子，并且所述第五源极端子耦接至所述第二电压；以及
第六晶体管，其包括第六栅极端子、第六源极端子和第六漏极端子，所述第六漏极端子耦接至所述第三栅极端子，所述第六栅极端子耦接至所述输入端子，并且所述第六源极端子耦接至电流源。
19.根据权利要求11所述的电路，还包括：
第二输入端子，其被配置成接收具有所述第一电压摆幅的第二输入信号，其中，所述输入信号和所述第二输入信号形成输出差分信号；
第二输出端子，其被配置成输出具有所述第二电压摆幅的第二输出信号，其中，所述输出信号和所述第二输出信号形成输出差分信号；
第五晶体管，其包括第五栅极端子和第五漏极端子，所述第五栅极端子耦接至所述第二输入端子；
第六晶体管，其包括第六栅极端子、第六源极端子和第六漏极端子，所述第六源极端子耦接至所述第五漏极端子；
第三电阻，其在所述第六源极端子和所述第二放大器输入端子之间；
第七晶体管，其包括第七栅极端子、第七源极端子和第七漏极端子，所述第七源极端子耦接至所述第一电压，并且所述第七漏极端子耦接至所述第二输出端子；
第四电阻，其耦接在所述第七栅极端子和所述放大器输出端子之间；以及
第八晶体管，其包括第八栅极端子、第八源极端子和第八漏极端子，所述第八源极端子耦接至所述第二电压，所述第八漏极端子耦接至所述第二输出端子，并且所述第八栅极端子耦接至所述第六漏极端子。
20.根据权利要求11所述的电路，其中，所述输入信号是电流模式逻辑差分信号的第一信号，而所述输出信号是互补金属氧化物半导体差分信号的第一信号。
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