CN106548984A - 阵列基板及其制造方法 - Google Patents
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Abstract
本发明公开一种阵列基板及其制造方法。该制造方法包括：在基板的对应于阵列基板的非显示区域形成薄膜晶体管；在漏极图案的上方形成暴露漏极图案的接触孔；在薄膜晶体管的上方形成电极图案，且电极图案形成于接触孔中，并通过接触孔与漏极图案电连接；在电极图案上形成PS。本发明能够提高有效显示区域边缘的PI膜厚度的均匀性，避免此处出现mura现象，并且能够降低电极图案的接触阻抗。
Description
技术领域
本发明涉及液晶显示领域，具体涉及一种阵列基板及其制造方法。
背景技术
为防止分设于阵列基板和彩膜基板的ITO(Indium tin oxide,氧化铟锡或透明电极)接触短路而引起信号异常，如图1和图2所示，在液晶显示面板的有效显示区域(ActiveArea,AA)11四周围设一圈预定高度的色阻层12，例如蓝色色阻层，通过该色阻层12达到支撑两基板的目的。其中，该色阻层12包围液晶显示面板的扇形区域(fanout)13的走线，即设置于扇形区域13的接触孔(Via hole)14周围。
然而，在后续制造PI膜(Polyimide Film,聚酰亚胺薄膜或导向膜)时，PI膜是由PI溶液的流动扩散而固化成膜，PI膜厚度的均匀性完全依赖于PI溶液的流动扩散，由于有效显示区域11被色阻层12包围，PI溶液由于色阻层12的阻挡而无法向外继续扩散，使得与色阻层12接触位置处的PI膜厚度较大，从而导致有效显示区域11边缘的PI膜厚度的均匀性较差，会在此处出现mura(显示亮度不均匀)现象。
发明内容
有鉴于此，本发明提供一种阵列基板及其制造方法，能够提高有效显示区域边缘的PI膜厚度的均匀性，避免此处出现mura现象。
本发明一实施例的阵列基板的制造方法，包括：提供一基板；在基板的对应于阵列基板的非显示区域形成薄膜晶体管，薄膜晶体管包括源极图案和漏极图案；在漏极图案的上方形成暴露漏极图案的接触孔；在薄膜晶体管的上方形成电极图案，电极图案形成于接触孔中，并通过接触孔与漏极图案电连接；在电极图案上形成PS。
其中，在基板的对应于阵列基板的非显示区域形成薄膜晶体管的步骤，包括：在基板上依次形成栅极图案、栅极绝缘层；在栅极绝缘层上形成半导体图案；在半导体图案上形成介质隔离层；在介质隔离层上形成源极图案和漏极图案；形成覆盖源极图案和漏极图案的钝化层。
其中，在基板的对应于阵列基板的非显示区域形成薄膜晶体管的步骤，包括：在基板上形成半导体图案；在半导体图案上依次形成栅极绝缘层、栅极图案；形成覆盖栅极图案的介质隔离层；在介质隔离层上形成源极图案和漏极图案；形成覆盖源极图案和漏极图案的钝化层。
其中，接触孔贯穿钝化层并暴露漏极图案的上表面。
其中，在形成栅极图案的同时，所述制造方法还包括：形成与栅极图案同层间隔设置的走线图案；在形成暴露漏极图案的接触孔的同时，所述制造方法还包括：在走线图案的上方形成暴露走线图案的接触孔，使得电极图案通过接触孔与走线图案电连接。
本发明一实施例的阵列基板，包括：基板；薄膜晶体管，形成于基板的对应于阵列基板的非显示区域，薄膜晶体管包括源极图案和漏极图案；接触孔，形成于漏极图案的上方且暴露漏极图案；电极图案，形成于薄膜晶体管的上方，且形成于接触孔中，并通过接触孔与漏极图案电连接；PS，形成于电极图案上。
其中，薄膜晶体管包括：依次形成于基板上的栅极图案、栅极绝缘层；形成于栅极绝缘层上的半导体图案；形成于半导体图案上的介质隔离层；形成于介质隔离层上的源极图案和漏极图案；覆盖源极图案和漏极图案的钝化层。
其中，薄膜晶体管包括：形成于基板上的半导体图案；依次形成于半导体图案上的栅极绝缘层、栅极图案；覆盖栅极图案的介质隔离层；形成于介质隔离层上的源极图案和漏极图案；覆盖源极图案和漏极图案的钝化层。
其中，接触孔贯穿钝化层并暴露漏极图案的上表面。
其中，阵列基板还包括与栅极图案同层间隔设置的走线图案，走线图案的上方也形成有暴露走线图案的接触孔，使得电极图案通过接触孔与走线图案电连接。
有益效果：本发明实施例将PS直接设置于非显示区域的接触孔上，代替围设于有效显示区域边缘的色阻层，起到支撑阵列基板和彩膜基板的作用，在PI膜制程中避免PI溶液由于受阻挡而在有效显示区域边缘成膜较厚，从而提高PI膜厚度的均匀性，避免出现mura现象。
附图说明
图1是现有技术的阵列基板的结构俯视图；
图2是图1所示阵列基板的非显示区域沿C-C线的结构剖视图；
图3是本发明第一实施例的阵列基板的制造方法的流程示意图；
图4是基于图3所示方法制造阵列基板的场景示意图；
图5是本发明第二实施例的阵列基板的制造方法的流程示意图；
图6是本发明第三实施例的阵列基板的制造方法的流程示意图；
图7是本发明一实施例的阵列基板的非显示区域的结构剖视图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明所提供的各个示例性的实施例的技术方案进行清楚、完整地描述。在不冲突的情况下，下述各个实施例以及实施例中的特征可以相互组合。并且，本发明全文所采用的方向性术语，例如“上”、“下”等措辞，均是为了更好的描述各个实施例，并非用于限制本发明的保护范围。
请参阅图3和图4，为本发明一实施例的阵列基板的制造方法。所述阵列基板的制造方法可以包括步骤S31～S39。
S31：提供一基板。
如图4所示，所述基板41包括但不限于玻璃基材、透明塑料基材和可挠式基材。当然，该基板41也可以设置有钝化保护层，即基板包括衬底基材和形成于衬底基材上的缓冲层。衬底基材可以为玻璃基材、透明塑料基材或可挠式基材。缓冲层作为钝化保护层，其材料包括但不限于硅氮化合物，例如Si3N4(四氮化三硅)。
S32：在基板上依次形成栅极图案、栅极绝缘层。
本发明实施例可以采用曝光、显影、刻蚀的图案化处理方法形成具有预定图案的栅极图案42。进一步地，在形成栅极图案42的同时，本发明实施例还可以在基板41上形成与栅极图案42同层间隔设置的走线图案421，该走线图案421可以与阵列基板的源极图案电连接以接收液晶显示面板进行画面显示所需的灰阶电压。
本发明实施例优选采用涂覆、蒸镀或溅射方式在栅极图案42上形成栅极绝缘层(Gate Insulation Layer，GI)43。进一步优选地，所述栅极绝缘层43可以包括依次形成于栅极图案42上的硅氧化合物层和硅氮化合物，例如SiO2(二氧化硅)和Si3N4，从而能够进一步提高栅极绝缘层43的耐磨损能力和绝缘性能。
S33：在栅极绝缘层上形成半导体图案。
半导体图案44包括但不限于多晶硅(poly-Si，P-Si)半导体图案。
S34：在半导体图案上形成介质隔离层。
介质隔离层(Interlayer dielectric isolation,ILD,又称层间介质隔离)45覆盖包括半导体图案44的栅极绝缘层43上。
S35：在介质隔离层上形成源极图案和漏极图案。
源极图案461和漏极图案462的材质与栅极图案42的材质可以相同也可以不相同，例如为钼(Molybdenum，化学式为Mo)。
S36：形成覆盖源极图案和漏极图案的钝化层。
在形成钝化层472之前，本实施例还需要形成覆盖源极图案461和漏极图案462的平坦钝化层471，而后在基板41的对应于阵列基板的有效显示区域形成色阻层(又称彩色滤光片层)。其中，在有效显示区域，钝化层472覆盖于色阻层上，而在非显示区域，钝化层472直接覆盖于平坦钝化层471上。也就是说，本实施例适用于制造基于(Color Filter onArray,彩色滤光片整合于阵列基板)技术的液晶显示面板。
S37：在漏极图案的上方形成暴露漏极图案的接触孔。
请继续参阅图4，本实施例可以通过刻蚀方式贯穿钝化层472和平坦钝化层471，形成暴露漏极图案462的上表面的接触孔473；而贯穿钝化层472、平坦钝化层471、介质隔离层45和栅极绝缘层43，形成暴露走线图案421的上表面的接触孔473。
S38：在漏极图案的上方形成电极图案，电极图案形成于接触孔中，并通过接触孔与漏极图案电连接。
其中，栅极图案42、源极图案461、漏极图案462及三者所在区域的各层结构组成了阵列基板的薄膜晶体管，形成于钝化层472上的电极图案48可视为形成于薄膜晶体管的上方。当然，电极图案48还形成于走线图案421的上方，使得电极图案48通过接触孔473与走线图案421电连接，走线图案421从电极图案48接收灰阶电压。
S39：在电极图案上形成PS(Photo Spacer,间隙控制物)。
PS 49直接设置于非显示区域的接触孔473上，因此所制得的阵列基板可视为基于POA(Photo Spacer on Array,间隙控制物整合于阵列基板)技术。PS 49代替现有技术中围设于有效显示区域边缘的色阻层，起到支撑阵列基板和彩膜基板的作用，并且由于PS 49是独立分开设置的，从而能够在PI膜制程中避免PI溶液由于受阻挡而在有效显示区域边缘成膜较厚，提高PI膜厚度的均匀性，避免在有效显示区域边缘处出现mura现象。另外，PS 49覆盖于电极图案48上，能够保护电极图案48免受后续制程对其损伤及污染，相比较于现有技术，能够降低电极图案48的接触阻抗。
请继续参阅图4，鉴于栅极图案42形成于半导体图案44的上方，因此该实施例的薄膜晶体管可视为底栅型结构。基于前述发明目的，本发明实施例还可以适用于顶栅型结构的薄膜晶体管。如图5所示，所述薄膜晶体管的制造方法可以包括以下步骤S51～S59。
S51：提供一基板。
S52：在基板上形成半导体图案。
S53：在半导体图案上依次形成栅极绝缘层、栅极图案。
S54：形成覆盖栅极图案的介质隔离层。
S55：在介质隔离层上形成源极图案和漏极图案。
S56：形成覆盖源极图案和漏极图案的钝化层。
在形成钝化层之前，本发明实施例还需要形成覆盖源极图案和漏极图案的平坦钝化层，而后在基板的对应于阵列基板的有效显示区域形成色阻层。其中，在有效显示区域，钝化层覆盖于色阻层上，而在非显示区域，钝化层直接覆盖于平坦钝化层上。
S57：在漏极图案的上方形成暴露漏极图案的接触孔。
S58：在漏极图案的上方形成电极图案，电极图案形成于接触孔中，并通过接触孔与漏极图案电连接。
S59：在电极图案上形成PS。
在图3和图4所述实施例的描述基础上但与其不同的是，本实施例将栅极图案和栅极绝缘层设置于半导体图案的上方。由于本实施例的PS也设置于电极图案和接触孔上，因此本实施例也具有前述有益效果。
由上述可知，图3所示实施例的步骤S32～S36，以及图5所示实施例的步骤S52～S56实质上是在阵列基板的非显示区域形成薄膜晶体管，因此本发明实施例的制造方法还可以描述为图6所示，其包括步骤S61～S6。
S61：提供一基板。
S62：在基板的对应于阵列基板的非显示区域形成薄膜晶体管，薄膜晶体管包括源极图案和漏极图案。
S63：在漏极图案的上方形成暴露漏极图案的接触孔。
S64：在漏极图案的上方形成电极图案，电极图案形成于接触孔中，并通过接触孔与漏极图案电连接。
S65：在电极图案上形成PS。
请参阅图7，本发明还提供一实施例的阵列基板。所述阵列基板70包括基板71、薄膜晶体管72、接触孔73、电极图案74以及PS 75。薄膜晶体管72形成于基板71的对应于阵列基板70的非显示区域，所述薄膜晶体管72包括源极图案721和漏极图案722。接触孔73形成于漏极图案722的上方且暴露漏极图案722的上表面。电极图案74形成于薄膜晶体管72的上方，且形成于接触孔73中，并通过接触孔73与漏极图案722电连接；PS 75形成于电极图案74上。
其中，薄膜晶体管72可以为底栅型结构。具体地，薄膜晶体管72包括依次形成于基板71上的栅极图案723和栅极绝缘层724、形成于栅极绝缘层724上的半导体图案76、形成于半导体图案76上的介质隔离层77，源极图案721和漏极图案722形成于介质隔离层77上，源极图案721和漏极图案722上还覆盖有钝化层78。
当然，薄膜晶体管72也可以为顶栅型结构。具体地，半导体图案76形成于基板71上，栅极绝缘层724和栅极图案723依次形成于半导体图案76上，介质隔离层77覆盖栅极图案723，源极图案721和漏极图案722形成于介质隔离层77上，钝化层78覆盖于源极图案721和漏极图案722上。
在本实施例的阵列基板70的结构中，由于PS 75也设置于电极图案74和接触孔73上，因此该阵列基板70可以采用前述实施例的制造方法得到，本实施例也具有前述有益效果。
应理解，以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (10)
1.一种阵列基板的制造方法，其特征在于，所述制造方法包括：
提供一基板；
在所述基板的对应于所述阵列基板的非显示区域形成薄膜晶体管，所述薄膜晶体管包括源极图案和漏极图案；
在所述漏极图案的上方形成暴露所述漏极图案的接触孔；
在所述薄膜晶体管的上方形成电极图案，所述电极图案形成于所述接触孔中，并通过所述接触孔与所述漏极图案电连接；
在所述电极图案上形成间隙控制物PS。
2.根据权利要求1所述的制造方法，其特征在于，在所述基板的对应于所述阵列基板的非显示区域形成薄膜晶体管的步骤，包括：
在所述基板上依次形成栅极图案、栅极绝缘层；
在所述栅极绝缘层上形成半导体图案；
在所述半导体图案上形成介质隔离层；
在所述介质隔离层上形成源极图案和漏极图案；
形成覆盖所述源极图案和漏极图案的钝化层。
3.根据权利要求1所述的制造方法，其特征在于，在所述基板的对应于所述阵列基板的非显示区域形成薄膜晶体管的步骤，包括：
在所述基板上形成半导体图案；
在所述半导体图案上依次形成栅极绝缘层、栅极图案；
形成覆盖所述栅极图案的介质隔离层；
在所述介质隔离层上形成源极图案和漏极图案；
形成覆盖所述源极图案和漏极图案的钝化层。
4.根据权利要求2或3所述的制造方法，其特征在于，所述接触孔贯穿所述钝化层并暴露所述漏极图案的上表面。
5.根据权利要求4所述的制造方法，其特征在于，
在形成所述栅极图案的同时，所述制造方法还包括：
形成与所述栅极图案同层间隔设置的走线图案；
在形成暴露所述漏极图案的接触孔的同时，所述制造方法还包括：
在所述走线图案的上方形成暴露所述走线图案的接触孔，使得所述电极图案通过所述接触孔与所述走线图案电连接。
6.一种阵列基板，其特征在于，所述阵列基板包括：
基板；
薄膜晶体管，形成于所述基板的对应于所述阵列基板的非显示区域，所述薄膜晶体管包括源极图案和漏极图案；
接触孔，形成于所述漏极图案的上方且暴露所述漏极图案；
电极图案，形成于所述薄膜晶体管的上方，且形成于所述接触孔中，并通过所述接触孔与所述漏极图案电连接；
间隙控制物PS，形成于所述电极图案上。
7.根据权利要求6所述的阵列基板，其特征在于，所述薄膜晶体管包括：
依次形成于所述基板上的栅极图案、栅极绝缘层；
形成于所述栅极绝缘层上的半导体图案；
形成于所述半导体图案上的介质隔离层；
形成于所述介质隔离层上的源极图案和漏极图案；
覆盖所述源极图案和漏极图案的钝化层。
8.根据权利要求6所述的阵列基板，其特征在于，所述薄膜晶体管包括：
形成于所述基板上的半导体图案；
依次形成于所述半导体图案上的栅极绝缘层、栅极图案；
覆盖所述栅极图案的介质隔离层；
形成于所述介质隔离层上的源极图案和漏极图案；
覆盖所述源极图案和漏极图案的钝化层。
9.根据权利要求7或8所述的阵列基板，其特征在于，所述接触孔贯穿所述钝化层并暴露所述漏极图案的上表面。
10.根据权利要求9所述的阵列基板，其特征在于，所述阵列基板还包括与所述栅极图案同层间隔设置的走线图案，所述走线图案的上方也形成有暴露所述走线图案的接触孔，使得所述电极图案通过所述接触孔与所述走线图案电连接。
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