CN106537898A - 成像装置 - Google Patents
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Abstract
本发明提供不使用滤色片并不需要进行使用外部的处理电路的运算处理的成像装置。第一电路包括第一光电转换元件、第一晶体管及第二晶体管，第二电路包括第二光电转换元件、第三晶体管及第四晶体管，第三电路包括第五晶体管、第六晶体管、第七晶体管及第二电容元件，分光元件设置在第一光电转换元件或第二光电转换元件上，并且，第一电路及第二电路通过第一电容元件与第三电路连接。
Description
技术领域
本发明的一个方式涉及成像装置。
注意，本发明的一个方式不局限于上述技术领域。本说明书等所公开的发明的一个方式的技术领域涉及一种物体、方法或者制造方法。此外，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition ofmatter)。由此，具体而言，作为本说明书所公开的本发明的一个方式的技术领域的例子可以举出半导体装置、显示装置、液晶显示装置、发光装置、照明装置、蓄电装置、存储装置、成像装置、这些装置的驱动方法或者这些装置的制造方法。
在本说明书等中，半导体装置是指通过利用半导体特性而能够工作的所有装置。晶体管、半导体电路为半导体装置的一个方式。另外,存储装置、显示装置、成像装置、电子设备有时包含半导体装置。
背景技术
作为其中具有光电传感器的像素配置为矩阵状的半导体装置，已知CMOS(Complementary Metal Oxide Semiconductor：互补金属氧化物半导体)图像传感器。作为成像元件CMOS图像传感器被设置在如数码相机或手机等众多便携式设备中。近年来，成像的清晰度增加、便携式设备被小型化、且功耗被减少，因此CMOS图像传感器中的像素被制造得更小。
在CMOS图像传感器中，在光电传感器上形成滤色片，使用该滤色片对入射光进行分光，然后使用光电传感器检测出各颜色的光，由此取得彩色的成像数据。然而，因为滤色片透射特定波长范围的光并吸收其他波长的光，所以入射光的利用效率低。因此，专利文献1公开了使用对入射光进行分光的构成要素代替滤色片的技术。
[专利文献1]国际公开第2009/153937号小册子
在专利文献1的结构中，为了取得RGB各颜色的成像数据而需要对直接取得的数据进行使用外部的处理电路的运算处理。由此，为了实现成像装置的低功耗化或高速化而优选采用能够省略上述运算处理等的结构。
发明内容
因此，本发明的一个方式的目的之一是提供一种为了取得各颜色的成像数据而不需要进行使用外部的处理电路的运算处理的成像装置。本发明的一个方式的其他目的之一是提供一种能够拍摄彩色图像而不使用滤色片的成像装置。本发明的一个方式的其他目的之一是提供一种耗电量低的成像装置。本发明的一个方式的其他目的之一是提供一种适于高速工作的成像装置。本发明的一个方式的其他目的之一是提供一种高灵敏度的成像装置。本发明的一个方式的其他目的之一是提供一种动态范围较广的成像装置。本发明的一个方式的其他目的之一是提供一种高分辨率的成像装置。本发明的一个方式的其他目的之一是提供一种低成本的成像装置。本发明的一个方式的其他目的之一是提供一种高可靠性的成像装置。本发明的一个方式的其他目的之一是提供一种新颖的成像装置等。本发明的一个方式的其他目的之一是提供一种新颖的半导体装置等。
注意，这些目的的记载不妨碍其他目的的存在。此外，本发明的一个方式并不需要实现所有上述目的。除上述目的外的目的从说明书、附图、权利要求书等的记载中是显而易见的，并且可以从说明书、附图、权利要求书等的所述记载中抽出。
本发明的一个方式涉及一种包括分光元件的成像装置。
本发明的一个方式是一种成像装置，包括：像素电路；以及分光元件，其中，像素电路包括第一电路、第二电路、第三电路及第一电容元件，第一电路包括第一光电转换元件、第一晶体管及第二晶体管，第二电路包括第二光电转换元件、第三晶体管及第四晶体管，第三电路包括第五晶体管、第六晶体管、第七晶体管及第二电容元件，分光元件设置在第一光电转换元件或第二光电转换元件上，第一光电转换元件的一个端子与第一晶体管的源极和漏极中的一个电连接，第二晶体管的源极和漏极中的一个与第一晶体管的源极和漏极中的一个电连接，第一晶体管的源极和漏极中的另一个与第一电容元件的一个端子电连接，第二光电转换元件的一个端子与第三晶体管的源极和漏极中的一个电连接，第四晶体管的源极和漏极中的一个与第三晶体管的源极和漏极中的一个电连接，第四晶体管的源极和漏极中的另一个与第一电容元件的一个端子电连接，第五晶体管的源极和漏极中的一个与第一电容元件的另一个端子电连接，第二电容元件的一个端子与第一电容元件的另一个端子电连接，第六晶体管的栅极与第一电容元件的另一个端子电连接，并且，第六晶体管的源极和漏极中的一个与第七晶体管的源极和漏极中的一个电连接。
第一光电转换元件及第二光电转换元件优选具有相同的结构。
第一电容元件的电容值优选大于第二电容元件的电容值。
第一光电转换元件的一个端子、第一晶体管的源极和漏极中的一个以及第一电容元件的一个端子之间的电容值优选等于第二光电转换元件的一个端子、第三晶体管的源极和漏极中的一个以及第一电容元件的一个端子之间的电容值。
分光元件可以设置在第一光电转换元件上，从入射到像素电路的光(W)去除了与红色(R)、绿色(G)、蓝色(B)对应的波长的光成分中的任何一个的W-R、W-G或W-B的光可以入射到第一光电转换元件，合成了入射到像素电路的光(W)及去除的光的W+R、W+G或W+B可以入射到第二光电转换元件。
在上述结构中，相邻的像素中的上述去除的光的一部分也可以入射到第二光电转换元件。
另外，分光元件也可以设置在第二光电转换元件上，从入射到像素电路的光(W)去除了与红色(R)、绿色(G)、蓝色(B)对应的波长的光成分的1/2中的任何两个的W-(R/2)-(B/2)、W-(R/2)-(G/2)或W-(B/2)-(G/2)的光也可以入射到第二光电转换元件，合成了入射到像素电路的光(W)及去除的光的W+(R/2)+(B/2)、W+(R/2)+(G/2)或W+(B/2)+(G/2)也可以入射到第一光电转换元件。
第一至第七晶体管的一部分或全部优选在活性层中包含氧化物半导体，该氧化物半导体优选包含In、Zn及M(M为Al、Ti、Ga、Sn、Y、Zr、La、Ce、Nd或Hf)。
根据本发明的一个方式可以提供一种能够得到高质量的成像数据的成像装置。另外，本发明的一个方式可以提供一种能够补偿像素电路所包括的放大晶体管的电特性的成像装置。另外，本发明的一个方式可以提供一种耗电量低的成像装置。另外，本发明的一个方式可以提供一种适于高速工作的成像装置。另外，本发明的一个方式可以提供一种高灵敏度的成像装置。另外，本发明的一个方式可以提供一种动态范围较广的成像装置。另外，本发明的一个方式可以提供一种高分辨率的成像装置。另外，本发明的一个方式可以提供一种低成本的成像装置。另外，本发明的一个方式可以提供一种高可靠性的成像装置。另外，本发明的一个方式可以提供一种新颖的成像装置等。另外，本发明的一个方式可以提供一种新颖的半导体装置等。
注意，这些效果的记载不妨碍其他效果的存在。注意，本发明的一个方式并不需要具有所有上述效果。另外，可以从说明书、附图、权利要求书等的记载显而易见地看出并抽出这些效果外的效果。
附图说明
图1是成像装置所包括的像素的电路图；
图2是说明成像装置所包括的分光元件及光电转换元件的位置关系的示意图；
图3是说明成像装置所包括的分光元件及光电转换元件的位置关系的示意图；
图4是说明像素的方式的俯视图；
图5是说明像素的截面的图；
图6是说明像素电路的工作的时序图；
图7是像素电路及说明像素电路的工作的时序图；
图8是成像装置所包括的像素的电路图；
图9是说明像素的排列的图；
图10是包括电路部的成像装置的截面图；
图11是说明弯曲的成像装置的图；
图12是说明全局快门方式的工作的时序图；
图13是说明卷帘快门方式的工作的时序图；
图14是说明晶体管的俯视图及截面图；
图15是说明晶体管的俯视图及截面图；
图16是说明晶体管的俯视图及截面图；
图17是说明晶体管的俯视图及截面图；
图18是说明晶体管的俯视图及截面图；
图19是说明晶体管的俯视图及截面图；
图20是说明晶体管的沟道宽度方向上的截面的图；
图21是说明晶体管的沟道长度方向上的截面的图；
图22是说明半导体层的俯视图及截面图；
图23是说明半导体层的俯视图及截面图；
图24是说明晶体管的俯视图及截面图；
图25是说明晶体管的俯视图及截面图；
图26是说明晶体管的俯视图及截面图；
图27是说明晶体管的俯视图及截面图；
图28是说明晶体管的俯视图及截面图；
图29是说明晶体管的俯视图及截面图；
图30是说明晶体管的沟道宽度方向上的截面的图；
图31是说明晶体管的沟道长度方向上的截面的图；
图32是说明晶体管的俯视图；
图33是说明晶体管的制造方法的图；
图34是说明晶体管的制造方法的图；
图35是说明晶体管的制造方法的图；
图36是说明晶体管的制造方法的图；
图37是说明晶体管的制造方法的图；
图38是说明晶体管的制造方法的图；
图39是说明电子设备的图；
图40是成像装置所包括的像素的电路图；
图41是成像装置所包括的像素的电路图；
图42是说明像素的方式的俯视图。
具体实施方式
参照附图对实施方式进行详细说明。注意，本发明不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解一个事实就是，本发明的方式及详细内容在不脱离本发明的宗旨及其范围的情况下可以被变换为各种各样的形式。因此，本发明不应该被解释为仅限定于以下所示的实施方式的记载内容中。注意，在以下说明的发明的结构中，在不同的附图中共同使用相同的附图标记来表示相同的部分或具有相同功能的部分，而省略其重复说明。注意，有时在不同的附图中适当地省略或改变相同构成要素的阴影。
例如，在本说明书等中，当明确地记载有“X与Y连接”时，意味着如下情况：X与Y电连接；X与Y在功能上连接；X与Y直接连接。因此，不局限于规定的连接关系(例如，附图或文中所示的连接关系等)，附图或文中所示的连接关系以外的连接关系也包含于附图或文中。
在此，X和Y为对象物(例如，装置、元件、电路、布线、电极、端子、导电膜、层等)。
作为X与Y直接连接的情况的一个例子，可以举出在X与Y之间没有连接能够电连接X与Y的元件(例如开关、晶体管、电容元件、电感器、电阻元件、二极管、显示元件、发光元件和负载等)，并且X与Y没有通过能够电连接X与Y的元件(例如开关、晶体管、电容元件、电感器、电阻元件、二极管、显示元件、发光元件和负载等)连接的情况。
作为X和Y电连接的情况的一个例子，可以在X和Y之间连接一个以上的能够电连接X和Y的元件(例如开关、晶体管、电容元件、电感器、电阻元件、二极管、显示元件、发光元件、负载等)。此外，开关具有控制导通或关闭的功能。换言之，开关具有其成为导通状态(开启状态)或非导通状态(关闭状态)而控制是否使电流流过的功能。或者，开关具有选择并切换电流路径的功能。另外，X和Y电连接的情况包括X与Y直接连接的情况。
作为X和Y在功能上连接的情况的一个例子，可以在X和Y之间连接一个以上的能够在功能上连接X和Y的电路(例如，逻辑电路(反相器、NAND电路、NOR电路等)、信号转换电路(DA转换电路、AD转换电路、γ(伽马)校正电路等)、电位电平转换电路(电源电路(升压电路、降压电路等)、改变信号的电位电平的电平转移器电路等)、电压源、电流源、切换电路、放大电路(能够增大信号振幅或电流量等的电路、运算放大器、差动放大电路、源极跟随电路、缓冲器电路等)、信号产生电路、存储电路、控制电路等)。注意，例如，即使在X与Y之间夹有其他电路，当从A输出的信号传送到B时，也可以说X与Y在功能上是连接着的。另外，X与Y在功能上连接的情况包括X与Y直接连接的情况及X与Y电连接的情况。
此外，当明确地记载有“X与Y电连接”时，在本说明书等中意味着如下情况：X与Y电连接(即，以中间夹有其他元件或其他电路的方式连接X与Y)；X与Y在功能上连接(即，以中间夹有其他电路的方式在功能上连接X与Y)；X与Y直接连接(即，以中间不夹有其他元件或其他电路的方式连接X与Y)。即，在本说明书等中，当明确地记载有“电连接”时与只明确地记载有“连接”时的情况相同。
注意，例如，在晶体管的源极(或第一端子等)通过Z1(或没有通过Z1)与X电连接，晶体管的漏极(或第二端子等)通过Z2(或没有通过Z2)与Y电连接的情况下以及在晶体管的源极(或第一端子等)与Z1的一部分直接连接，Z1的另一部分与X直接连接，晶体管的漏极(或第二端子等)与Z2的一部分直接连接，Z2的另一部分与Y直接连接的情况下，可以表现为如下。
例如，可以表现为“X、Y、晶体管的源极(或第一端子等)及晶体管的漏极(或第二端子等)互相电连接，并按X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)及Y的顺序电连接”。或者，可以表现为“晶体管的源极(或第一端子等)与X电连接，晶体管的漏极(或第二端子等)与Y电连接，X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)与Y依次电连接”。或者，可以表现为“X通过晶体管的源极(或第一端子等)及漏极(或第二端子等)与Y电连接，X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)、Y依次设置为相互连接”。通过使用与这种例子相同的表现方法规定电路结构中的连接顺序，可以区别晶体管的源极(或第一端子等)与漏极(或第二端子等)而决定技术范围。
另外，作为其他表现方法，例如可以表现为“晶体管的源极(或第一端子等)至少通过第一连接路径与X电连接，所述第一连接路径不具有第二连接路径，所述第二连接路径是通过晶体管的源极(或第一端子等)与晶体管的漏极(或第二端子等)之间的路径，所述第一连接路径是通过Z1的路径，晶体管的漏极(或第二端子等)至少通过第三连接路径与Y电连接，所述第三连接路径不具有所述第二连接路径，所述第三连接路径是通过Z2的路径”。或者，也可以表示为“晶体管的源极(或第一端子等)至少在第一连接路径上通过Z1与X电连接，所述第一连接路径不具有第二连接路径，所述第二连接路径具有通过晶体管的连接路径，晶体管的漏极(或第二端子等)至少在第三连接路径上通过Z2与Y电连接，所述第三连接路径不具有所述第二连接路径”。或者，也可以表现为“晶体管的源极(或第一端子等)至少经过第一电路径，通过Z1与X电连接，所述第一电路径不具有第二电路径，所述第二电路径是从晶体管的源极(或第一端子等)到晶体管的漏极(或第二端子等)的电路径，晶体管的漏极(或第二端子等)至少经过第三电路径，通过Z2与Y电连接，所述第三电路径不具有第四电路径，所述第四电路径是从晶体管的漏极(或第二端子等)到晶体管的源极(或第一端子等)的电路径”。通过使用与这些例子同样的表现方法规定电路结构中的连接路径，可以区别晶体管的源极(或第一端子等)和漏极(或第二端子等)来确定技术范围。
注意，这种表现方法是一个例子，不局限于上述表现方法。在此，X、Y、Z1及Z2为对象物(例如，装置、元件、电路、布线、电极、端子、导电膜及层等)。
另外，即使在电路图上独立的构成要素彼此电连接，也有时一个构成要素兼有多个构成要素的功能。例如，在布线的一部分用作电极时，一个导电膜兼有布线和电极的两个构成要素的功能。因此，本说明书中的“电连接”的范畴内还包括这种一个导电膜兼有多个构成要素的功能的情况。
另外，根据情况或状态，可以互相调换“膜”和“层”。例如，有时可以将“导电层”变换为“导电膜”。此外，有时可以将“绝缘膜”变换为“绝缘层”。
实施方式1
在本实施方式中，参照附图对本发明的一个方式的成像装置进行说明。
本发明的一个方式的成像装置可以使用分光元件代替滤色片。由此，可以抑制滤色片的光导致的吸收的损失并增加入射到光电转换元件的光量。也就是说，可以提高成像装置的灵敏度。
另外，为了从被分光的光取出红色(R)、绿色(G)、蓝色(B)的成像数据，利用检测出从两个光电转换元件得到的信号的差分的方法。也就是说，不需要利用外部电路的运算，而可以实现成像装置的低功耗化及高速化。
图1是能够用于本发明的一个方式的成像装置的像素电路的电路图。该像素电路大致被分为光电转换部和信号生成部。为了简化起见，说明光电转换部包括电路31和电路32的结构。另外，说明信号生成部包括电路33的结构。此外，说明光电转换部与信号生成部通过电容元件C-1连接的结构。
光电转换部中的电路31包括光电二极管61、晶体管51及晶体管52。另外，电路32包括光电二极管62、晶体管53及晶体管54。
作为光电二极管61、62可以采用硅衬底中形成有pn结或pin结的二极管元件。或者，也可以采用使用非晶硅膜或微晶硅膜等的pin结二极管元件等。注意，例示出电路31及电路32包括光电二极管的结构，但是电路31及电路32也可以包括其他光电转换元件。例如，也可以使用二极管连接的晶体管。此外，也可以使用硅、锗、硒等形成利用光电效果的可变电阻等。
另外，也可以采用利用了所谓雪崩倍增(avalanche multiplication)现象的包含硒的光电转换元件。在该光电转换元件中，可以得到相对于入射光量的电子放大量大的高灵敏度传感器。
作为硒类材料，可以使用非晶硒或结晶硒。例如，通过在形成非晶硒之后进行加热处理，可以得到结晶硒。另外，通过使结晶硒的结晶粒径小于像素间距，可以减少各像素的特性偏差。
信号生成部所包括的电路33包括晶体管55、晶体管56、晶体管57及电容元件C-2。
在电路31中，光电二极管61的一个端子与晶体管51的源极和漏极中的一个及晶体管52的源极和漏极中的一个电连接。晶体管52的源极和漏极中的另一个与电容元件C-1的一个端子电连接。
在电路32中，光电二极管62的一个端子与晶体管53的源极和漏极中的一个及晶体管54的源极和漏极中的一个电连接。晶体管54的源极和漏极中的另一个与电容元件C-1的一个端子电连接。
在此，将连接晶体管52的源极和漏极中的另一个、晶体管54的源极和漏极中的另一个及电容元件C-1的一个端子的每一个的节点称为第一电荷积蓄部(FD1)。
在电路33中，晶体管55的源极和漏极中的一个、晶体管56的栅极及电容元件C-2的一个端子与电容元件C-1的另一个端子电连接。另外，晶体管56的源极和漏极中的一个与晶体管57的源极和漏极中的一个电连接。
在此，将连接晶体管55的源极和漏极中的另一个、晶体管56的栅极、电容元件C-2的一个端子及电容元件C-1的另一个端子的每一个的节点称为第二电荷积蓄部(FD2)。
电容元件C-1的电容值优选大于电容元件C-2的电容值。此外，光电二极管61的一个端子、晶体管51的源极和漏极中的一个以及电容元件C-1的一个端子之间的电容值优选等于光电二极管62的一个端子、晶体管53的源极和漏极中的一个以及电容元件C-1的一个端子之间的电容值。
光电二极管61、62的另一个端子与布线VPD电连接。晶体管51、53的源极和漏极中的另一个与布线VPR电连接。晶体管55的源极和漏极中的另一个与布线VFR电连接。电容元件C-2的另一个端子与布线VC电连接。晶体管56的源极和漏极中的另一个与布线VO电连接。布线VPD和布线VC可以被用作公共布线。在图1的结构中，布线VPR、布线VFR及布线VO可以被用作公共布线。
晶体管51、53的栅极与布线PR电连接。晶体管52的栅极与布线TX1电连接，晶体管54的栅极与布线TX2电连接。晶体管55的栅极与布线FR电连接。晶体管57的栅极与布线SEL电连接，源极和漏极中的另一个与布线OUT(输出)电连接。
注意，也可以对布线VO供应GND、VSS、VDD等的电位。在此，电位或电压是相对的。因此，GND不局限于0V。
光电二极管61(PD1)、光电二极管62(PD2)是受光元件并可以具有生成与入射到像素电路的光对应的电流的功能。晶体管52、54可以具有控制电荷从光电二极管61、62积蓄在电荷积蓄部(FD1)中的功能。晶体管51、53可以具有将电荷积蓄部(FD1)的电位复位的功能。晶体管55可以具有将电荷积蓄部(FD2)的电位复位的功能。晶体管56可以具有将与电荷积蓄部(FD2)的电位对应的信号输出的功能。晶体管57在读出时控制像素电路的选择的功能。
布线VPR、布线VPD、布线VC、布线VFR及布线VO可以具有电源线的功能。布线PR、布线TX1、布线TX2、布线FR、布线SEL及布线OUT可以具有信号线的功能。
图2A至图2C是说明本发明的一个方式的成像装置所包括的分光元件与光电转换元件之间的位置关系的示意图。
图2A示出用来检测出红色(R)的成像数据的两个像素(Pixel-R1及Pixel-R2)相邻的状态。在此，PD1相当于图1所示的光电二极管61，PD2相当于光电二极管62。
分光元件65R设置在PD1上。成为成像的对象的光(W：相当于包括RGB的光成分的白色光)入射到分光元件65R。入射到分光元件65R的W被分光为以R的波长成分为中心的光(R)和以从W去除以R的波长成分为中心的光的光(W-R)。
W-R以在分光元件65R内大致行进的方式从分光元件65R射出到PD1。另外，R以与W-R不同的角度从分光元件65R射出到PD2。
注意，图2A示出R/2从分光元件65R端在两个方向上射出的情况。在此情况下，通过合成从作为相邻的像素的Pixel-R2的分光元件65R射出的R/2，R照射到Pixel-R1的PD2。另外，合成该R和不经过分光元件65R的W的W+R入射到PD2。
另外，虽然图2A示出R/2从分光元件65R在两个方向上射出的结构，但是也可以具有如图3A所示的R在一个方向上射出的结构。
图2B示出用来检测出蓝色(B)的数据的两个像素(Pixel-B1及Pixel-B2)相邻的状态。在此，PD1相当于图1所示的光电二极管61，PD2相当于光电二极管62。
分光元件65B设置在PD1上。成为成像的对象的入射光(W)入射到分光元件65B。入射到分光元件65B的W被分光为以B的波长成分为中心的光(B)和以从W去除以B的波长成分为中心的光的光(W-B)。
在图2B中，W-B入射到PD1的说明及W+B入射到PD2的说明是与用来检测出上述R的成像数据的像素的说明同样的。此外，也可以采用图3B的结构代替图2B的结构。
图2C示出用来检测出绿色(G)的成像数据的两个像素(Pixel-G1及Pixel-G2)相邻的状态。在此，PD1相当于图1所示的光电二极管61，PD2相当于光电二极管62。
分光元件65G设置在PD1上。成为成像的对象的光(W：相当于合成RGB的白色光)入射到分光元件65G。入射到分光元件65G的W被分光为以R的波长成分为中心的光的一部分(R/2)、以B的波长成分为中心的光的一部分(B/2)和以从W去除以R/2及B/2的光(W-(R/2)-(B/2))。
W-(R/2)-(B/2)以在分光元件65R内大致行进的方式从分光元件65R射出到PD2。另外，R/2及B/2以与W-(R/2)-(B/2)不同的角度从分光元件65G射出。例如，如图2C所示，从Pixel-G1的分光元件65G射出的R/2被入射到Pixel-G1的PD1，B/2被入射到相邻的Pixel-G2的PD1。或者，如图3C所示，也可以具有R/2及B/2在相同的方向上从分光元件65G射出的结构。
注意，虽然作为用来获得R或B的成像数据的方式说明图2A和图2B及图3A和图3B，但是通过改变分光元件，也可以实现用来获得G的成像数据的方式。此外，虽然作为用来获得G的成像数据的方式说明图2C和图3C，但是通过改变分光元件，也可以实现用来获得R或B的成像数据的方式。
图4A和图4B是像素的顶面的方式的一个例子。虽然图4A示出图2A或图3A所示的用来获得R的成像数据的像素，但是图2B或图3B所示的用来获得B的成像数据的像素也可以具有相同的结构。
因为在本发明的一个方式中利用从PD1及PD2输出的信号的差分，所以两者的电特性优选相同。也就是说，PD1及PD2优选具有相同的结构。注意，只要两者的电特性相同，则其结构也可以不同。
分光元件65R配置在PD1的中央附近的上方，从分光元件65R分光的以R的波长成分为中心的光在设置有PD2的方向上射出。像素是微型像素，在照射到像素整体的外部光中，大致相同量的光被入射到PD1的上方及PD2的上方。入射到PD1的上方的光被分光元件65R引入而分光为W-R及R。因此，在图2A的结构中，W-R被入射到PD1，R/2被入射到PD2和与此相邻的像素的PD2的每一个。在图3A的结构中，R被入射到相同像素的PD2。
图4B是图2C或图3C所示的用来获得G的成像数据的像素。分光元件65R配置在PD2的中央附近的上方，从分光元件65G分光的以R及B的波长成分为中心的光在设置有PD1的方向上射出。与用来获得R的成像数据的像素同样，大致相同量的光被入射到PD1的上方及PD2的上方。入射到PD2的上方的光被图4B所示的区域66引入，入射到该区域的光的一半分被入射到分光元件65G。也就是说，从分光元件65G射出的以R及B的波长成分为中心的光为R/2及B/2。因此，在图2C的结构中，W-(R/2)-(B/2)被入射到PD2，R/2及B/2分别被入射到PD1和与此相邻的像素的PD1。在图3C的结构中，R/2及B/2被入射到相同像素的PD1。
注意，虽然图4A和图4B示出像素、光电二极管及分光元件的顶面形状为矩形的方式，但是不局限于此。上述构成要素的顶面形状也可以为圆形、六角形等的多角形等。例如，如图4C所示的图4A的变形例子那样，像素也可以为两个六角形相邻的多角形，光电二极管也可以为大致六角形，分光元件也可以为大致圆形。此外，上述矩形、六角形等的多角形的构成要素所包括的角部也可以具有曲率。
图5A是用来获得R的成像数据的像素的截面的一个例子。PD1及PD2隔着元件分离层1500分离，在元件分离层1500上设置有防止混色的遮光层1510。在光电二极管(PD1、PD2)上设置有对可见光具有高透光性的绝缘层1520，在绝缘层1520上以与光电二极管成对的方式设置有微透镜1540。
并且，在经过微透镜1540的光的光路上设置有分光元件65R。对分光元件65R的种类没有限制，例如可以使用棱镜或衍射光栅等光学元件。另外，也可以作为分光元件使用对可见光具有透光性的高折射率的板状体等。例如，可以使用氮化硅膜等形成该高折射率的板状体。此外，也可以组合分光元件和其他构成要素。例如，也可以组合棱镜、衍射光栅、高折射率的板状体等分光元件和镜子、导光板等构成要素。
作为一个例子，图5B示出组合分光元件65R和镜子67的方式。通过使用镜子67，可以提高从分光元件65R射出的光的光路的自由度。此外，镜子可以使用金属等反射率高的材料形成，也可以具有组合折射率不同的材料而引起全反射的结构。另外，图42是图5B中的像素的俯视图的一个例子。
另外，如图5C所示，在光电二极管上也可以设置微透镜1541。
注意，虽然在图5A、图5B及图5C中说明用来获得R的成像数据的像素，但是用来获得B的成像数据的像素及用来获得G的成像数据的像素也可以具有相同的结构。另外，对上述像素的结构没有限制，也可以具有上述之外的绝缘层、上述之外的遮光层、钝化层膜、粘合层、抗反射膜、光吸收层等。另外，也可以在微透镜1540与光电二极管(PD1、PD2)之间包括着色层。
接着，说明包括图1所示的电路的用来获得R的成像数据的像素的工作。图6A是说明该像素的工作的时序图。在此，布线VPD为低电位，布线VPR为高电位，布线VC为低电位，布线VFR为高电位，布线VO为高电位。
在时刻T1至时刻T2，将布线PR设定为“H”(“高”)，将布线FR设定为“H”，将布线TX1设定为“H”，将布线TX2设定为“H”。此时，节点FD2的电位被设定为布线VFR的电位，节点FD1的电位被设定为布线VPR的电位(复位工作)。
在时刻T2至时刻T3，将布线PR设定为“L”(“低”)，将布线FR设定为“H”，将布线TX1设定为“H”，将布线TX2设定为“L”。此时，与照射到光电二极管61(PD1)的光，即W-R的光强度(I(W-R))成正比，节点FD1的电位下降ΔV1’(参照算式1，α’为比例系数)。另外，照射到光电二极管61(PD1)的光越强，节点FD1的电位的下降越快(积蓄工作1)。
[算式1]
ΔV1′＝α′·(W-R) (1)
在时刻T3，将布线FR设定为“L”，将布线TX1设定为“L”。此时，节点FD2的电位保持为布线VPR的电位。另外，节点FD1的电位保持为从布线VPR的电位下降ΔV1’的电位。
在时刻T4至时刻T5，将布线PR设定为“H”。此时，光电二极管61(PD1)的阴极的电位及光电二极管62(PD2)的阴极的电位被设定为布线VPR的电位(复位工作2)。在时刻T3至时刻T5，因为光电二极管61(PD1)及光电二极管62(PD2)的阴极的电位下降，所以优选在时刻T5(将布线TX1及布线TX2设定为“H”)之前将阴极的电位设定为布线VPR的电位。由此，不发生刚在时刻T5之后节点FD1的电位急速下降的现象，即噪声的现象，从而能够高精度地取得成像数据。
另外，为了获得同样的效果，优选使电容元件C-1的电容值充分大于光电二极管61(PD1)的阴极的电容值及光电二极管62(PD2)的阴极的电容值。
在时刻T5至时刻T6，将布线PR设定为“H”，将布线FR设定为“L”，将布线TX1设定为“H”，将布线TX2设定为“H”。此时，节点FD1的电位被设定为布线VPR的电位。也就是说，节点FD1的电位比时刻T3至时刻T4高ΔV1’。在此，节点FD2的电位由于电容元件C-1的电容C1与电容元件C-2的电容C2及晶体管56的栅极电容Cg的合成电容的电容耦合而上升ΔV1(参照算式2，α为比例系数)。
[算式2]
在时刻T6至时刻T7，将布线PR设定为“L”，将布线FR设定为“L”，将布线TX1设定为“L”，将布线TX2设定为“H”。此时，与照射到光电二极管62(PD2)的光，即W+R的光强度(I(W+R))成正比，节点FD1的电位下降ΔV2’(参照算式3)。另外，照射到光电二极管62(PD2)的光越强，节点FD1的电位越低(积蓄工作2)。
[算式3]
ΔV2′＝α′·I(W+R) (3)
此外，节点FD2的电位下降ΔV2(参照算式4)。也就是说，节点FD2的电位是比布线VFR的电位低ΔV2-ΔV1的电位。在此，如果满足算式5，则满足ΔV2-ΔV1＝2αIR(参照算式6)，由此节点FD2的电位为依赖于入射光W的R成分的电位。
[算式4]
[算式5]
I(W+R)-I(W-R)＝I(2R)＝2I(R) (5)
[算式6]
ΔV2-ΔV1＝α·I(W+R)-α·I(W-R)＝2αI(R) (6)
在时刻T8至时刻T9，将布线SEL设定为“H”(选择工作)。此时，与节点FD2的电位对应的电位被输出到布线OUT。也就是说，入射光W的R成分的光强度越强，布线OUT的电位越高。
虽然作为用来获得R的成像数据的工作说明上述内容，但是用来获得B的成像数据的工作也可以同样地进行。
接着，说明用来获得G的成像数据的像素的工作。图6B是说明该像素的工作的时序图。在用来获得G的成像数据的像素中，W+(R/2)+(B/2)被入射到光电二极管61(PD1)，W-(R/2)-(B/2)被入射到光电二极管62(PD2)。
图6B的时序图的与图6A的时序图不同之处是：时刻T6至时刻T7的期间为时刻T2至时刻T3的3倍(A:B＝1:3)。也就是说，图6A的说明中的ΔV1及ΔV2可以替换为算式7、算式8。
[算式7]
[算式8]
因此，节点FD2的电位是比布线VFR的电位低ΔV2-ΔV1的电位。在此，如果满足算式9，则满足ΔV2-ΔV1＝2αIG(参照算式10)，由此节点FD2的电位为依赖于入射光W的G成分的电位。
[算式9]
[算式10]
注意，虽然在上述说明中通过调整期间而调整受光量，但是也可以通过调整光电二极管的受光面积而调整受光量。例如，通过以受光面积为PD1:PD2＝1:3且满足A:B＝1:1的方式进行工作，可以获得G的成像数据。
可以采用如下结构：由读出电路中的A/D转换电路将布线OUT的数据转换为数字数据，然后作为图像数据输出该数字数据。注意，虽然也可以采用由像素外的读出电路进行差分运算的结构，但是通过在像素内进行差分运算，容易延长曝光时间。
另外，优选的是，作为构成像素的晶体管的一部分或全部，使用包含关态电流(off-state current)优良的氧化物半导体的晶体管。通过使用该晶体管，可以构成电荷保持特性高的像素。在上述结构中容易保持减法数据，由此上述结构适于在像素内进行差分运算的结构。
另外，当将包含氧化物半导体的晶体管用于像素电路时，可以扩大成像的动态范围。在图1A所示的电路结构中，在入射到光电二极管61、62的光的强度较大时，节点FD1的电位较低。由于使用氧化物半导体的晶体管的关态电流极低，因此即使栅极电位极小也可以正确地输出与该栅极电位对应的电流。由此，可以扩大能够检测出的照度范围，即扩大动态范围。
由于包含氧化物半导体的晶体管具有关态电流较小的特性，可以在极长的时间内保持节点FD1及节点FD2的电荷。因此，可以适用全局快门方式，其中不使电路结构或工作方法为复杂地适用在全像素中同时进行电荷的存储工作。因此，即使在拍摄对象为运动物体的情况下也可以容易地获得畸变较小的图像。另外，通过采用全局快门方式，也可以延长曝光时间(进行电荷的储存工作的期间)，由此适于低照度环境下的成像。
另外，用来控制节点FD1、节点FD2的电位的晶体管等被要求其噪音少的晶体管。使用后面所述的包含两层或三层的氧化物半导体层的晶体管的沟道是埋入型沟道，并且该晶体管具有极高的抗噪声性能。因此，通过使用该晶体管可以得到噪音少的图像。
根据上述本发明的一个方式，能够从入射光W取得R、G、B的每个成分的成像数据。注意，虽然在上述说明中示出利用使用对R及B进行分光的分光元件根据差分检测求得G的方式，但是也可以采用利用使用对R及G进行分光的分光元件根据差分检测求得B的方式。另外，也可以采用利用使用对B及G进行分光的分光元件根据差分检测求得R的方式。
此外，如图40A所示，能够用于本发明的一个方式的成像装置的像素电路也可以具有使用一个电路31构成光电转换部的方式。在此情况下，通过将图1的电路的工作的说明中的照射到PD1的光和照射到PD2的光交替地照射到图40A所示的PD1，可以得到各颜色的成像数据。
另外，也可以采用光电转换部包括三个以上的电路的结构。例如，在图40B所示的像素电路中，光电转换部包括电路31、电路32及电路34，该电路34包括光电二极管63(PD3)、晶体管58及晶体管59。
此外，如图7A所示，在能够用于本发明的一个方式的成像装置的像素电路中，光电二极管的连接方向也可以与图1所示的电路不同。在此情况下，布线VPD为高电位，布线VPR为低电位，布线VC为低电位，布线VFR为高电位，布线VO为高电位。
关于用来获得R及B的成像数据的像素的工作，可以与图6A所示的时序图同样地输入信号，FD1及FD2的电位如图7B的时序图所示那样变化。在时刻T7，节点FD2的电位是比布线VFR的电位高ΔV2-ΔV1的电位。另外，为了获得G的成像数据，与图6B的时序图同样，图7B的时序图也可以将时刻T6至时刻T7的期间设定为时刻T2至时刻T3的三倍。或者，可以将光电二极管的受光面积设定为PD1:PD2＝1:3。
此外，如图8所示，能够用于本发明的一个方式的成像装置的像素电路也可以采用从图1所示的电路去除晶体管51及晶体管53的结构。在此情况下，布线VC为低电位，布线VFR为高电位，布线VO为高电位。另外，布线PR也可以被用作电源线。
在此情况下，通过将布线PR设定为高电位，可以进行节点FD1的复位工作。当在预定期间将布线PR设定为高电位时，PD1、PD2被施加正向偏压。在该期间，通过将TX1、TX2设定为“H”，可以将节点FD1设定为布线PR的电位。另外，当在预定期间将布线PR设定为低电位时，PD1、PD2被施加反向偏压。在该期间，通过将TX1、TX2设定为“H”，可以进行积蓄工作。另外，在这些工作中可以使用图6A和图6B所示的时序图。
另外，如图41A所示，作为图8所示的像素电路的结构，也可以使用一个电路31构成光电转换部。另外，如图41B所示，也可以使用三个以上的电路构成光电转换部。
另外，作为用来获得上述R、G、B的成像数据的像素的排列，例如可以采用图9A和图9B所示的方式。图9A和图9B示出3×3的像素的顶面方式的一个例子，对RGB的顺序没有限制。在用来获得R及B的成像数据的像素中，在分光元件的符号的下侧设置有PD1。另外，在用来获得G的成像数据的像素中，在分光元件的符号的下侧设置有PD2。
另外，也可以采用使用滤色片对R、G、B中的任何一个成分进行分光的结构。图9C是一个例子，是在用来获得R的成像数据的像素上设置滤色片(R)的方式。另外，也可以采用使用滤色片对R、G、B中的任何两个成分进行分光的结构。图9D是一个例子，是在用来获得R及G的成像数据的像素上分别设置滤色片(R)、滤色片(G)的方式。通过采用上述结构，容易制造分光元件或滤色片，从而容易实现微型化、低成本化。
注意，虽然在图9A至图9D中示出在纵方向上排列RGB的方式，但是也可以采用在横方向上排列RGB的方式。此外，如图9E所示，也可以采用包括半个间距错开的像素的结构。图9E的结构也可以应用于包括滤色片的结构。
图10A示出包括电路部的成像装置的截面图的一个例子。电路部90是在硅衬底中具有活性区域的晶体管51和将氧化物半导体用作活性层的晶体管52的组合，例如可以构成反相器电路或存储电路等。电路部92是使用硅衬底40形成的光电二极管60和将氧化物半导体用作活性层的晶体管56的组合，例如能够构成图1所示的电路31或电路32等。注意，以虚线表示的布线及接触插头表示其深度方向上的位置与其他布线及接触插头不同。
在此，电路部92相当于图1所示的光电转换部的一部分，光电二极管60相当于图1所示的光电二极管61或光电二极管62。另外，晶体管56相当于图1所示的晶体管51或晶体管53。
在图10A中，可以将光电二极管60与晶体管56重叠地形成，因此可以提高像素的集成度。换而言之，可以提高成像装置的分辨率。此外，在电路部92所占的区域中硅衬底40中没有形成晶体管，由此可以扩大光电二极管的面积。因此，即使在低照度环境下也可以得到噪音少的图像。
注意，图10A和图10B示出使用同一硅衬底40形成光电二极管60和晶体管51的结构，但是不局限于此，例如也可以使用硅衬底40形成晶体管51，并对晶体管51贴合使用其他衬底形成的光电二极管。另外，也可以不使用硅衬底40形成晶体管51，而与晶体管52、晶体管56同样地，使用将氧化物半导体用作活性层的晶体管作为晶体管51。如图10B所示，可以使用硅衬底40设置晶体管51、晶体管52、晶体管56(未图示晶体管52)。晶体管51以外的元件也可以使用硅衬底40形成。例如，可以使用硅衬底40形成电容元件、二极管、电阻元件等。
另外，当图10A所示的结构包括晶体管51及光电二极管60时，在晶体管52与晶体管56之间设置有绝缘层80。
设置在晶体管51的活性区域附近的绝缘层中的氢使硅的悬空键终结。因此，该氢具有提高晶体管51的可靠性的效果。另一方面，设置在晶体管52及晶体管56等的活性层的氧化物半导体层附近的绝缘层中的氢成为氧化物半导体中生成载流子的主要原因之一。因此，该氢有可能引起晶体管52及晶体管56等的可靠性的下降。因此，当层叠包含使用硅类半导体材料的晶体管的一个层与包含使用氧化物半导体的晶体管的另一个层时，优选在它们之间设置具有防止氢扩散的功能的绝缘层80。通过设置绝缘层80将氢封闭在一个层中，可以提高晶体管51的可靠性。同时，由于能够抑制氢从一个层扩散到另一个层，所以可以同时提高晶体管52及晶体管56等的可靠性。
绝缘层80例如可以使用氧化铝、氧氮化铝、氧化镓、氧氮化镓、氧化钇、氧氮化钇、氧化铪、氧氮化铪、氧化钇稳定氧化锆(YSZ)等。
作为硅衬底40不局限于块硅衬底，也可以使用SOI衬底。此外，也可以使用以锗、硅锗、碳化硅、砷化镓、砷化铝镓、磷化铟、氮化镓、有机半导体为材料的衬底代替硅衬底40。
注意，晶体管51不局限于平面型晶体管而可以采用各种类型的晶体管。例如，可以是FIN(鳍)型、TRI-GATE(三栅)型晶体管等。
根据情况，晶体管56除了氧化物半导体以外还可以包含各种半导体。此外，也可以包含硅、锗、硅锗、碳化硅、砷化镓、砷化铝镓、磷化铟、氮化镓、有机半导体等。
如图11A1及图11B1所示，可以使成像装置弯曲。图11A1示出使成像装置在该附图中的双点划线X1-X2的方向上弯曲的状态。图11A2是沿着图11A1中的双点划线X1-X2所示的部分的截面图。图11A3是沿着图11A1中的双点划线Y1-Y2所示的部分的截面图。
图11B1示出使成像装置在该附图中的双点划线X3-X4的方向上弯曲且在该附图中的双点划线Y3-Y4的方向上弯曲的状态。图11B2是沿着图11B1中的双点划线X3-X4所示的部分的截面图。图11B3是沿着图11B1中的双点划线Y3-Y4所示的部分的截面图。
通过使成像装置弯曲，可以降低像场弯曲或像散(astigmatism)。因此，可以使与成像装置组合使用的透镜等的光学设计变容易。例如，由于可以减少用来进行像差校正的透镜的数量，所以可以容易地实现使用成像装置的半导体装置等的小型化或轻量化。此外，可以提高成像图像的质量。
注意，在本实施方式中，说明了本发明的一个方式。或者，在其他的实施方式中，将说明本发明的一个方式。注意，本发明的一个方式不局限于这些。例如，虽然示出将本发明的一个方式应用于成像装置的例子，但是本发明的一个方式不局限于此。在一些情况下，或者，根据情况，也可以不将本发明的一个方式应用于成像装置。例如，可以将本发明的一个方式应用于具有其他的功能的半导体装置。
本实施方式可以与其他实施方式所示的结构适当地组合而实施。
实施方式2
在本实施方式中说明像素电路的驱动方法的一个例子。
如在实施方式1中所说明的那样，像素电路的工作就是反复进行复位工作、积蓄工作以及选择工作。作为控制整个像素矩阵的成像方法，已知全局快门方式及卷帘快门方式。
图12是利用全局快门方式时的时序图。在图12中，以以矩阵状具有多个像素电路且在该像素电路中具有图1所示的电路的成像装置为例，对第一行至第n行(n为3以上的自然数)的像素电路的工作进行说明。
在图12中，信号501、信号502以及信号503为输入连接于第一行、第二行以及第n行的各像素电路的布线PR的信号。此外，信号504、信号506以及信号508为输入连接于第一行、第二行以及第n行的各像素电路的布线TX1的信号。此外，信号505、信号507以及信号509为输入连接于第一行、第二行以及第n行的各像素电路的布线TX2的信号。此外，信号510、信号511以及信号512为输入连接于第一行、第二行以及第n行的各像素电路的布线SEL的信号。
另外，期间515是一次拍摄所要的期间。期间516是各行的像素电路同时进行复位工作及积蓄工作的期间。各行的像素电路依次进行选择工作。作为一个例子，期间517是第一行的像素电路进行选择工作的期间。如此，在全局快门方式中，在全像素电路大致同时进行复位工作及积蓄工作，并按行依次进行读出工作。
也就是说，在全局快门方式中，由于在所有像素电路中大致同时进行积蓄工作，因此确保各行的像素电路中的成像的同时性。因此，即使拍摄对象为运动物体也可以获得畸变小的图像。
另一方面，图13是使用卷帘快门方式的情况的时序图。关于信号501至512，可以参照图10A和图10B的说明。期间615是一次拍摄所要的期间。期间621是第一行的像素进行复位工作及积蓄工作的期间。期间622是第二行的像素进行复位工作及积蓄工作的期间。期间623是第n行的像素进行复位工作及积蓄工作的期间。此外，期间617是第一行的像素电路进行选择工作的期间。如上所述，在卷帘快门方式中，由于积蓄工作不是在所有像素电路中同时进行，而是按行依次进行，因此不能确保各行的像素电路之间的成像的同时性。因此，在第一行与最终行的成像的时序不同，由此在运动物体为拍摄对象时图像的畸变变大。
为了实现全局快门方式，需要直到来自各像素的信号的读出结束为止长时间保持电荷积蓄部(FD2)的电位。通过将由氧化物半导体形成沟道形成区域的关态电流极小的晶体管用作晶体管55等，可以长时间保持电荷积蓄部(FD2)的电位。另一方面，在将由硅等形成沟道形成区域的晶体管用作晶体管55等时，因为关态电流大所以无法长时间保持电荷积蓄部(FD2)的电位，因此无法使用全局快门方式。
如上所述，通过将由氧化物半导体形成沟道形成区域的晶体管用于像素电路，可以容易实现全局快门方式。
本实施方式可以与其他实施方式所记载的结构适当地组合而实施。
实施方式3
在本实施方式中，参照附图对能够用于本发明的一个方式的具有氧化物半导体的晶体管进行说明。在本实施方式的附图中，为了明确起见，放大、缩小或省略部分构成要素。
图14A及图14B是本发明的一个方式的晶体管101的俯视图及截面图。图14A是俯视图，图14A所示的点划线B1-B2方向上的截面相当于图14B。另外，图14A所示的点划线B3-B4方向上的截面相当于图20A。另外，有时将点划线B1-B2方向称为沟道长度方向，将点划线B3-B4方向称为沟道宽度方向。
晶体管101包括与衬底115接触的绝缘层120、与绝缘层120接触的氧化物半导体层130、与氧化物半导体层130电连接的导电层140及导电层150、与氧化物半导体层130、导电层140及导电层150接触的绝缘层160、与绝缘层160接触的导电层170、与导电层140、导电层150、绝缘层160及导电层170接触的绝缘层175以及与绝缘层175接触的绝缘层180。此外，根据需要也可以对绝缘层180附加平坦化膜的功能。
这里，导电层140、导电层150、绝缘层160及导电层170分别可以用作源电极层、漏电极层、栅极绝缘膜及栅电极层。
此外，图14B所示的区域231、区域232及区域233分别可以用作源区域、漏区域及沟道形成区域。区域231与导电层140接触且区域232与导电层150接触，通过作为导电层140及导电层150使用容易与氧键合的导电材料可以降低区域231及区域232的电阻。
具体而言，由于氧化物半导体层130与导电层140及导电层150接触，在氧化物半导体层130中产生氧缺损，该氧缺损与残留在氧化物半导体层130中或从外部扩散的氢之间的相互作用使区域231及区域232成为低电阻的n型。
另外，晶体管的“源极”和“漏极”的功能在使用极性不同的晶体管的情况下或在电路工作中电流方向变化的情况等下，有时互相调换。因此，在本说明书中，“源极”和“漏极”可以互相调换。此外，“电极层”也可以称为“布线”。
此外，示出导电层170由导电层171及导电层172的两层形成的例子，但也可以采用一层或三层以上的叠层。同样也可以应用于本实施方式所说明的其他晶体管。
此外，示出导电层140及导电层150为单层的例子，但也可以采用两层以上的叠层。同样也可以应用于本实施方式所说明的其他晶体管。
此外，本发明的一个方式的晶体管也可以采用图15A及图15B所示的结构。图15A是晶体管102的俯视图，图15A所示的点划线C1-C2方向上的截面相当于图15B。另外，图15A所示的点划线C3-C4方向上的截面相当于图20B。另外，有时将点划线C1-C2方向称为沟道长度方向，将点划线C3-C4方向称为沟道宽度方向。
晶体管102除了用作栅极绝缘膜的绝缘层160的端部不与用作栅电极层的导电层170的端部对齐之处以外其他结构与晶体管101相同。在晶体管102中，由于导电层140及导电层150的较宽的部分由绝缘层160覆盖，所以在导电层140、导电层150与导电层170之间的电阻高，因此晶体管102具有栅极泄漏电流小的特征。
晶体管101及晶体管102是具有导电层170与导电层140及导电层150重叠的区域的顶栅结构。为了减少寄生电容，优选将该区域的沟道长度方向上的宽度设定为3nm以上且小于300nm。另一方面，由于不在氧化物半导体层130中形成偏置区域，所以容易形成通态电流(on-state current)大的晶体管。
此外，本发明的一个方式的晶体管也可以采用图16A及图16B所示的结构。图16A是晶体管103的俯视图，图16A所示的点划线D1-D2方向上的截面相当于图16B。另外，图16A所示的点划线D3-D4方向上的截面相当于图20A。另外，有时将点划线D1-D2方向称为沟道长度方向，将点划线D3-D4方向称为沟道宽度方向。
晶体管103包括与衬底115接触的绝缘层120、与绝缘层120接触的氧化物半导体层130、与氧化物半导体层130接触的绝缘层160、与绝缘层160接触的导电层170、覆盖氧化物半导体层130、绝缘层160及导电层170的绝缘层175、与绝缘层175接触的绝缘层180、通过设置在绝缘层175及绝缘层180中的开口部与氧化物半导体层130电连接的导电层140及导电层150。此外，根据需要也可以包括与绝缘层180、导电层140及导电层150接触的绝缘层(平坦化膜)等。
这里，导电层140、导电层150、绝缘层160及导电层170分别可以用作源电极层、漏电极层、栅极绝缘膜及栅电极层。
此外，图16B所示的区域231、区域232及区域233分别可以用作源区域、漏区域及沟道形成区域。区域231及区域232与绝缘层175接触，例如通过作为绝缘层175使用含氢的绝缘材料可以降低区域231及区域232的电阻。
具体而言，经过直到形成绝缘层175为止的工序在区域231及区域232中产生的氧缺损与从绝缘层175扩散到区域231及区域232的氢之间的相互作用使区域231及区域232成为低电阻的n型。此外，作为含氢的绝缘材料，例如可以使用氮化硅膜、氮化铝膜等。
此外，本发明的一个方式的晶体管也可以采用图17A及图17B所示的结构。图17A是晶体管104的俯视图，图17A所示的点划线E1-E2方向上的截面相当于图17B。另外，图17A所示的点划线E3-E4方向上的截面相当于图20A。另外，有时将点划线E1-E2方向称为沟道长度方向，将点划线E3-E4方向称为沟道宽度方向。
晶体管104除了导电层140及导电层150重叠于氧化物半导体层130的端部且与其接触之处以外其他结构与晶体管103相同。
此外，图17B所示的区域331及区域334可以用作源区域，区域332及区域335可以用作漏区域，区域333可以用作沟道形成区域。可以以与晶体管101中的区域231及区域232相同的方式降低区域331及区域332的电阻。此外，可以以与晶体管103中的区域231及区域232相同的方式降低区域334及区域335的电阻。另外，当沟道长度方向上的区域334及区域335的长度为100nm以下，优选为50nm以下时，栅极电场有助于防止通态电流大幅度地下降，所以也可以采用不进行上述低电阻化的结构。
晶体管103及晶体管104的结构是不具有导电层170与导电层140及导电层150重叠的区域的自对准结构。自对准结构的晶体管由于栅电极层与源电极层及漏电极层之间的寄生电容极小，所以适用于高速工作。
此外，本发明的一个方式的晶体管也可以采用图18A及图18B所示的结构。图18A是晶体管105的俯视图，图18A所示的点划线F1-F2方向上的截面相当于图18B。另外，图18A所示的点划线F3-F4方向上的截面相当于图20A。另外，有时将点划线F1-F2方向称为沟道长度方向，将点划线F3-F4方向称为沟道宽度方向。
晶体管105包括与衬底115接触的绝缘层120、与绝缘层120接触的氧化物半导体层130、与氧化物半导体层130电连接的导电层141及导电层151、与氧化物半导体层130、导电层141及导电层151接触的绝缘层160、与绝缘层160接触的导电层170、与氧化物半导体层130、导电层141、导电层151、绝缘层160及导电层170接触的绝缘层175、与绝缘层175接触的绝缘层180、通过设置在绝缘层175及绝缘层180中的开口部分别与导电层141及导电层151电连接的导电层142及导电层152。此外，根据需要也可以具有与绝缘层180、导电层142及导电层152接触的绝缘层等。
这里，导电层141及导电层151与氧化物半导体层130的顶面接触而不与侧面接触。
除了包括导电层141及导电层151、包括设置在绝缘层175及绝缘层180中的开口部、通过该开口部分别与导电层141及导电层151电连接的导电层142及导电层152之处以外，晶体管105具有与晶体管101相同的结构。可以将导电层140(导电层141及导电层142)用作源电极层，且可以将导电层150(导电层151及导电层152)用作漏电极层。
此外，本发明的一个方式的晶体管也可以采用图19A及图19B所示的结构。图19A是晶体管106的俯视图，图19A所示的点划线G1-G2方向上的截面相当于图19B。另外，图19A所示的点划线G3-G4方向上的截面相当于图20A。另外，有时将点划线G1-G2方向称为沟道长度方向，将点划线G3-G4方向称为沟道宽度方向。
晶体管106包括与衬底115接触的绝缘层120、与绝缘层120接触的氧化物半导体层130、与氧化物半导体层130电连接的导电层141及导电层151、与氧化物半导体层130接触的绝缘层160、与绝缘层160接触的导电层170、与绝缘层120、氧化物半导体层130、导电层141、导电层151、绝缘层160及导电层170接触的绝缘层175、与绝缘层175接触的绝缘层180、通过设置在绝缘层175及绝缘层180中的开口部分别与导电层141及导电层151电连接的导电层142及导电层152。此外，根据需要也可以具有与绝缘层180、导电层142及导电层152接触的绝缘层(平坦化膜)等。
这里，导电层141及导电层151与氧化物半导体层130的顶面接触而不与侧面接触。
晶体管106除了包括导电层141及导电层151之处以外其他结构与晶体管103相同。可以将导电层140(导电层141及导电层142)用作源电极层，且可以将导电层150(导电层151及导电层152)用作漏电极层。
在晶体管105及晶体管106中，由于导电层140及导电层150不与绝缘层120接触，所以绝缘层120中的氧不容易被导电层140及导电层150夺取，可以容易将氧从绝缘层120供应给氧化物半导体层130。
此外，也可以对晶体管103中的区域231及区域232、晶体管104及晶体管106中的区域334及区域335添加用来形成氧缺损来提高导电率的杂质。作为在氧化物半导体层中形成氧缺损的杂质，例如可以使用选自磷、砷、锑、硼、铝、硅、氮、氦、氖、氩、氪、氙、铟、氟、氯、钛、锌及碳中的一种以上。作为该杂质的添加方法，可以使用等离子体处理法、离子注入法、离子掺杂法、等离子体浸没离子注入法(Plasma-immersion ion implantation method)等。
通过将上述元素作为杂质元素添加到氧化物半导体层，氧化物半导体层中的金属元素与氧之间的键合被切断，形成氧缺损。通过包含在氧化物半导体层中的氧缺损与残留在氧化物半导体层中或在后面添加的氢之间的相互作用，可以提高氧化物半导体层的导电率。
另外，当对添加杂质元素形成有氧缺损的氧化物半导体添加氢时，氢进入氧缺损处而在导带附近形成施主能级。其结果是，可以形成氧化物导电体。另外，这里氧化物导电体是指导电体化的氧化物半导体。
氧化物导电体是简并半导体，可以推测其导带端与费米能级一致或大致一致。因此，氧化物导电体层与用作源电极层及漏电极层的导电层之间得到欧姆接触，可以降低氧化物导电体层与用作源电极层及漏电极层的导电层之间的接触电阻。
另外，如图21A至图21F的沟道长度方向的截面图以及图20C及图20D的沟道宽度方向的截面图所示，本发明的一个方式的晶体管也可以包括氧化物半导体层130与衬底115之间的导电层173。通过将该导电层用作第二栅电极层(背栅极)，能够进一步增加通态电流或控制阈值电压。此外，在图21A至图21F所示的截面图中，也可以使导电层173的宽度比氧化物半导体层130小。再者，也可以使导电层173的宽度比导电层170小。
当想要增加通态电流时，例如，对导电层170及导电层173供应相同的电位来实现双栅晶体管即可。另外，当想要控制阈值电压时，对导电层173供应与导电层170不同的恒电位即可。为了对导电层170及导电层173供应相同的电位，例如，如图20D所示，通过接触孔使导电层170与导电层173电连接即可。
此外，在图14A至图19B的晶体管101至晶体管106中示出氧化物半导体层130为单层的例子，但是氧化物半导体层130也可以为叠层。晶体管101至晶体管106的氧化物半导体层130可以与图22A至图22C或图23A至图23C所示的氧化物半导体层130调换。
图22A至图22C是两层结构的氧化物半导体层130的俯视图及截面图。图22A是俯视图，图22A所示的点划线A1-A2方向上的截面相当于图22B。另外，图22A所示的点划线A3-A4方向上的截面相当于图22C。
图23A至图23C是三层结构的氧化物半导体层130的俯视图及截面图。图23A是俯视图，图23A所示的点划线A1-A2方向上的截面相当于图23B。另外，图23A所示的点划线A3-A4方向上的截面相当于图23C。
作为氧化物半导体层130a、氧化物半导体层130b、氧化物半导体层130c可以使用其组成彼此不同的氧化物半导体层等。
此外，本发明的一个方式的晶体管也可以采用图24A及图24B所示的结构。图24A是晶体管107的俯视图，图24A所示的点划线H1-H2方向上的截面相当于图24B。另外，图24A所示的点划线H3-H4方向上的截面相当于图30A。另外，有时将点划线H1-H2方向称为沟道长度方向，将点划线H3-H4方向称为沟道宽度方向。
晶体管107包括与衬底115接触的绝缘层120、与绝缘层120接触的由氧化物半导体层130a及氧化物半导体层130b形成的叠层、与该叠层电连接的导电层140及导电层150、与该叠层、导电层140及导电层150接触的氧化物半导体层130c、与氧化物半导体层130c接触的绝缘层160、与绝缘层160接触的导电层170、与导电层140、导电层150、氧化物半导体层130c、绝缘层160及导电层170接触的绝缘层175、与绝缘层175接触的绝缘层180。此外，根据需要也可以对绝缘层180附加平坦化膜的功能。
晶体管107除了在区域231及区域232中氧化物半导体层130为两层(氧化物半导体层130a、氧化物半导体层130b)、在区域233中氧化物半导体层130为三层(氧化物半导体层130a、氧化物半导体层130b、氧化物半导体层130c)、以及在导电层140及导电层150与绝缘层160之间夹有氧化物半导体层的一部分(氧化物半导体层130c)之处以外其他结构与晶体管101相同。
此外，本发明的一个方式的晶体管也可以采用图25A及图25B所示的结构。图25A是晶体管108的俯视图，图25A所示的点划线I1-I2方向上的截面相当于图25B。另外，图25A所示的点划线I3-I4方向上的截面相当于图30B。另外，有时将点划线I1-I2方向称为沟道长度方向，将点划线I3-I4方向称为沟道宽度方向。
晶体管108与晶体管107之间的不同点为绝缘层160及氧化物半导体层130c的端部不与导电层170的端部对齐。
此外，本发明的一个方式的晶体管也可以采用图26A及图26B所示的结构。图26A是晶体管109的俯视图，图26A所示的点划线J1-J2方向上的截面相当于图26B。另外，图26A所示的点划线J3-J4方向上的截面相当于图30A。另外，有时将点划线J1-J2方向称为沟道长度方向，将点划线J3-J4方向称为沟道宽度方向。
晶体管109包括与衬底115接触的绝缘层120、与绝缘层120接触的由氧化物半导体层130a及氧化物半导体层130b形成的叠层、与该叠层接触的氧化物半导体层130c、与氧化物半导体层130c接触的绝缘层160、与绝缘层160接触的导电层170、覆盖该叠层、氧化物半导体层130c、绝缘层160及导电层170的绝缘层175、与绝缘层175接触的绝缘层180、通过设置在绝缘层175及绝缘层180中的开口部与该叠层电连接的导电层140及导电层150。此外，根据需要也可以包括与绝缘层180、导电层140及导电层150接触的绝缘层(平坦化膜)等。
晶体管109除了在区域231及区域232中氧化物半导体层130为两层(氧化物半导体层130a、氧化物半导体层130b)、在区域233中氧化物半导体层130为三层(氧化物半导体层130a、氧化物半导体层130b、氧化物半导体层130c)之处以外其他结构与晶体管103相同。
此外，本发明的一个方式的晶体管也可以采用图27A及图27B所示的结构。图27A是晶体管110的俯视图，图27A所示的点划线K1-K2方向上的截面相当于图27B。另外，图27A所示的点划线K3-K4方向上的截面相当于图30A。另外，有时将点划线K1-K2方向称为沟道长度方向，将点划线K3-K4方向称为沟道宽度方向。
晶体管110除了在区域231及区域232中氧化物半导体层130为两层(氧化物半导体层130a、氧化物半导体层130b)、在区域233中氧化物半导体层130为三层(氧化物半导体层130a、氧化物半导体层130b、氧化物半导体层130c)之处以外其他结构与晶体管104相同。
此外，本发明的一个方式的晶体管也可以采用图28A及图28B所示的结构。图28A是晶体管111的俯视图，图28A所示的点划线L1-L2方向上的截面相当于图28B。另外，图28A所示的点划线L3-L4方向上的截面相当于图30A。另外，有时将点划线L1-L2方向称为沟道长度方向，将点划线L3-L4方向称为沟道宽度方向。
晶体管111包括与衬底115接触的绝缘层120、与绝缘层120接触的由氧化物半导体层130a及氧化物半导体层130b形成的叠层、与该叠层电连接的导电层141及导电层151、与该叠层、导电层141及导电层151接触的氧化物半导体层130c、与氧化物半导体层130c接触的绝缘层160、与绝缘层160接触的导电层170、与该叠层、导电层141、导电层151、氧化物半导体层130c、绝缘层160及导电层170接触的绝缘层175、与绝缘层175接触的绝缘层180、通过设置在绝缘层175及绝缘层180中的开口部分别与导电层141及导电层151电连接的导电层142及导电层152。此外，根据需要也可以具有与绝缘层180、导电层142及导电层152接触的绝缘层(平坦化膜)等。
晶体管111除了在区域231及区域232中氧化物半导体层130为两层(氧化物半导体层130a、氧化物半导体层130b)、在区域233中氧化物半导体层130为三层(氧化物半导体层130a、氧化物半导体层130b、氧化物半导体层130c)、以及在导电层141及导电层151与绝缘层160之间夹有氧化物半导体层的一部分(氧化物半导体层130c)之处以外其他结构与晶体管105相同。
此外，本发明的一个方式的晶体管也可以采用图29A及图29B所示的结构。图29A是晶体管112的俯视图，图29A所示的点划线M1-M2方向上的截面相当于图29B。另外，图29A所示的点划线M3-M4方向上的截面相当于图30A。另外，有时将点划线M1-M2方向称为沟道长度方向，将点划线M3-M4方向称为沟道宽度方向。
晶体管112除了在区域331、区域332、区域334及区域335中氧化物半导体层130为两层(氧化物半导体层130a、氧化物半导体层130b)、在区域333中氧化物半导体层130为三层(氧化物半导体层130a、氧化物半导体层130b、氧化物半导体层130c)之处以外其他结构与晶体管106相同。
另外，如图31A至图31F的沟道长度方向的截面图以及图30C及图30D的沟道宽度方向的截面图所示，本发明的一个方式的晶体管也可以包括氧化物半导体层130与衬底115之间的导电层173。通过将该导电层用作第二栅电极层(背栅极)，能够进一步增加通态电流或控制阈值电压。此外，在图31A至图31F所示的截面图中，也可以使导电层173的宽度比氧化物半导体层130小。再者，也可以使导电层173的宽度比导电层170小。
在本发明的一个方式的晶体管中的导电层140(源电极层)及导电层150(漏电极层)中，如图32A和图32B所示的俯视图(只图示氧化物半导体层130、导电层140及导电层150)那样，导电层140及导电层150的宽度(WSD)也可以比氧化物半导体层的宽度(WOS)大或小。当满足WOS≥WSD(WSD为WOS以下)的关系时，栅极电场容易施加到氧化物半导体层130整体，可以提高晶体管的电特性。
在本发明的一个方式的晶体管(晶体管101至晶体管109)中的任何结构中，作为栅电极层的导电层170隔着作为栅极绝缘膜的绝缘层160在沟道宽度方向上电性上包围氧化物半导体层130，由此可以增加通态电流。将这种晶体管结构称为surrounded channel(s-channel)结构。
在具有氧化物半导体层130b及氧化物半导体层130c的晶体管以及具有氧化物半导体层130a、氧化物半导体层130b及氧化物半导体层130c的晶体管中，通过适当地选择构成氧化物半导体层130的两层或三层的材料，可以将电流流过在氧化物半导体层130b中。由于电流流过氧化物半导体层130b，因此不容易受到界面散射的影响，所以可以获得很大的通态电流。另外，通过增加氧化物半导体层130b的厚度，可以增加通态电流。例如，也可以将氧化物半导体层130b的厚度设定为100nm至200nm。
通过使用上述结构的晶体管，可以使半导体装置具有良好的电特性。
注意，在本说明书中，例如，沟道长度是指在晶体管的俯视图中，半导体(或在晶体管处于开启状态时，在半导体中电流流过的部分)和栅电极重叠的区域或者形成沟道的区域中的源极(源区域或源电极)和漏极(漏区域或漏电极)之间的距离。另外，在一个晶体管中，沟道长度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道长度有时不限于一个值。因此，在本说明书中，沟道长度是形成沟道的区域中的任一个值、最大值、最小值或平均值。
例如，沟道宽度是指半导体(或在晶体管处于开启状态时，在半导体中电流流过的部分)和栅电极重叠的区域或者形成沟道的区域中的源极和漏极相对的部分的长度。另外，在一个晶体管中，沟道宽度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道宽度有时不限于一个值。因此，在本说明书中，沟道宽度是形成沟道的区域中的任一个值、最大值、最小值或平均值。
另外，在有的晶体管结构中，有时实际上形成沟道的区域中的沟道宽度(下面称为实效沟道宽度)和晶体管的俯视图所示的沟道宽度(下面称为视在沟道宽度)不同。例如，在栅电极覆盖半导体的侧面的情况下，有时因为实效沟道宽度大于视在沟道宽度，所以不能忽略其影响。例如，在微型且栅电极覆盖半导体的侧面的晶体管中，有时形成在半导体的侧面上的沟道区域的比例大于形成在半导体的顶面上的沟道区域的比例。在此情况下，实效沟道宽度大于视在沟道宽度。
在上述情况下，有时难以通过实测估计实效沟道宽度。例如，为了根据设计值估计实效沟道宽度，需要预先知道半导体的形状作为假定。因此，当半导体的形状不清楚时，难以准确地测量实效沟道宽度。
于是，在本说明书中，有时视在沟道宽度称为“围绕沟道宽度(SCW：SurroundedChannel Width)”。此外，在本说明书中，在简单地表示“沟道宽度”时，有时是指围绕沟道宽度或视在沟道宽度。或者，在本说明书中，在简单地表示“沟道宽度”时，有时表示实效沟道宽度。注意，通过对截面TEM图像进行分析等，可以决定沟道长度、沟道宽度、实效沟道宽度、视在沟道宽度、围绕沟道宽度等的值。
另外，在通过计算求得晶体管的场效应迁移率或每个沟道宽度的电流值等时，有时使用围绕沟道宽度进行计算。在此情况下，该值有时不同于使用实效沟道宽度进行计算时的值。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
实施方式4
在本实施方式中对实施方式5所示的晶体管的构成要素进行详细的说明。
衬底115包括形成有晶体管及/或光电二极管的硅衬底、以及形成在硅衬底上的绝缘层、布线和被用作接触插头的导电体等。此外，在使用硅衬底形成p沟道型晶体管的情况下，优选使用具有n-型导电型的硅衬底。或者，也可以使用具有n-型或i型硅层的SOI衬底。此外，优选在该硅衬底中的形成晶体管的表面的晶面取向为(110)面。通过在(110)面形成p沟道型晶体管，可以提高迁移率。
绝缘层120除了具有防止杂质从包含在衬底115中的构成要素扩散的功能以外，还可以具有对氧化物半导体层130供应氧的功能。因此，绝缘层120优选为含氧的绝缘膜，更优选为包含比化学计量组成多的氧的绝缘膜。例如，绝缘层120为通过在膜表面温度为100℃以上且700℃以下，优选为100℃以上且500℃以下的加热处理中利用TDS(ThermalDesorption Spectroscopy：热脱附谱)法而得到的换算为氧原子的氧释放量为1.0×1019atoms/cm3以上的膜。此外，绝缘层120还具有层间绝缘膜的功能，并且也可以利用CMP(Chemical Mechanical Polishing：化学机械抛光)法等进行平坦化处理，以使其表面平坦。
例如，作为绝缘层120可以使用氧化铝、氧化镁、氧化硅、氧氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪和氧化钽等氧化物绝缘膜、氮化硅、氮氧化硅、氮化铝和氮氧化铝等氮化物绝缘膜或者这些氧化物的混合材料。此外，也可以使用上述材料的叠层。
在本实施方式中，以晶体管所具有的氧化物半导体层130具有从绝缘层120一侧依次层叠氧化物半导体层130a、氧化物半导体层130b及氧化物半导体层130c的三层结构的情况为主而进行详细的说明。
此外，当氧化物半导体层130为单层时，使用本实施方式所示的相当于上述氧化物半导体层130b的层即可。
此外，当氧化物半导体层130为两层时，使用从绝缘层120一侧依次层叠本实施方式所示的相当于氧化物半导体层130b的层及相当于氧化物半导体层130c的层的叠层即可。当采用该结构时，也可以调换氧化物半导体层130b与氧化物半导体层130c。
当氧化物半导体层130为四层以上时，例如可以采用对本实施方式所说明的三层结构的氧化物半导体层130加上其他氧化物半导体层的结构。
例如，氧化物半导体层130b使用其电子亲和势(真空能级与导带底之间的能量差)大于氧化物半导体层130a及氧化物半导体层130c的氧化物半导体。电子亲和势是从真空能级与价带顶之间的能量差(电离电位)减去导带底与价带顶之间的能量差(能隙)的值。
氧化物半导体层130a及氧化物半导体层130c优选包含一种以上的构成氧化物半导体层130b的金属元素。例如，氧化物半导体层130a及氧化物半导体层130c优选使用其导带底的能量比氧化物半导体层130b的导带底的能量更接近真空能级0.05eV、0.07eV、0.1eV或0.15eV以上且2eV、1eV、0.5eV或0.4eV以下的氧化物半导体形成。
在上述结构中，当对导电层170施加电场时，沟道形成在氧化物半导体层130中的导带底的能量最低的氧化物半导体层130b中。
另外，氧化物半导体层130a包含一种以上的构成氧化物半导体层130b的金属元素，因此，与氧化物半导体层130b与绝缘层120接触时的两者的界面相比，在氧化物半导体层130b与氧化物半导体层130a的界面不容易形成界面能级。上述界面能级有时形成沟道，因此有时导致晶体管的阈值电压的变动。所以，通过设置氧化物半导体层130a，能够抑制晶体管的阈值电压等电特性的偏差。此外，可以提高该晶体管的可靠性。
另外，氧化物半导体层130c包含一种以上的构成氧化物半导体层130b的金属元素，因此，与氧化物半导体层130b与栅极绝缘膜(绝缘层160)接触时的两者的界面相比，在氧化物半导体层130b与氧化物半导体层130c的界面不容易发生载流子散射。所以，通过设置氧化物半导体层130c，能够提高晶体管的场效应迁移率。
例如，氧化物半导体层130a及氧化物半导体层130c可以使用如下材料：包含Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf且该元素的原子数比高于氧化物半导体层130b的材料。具体而言，上述元素的原子数比为氧化物半导体层130b的1.5倍以上，优选为2倍以上，更优选为3倍以上。上述元素与氧坚固地键合，所以具有抑制在氧化物半导体层中产生氧缺损的功能。由此可说，与氧化物半导体层130b相比，在氧化物半导体层130a及氧化物半导体层130c中难以产生氧缺损。
另外，能够用于氧化物半导体层130a、氧化物半导体层130b及氧化物半导体层130c的氧化物半导体优选至少包含In或Zn。或者，优选包含In和Zn的两者。另外，为了减少使用该氧化物半导体的晶体管的电特性偏差，除了上述元素以外，优选还包含稳定剂(stabilizer)。
作为稳定剂，可以举出Ga、Sn、Hf、Al或Zr等。另外，作为其他稳定剂，可以举出镧系元素的La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb及Lu等。
例如，作为氧化物半导体，可以使用氧化铟、氧化锡、氧化镓、氧化锌、In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物、In-Ga-Zn氧化物、In-Al-Zn氧化物、In-Sn-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Hf-Zn氧化物、In-La-Zn氧化物、In-Ce-Zn氧化物、In-Pr-Zn氧化物、In-Nd-Zn氧化物、In-Sm-Zn氧化物、In-Eu-Zn氧化物、In-Gd-Zn氧化物、In-Tb-Zn氧化物、In-Dy-Zn氧化物、In-Ho-Zn氧化物、In-Er-Zn氧化物、In-Tm-Zn氧化物、In-Yb-Zn氧化物、In-Lu-Zn氧化物、In-Sn-Ga-Zn氧化物、In-Hf-Ga-Zn氧化物、In-Al-Ga-Zn氧化物、In-Sn-Al-Zn氧化物、In-Sn-Hf-Zn氧化物、In-Hf-Al-Zn氧化物。
注意，例如In-Ga-Zn氧化物是指作为主要成分包含In、Ga和Zn的氧化物。另外，也可以包含In、Ga、Zn以外的金属元素。此外，在本说明书中，将由In-Ga-Zn氧化物构成的膜称为IGZO膜。
另外，也可以使用以InMO3(ZnO)m(m＞0，且m不是整数)表示的材料。注意，M表示选自Ga、Y、Zr、La、Ce或Nd中的一种金属元素或多种金属元素。另外，也可以使用以In2SnO5(ZnO)n(n＞0，且n是整数)表示的材料。
另外，在氧化物半导体层130a、氧化物半导体层130b及氧化物半导体层130c为至少包含铟、锌及M(M为Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf等金属)的In-M-Zn氧化物，且氧化物半导体层130a的原子数比为In:M:Zn＝x1:y1:z1，氧化物半导体层130b的原子数比为In:M:Zn＝x2:y2:z2，氧化物半导体层130c的原子数比为In:M:Zn＝x3:y3:z3的情况下，y1/x1及y3/x3优选为大于y2/x2。y1/x1及y3/x3为y2/x2的1.5倍以上，优选为2倍以上，更优选为3倍以上。此时，在氧化物半导体层130b中，在y2为x2以上的情况下，能够使晶体管的电特性变得稳定。注意，在y2为x2的3倍以上的情况下，晶体管的场效应迁移率降低，因此y2优选小于x2的3倍。
氧化物半导体层130a及氧化物半导体层130c中的除了Zn及O之外的In与M的原子百分比优选为In的比率低于50atomic％且M的比率为50atomic％以上，更优选为In的比率低于25atomic％且M的比率为75atomic％以上。另外，氧化物半导体层130b中的除了Zn及O之外的In与M的原子百分比优选为In的比率为25atomic％以上且M的比率低于75atomic％，更优选为In的比率为34atomic％以上且M的比率低于66atomic％。
另外，优选的是，氧化物半导体层130b的铟的含量多于氧化物半导体层130a及氧化物半导体层130c的铟的含量。在氧化物半导体中，重金属的s轨道主要有助于载流子传导，并且，通过增加In的比率来增加s轨道的重叠，由此In的比率多于M的氧化物的迁移率比In的比率等于或少于M的氧化物高。因此，通过将铟含量高的氧化物用于氧化物半导体层130b，可以实现高场效应迁移率的晶体管。
氧化物半导体层130a的厚度为3nm以上且100nm以下，优选为5nm以上且50nm以下，更优选为5nm以上且25nm以下。另外，氧化物半导体层130b的厚度为3nm以上且200nm以下，优选为10nm以上且150nm以下，更优选为15nm以上且100nm以下。此外，氧化物半导体层130c的厚度为1nm以上且50nm以下，优选为2nm以上且30nm以下，更优选为3nm以上且15nm以下。另外，氧化物半导体层130b优选比氧化物半导体层130a及氧化物半导体层130c厚。
此外，为了对将氧化物半导体层用作沟道的晶体管赋予稳定的电特性，降低氧化物半导体层中的杂质浓度使氧化物半导体层成为本征(i型)或实质上本征是有效的。在此，“实质上本征”是指氧化物半导体层的载流子密度低于1×1017/cm3，低于1×1015/cm3，或者低于1×1013/cm3。
此外，对氧化物半导体层来说，氢、氮、碳、硅以及主要成分以外的金属元素是杂质。例如，氢和氮引起施主能级的形成，而增高载流子密度。此外，硅引起氧化物半导体层中的杂质能级的形成。该杂质能级成为陷阱，有可能使晶体管的电特性劣化。因此，优选降低氧化物半导体层130a、氧化物半导体层130b及氧化物半导体层130c中或各层的界面的杂质浓度。
为了使氧化物半导体层成为本征或实质上本征，控制通过SIMS(Secondary IonMass Spectrometry：二次离子质谱)分析预测的硅浓度，以使其具有低于1×1019atoms/cm3，优选低于5×1018atoms/cm3，更优选低于1×1018atoms/cm3的区域。此外，控制氢浓度，以使其具有2×1020atoms/cm3以下，优选为5×1019atoms/cm3以下，更优选为1×1019atoms/cm3以下，进一步优选为5×1018atoms/cm3以下的区域。此外，例如在氧化物半导体层的某个深度或氧化物半导体层的某个区域优选为如下：氮浓度低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
如果以高浓度包含硅或碳，氧化物半导体层的结晶性则有可能降低。为了防止氧化物半导体层的结晶性的降低，例如控制硅浓度，以使其具有低于1×1019atoms/cm3，优选低于5×1018atoms/cm3，更优选低于1×1018atoms/cm3的区域。此外，控制碳浓度，以具有低于1×1019atoms/cm3，优选低于5×1018atoms/cm3，更优选低于1×1018atoms/cm3的区域。
此外，将如上述那样的被高纯度化了的氧化物半导体膜用于沟道形成区域的晶体管的关态电流极小。例如，可以使以源极与漏极之间的电压为0.1V、5V或10V左右时的晶体管的每沟道宽度的关态电流降低到几yA/μm至几zA/μm。
另外，作为晶体管的栅极绝缘膜，大多使用包含硅的绝缘膜，因此优选如本发明的一个方式的晶体管那样不使氧化物半导体层的用作沟道的区域与栅极绝缘膜接触。另外，当沟道形成在栅极绝缘膜与氧化物半导体层的界面时，在该界面产生载流子散射而使晶体管的场效应迁移率降低。从上述观点来看，可以说优选使氧化物半导体层的用作沟道的区域与栅极绝缘膜分开。
因此，通过使氧化物半导体层130具有氧化物半导体层130a、氧化物半导体层130b及氧化物半导体层130c的叠层结构，能够将沟道形成在氧化物半导体层130b中，由此能够形成具有高场效应迁移率及稳定的电特性的晶体管。
在氧化物半导体层130a、氧化物半导体层130b及氧化物半导体层130c的能带结构中，导带底的能量连续地变化。这从由于氧化物半导体层130a、氧化物半导体层130b及氧化物半导体层130c的组成相互相似，氧容易在上述三者中互相扩散的情况上，也可以得到理解。由此可以说，虽然氧化物半导体层130a、氧化物半导体层130b及氧化物半导体层130c是组成互不相同的叠层体，但是在物性上是连续的。因此，在附图中，被层叠的各氧化物半导体层的界面由虚线表示。
主要成分相同而层叠的氧化物半导体层130不是简单地将各层层叠，而以形成连续结合(在此，尤其是指各层之间的导带底的能量连续地变化的U型阱(U Shape Well)结构)的方式形成。换言之，以在各层的界面之间不存在会形成俘获中心或复合中心等缺陷能级的杂质的方式形成叠层结构。如果，杂质混入被层叠的氧化物半导体层的层间，能带则失去连续性，因此载流子在界面被俘获或者复合而消失。
例如，氧化物半导体层130a及氧化物半导体层130c可以使用In:Ga:Zn＝1:3:2、1:3:3、1:3:4、1:3:6、1：4：5、1:6:4或1:9:6(原子数比)的In-Ga-Zn氧化物等，氧化物半导体层130b可以使用In:Ga:Zn＝1:1:1、2:1:3、5:5:6或3:1:2(原子数比)等的In-Ga-Zn氧化物等。另外，氧化物半导体层130a、氧化物半导体层130b及氧化物半导体层130c的原子数比作为误差包括上述原子数比的±20％的变动。
氧化物半导体层130中的氧化物半导体层130b用作阱(well)，沟道形成在氧化物半导体层130b中。另外，氧化物半导体层130的导带底的能量连续地变化，因此，也可以将氧化物半导体层130称为U型阱。另外，也可以将具有上述结构的沟道称为埋入沟道。
另外，虽然在氧化物半导体层130a与氧化硅膜等绝缘层之间以及氧化物半导体层130c与氧化硅膜等绝缘层的界面附近有可能形成起因于杂质或缺陷的陷阱能级，但是通过设置氧化物半导体层130a及氧化物半导体层130c，可以使氧化物半导体层130b和该陷阱能级相隔。
注意，氧化物半导体层130a及氧化物半导体层130c的导带底的能量与氧化物半导体层130b的导带底的能量之间的能量差小时，有时氧化物半导体层130b的电子越过该能量差到达陷阱能级。当电子被陷阱能级俘获时，在绝缘层界面产生负电荷，使得晶体管的阈值电压向正方向漂移。
氧化物半导体层130a、氧化物半导体层130b及氧化物半导体层130c优选包含结晶部。尤其是，通过使用c轴取向结晶，能够对晶体管赋予稳定的电特性。另外，c轴取向的结晶抗弯曲，由此可以提高使用柔性衬底的半导体装置的可靠性。
作为用作源电极层的导电层140及用作漏电极层的导电层150，例如可以使用选自Al、Cr、Cu、Ta、Ti、Mo、W、Ni、Mn、Nd、Sc及该金属材料的合金的材料的单层或叠层。典型的是，特别优选使用容易与氧键合的Ti或在后面能以较高的温度进行处理的熔点高的W。此外，也可以使用低电阻的Cu或Cu-Mn等合金与上述材料的叠层。此外，在晶体管105、晶体管106、晶体管111、晶体管112中，例如可以作为导电层141及导电层151使用W，作为导电层142及导电层152使用Ti及Al的叠层膜等。
上述材料具有从氧化物半导体层抽出氧的性质。由此，在与上述材料接触的氧化物半导体层的一部分的区域中，氧化物半导体层中的氧被脱离，而在氧化物半导体层中形成氧缺损。包含于层中的微量的氢与该氧缺损键合而使该区域n型化。因此，可以将该n型化的区域用作晶体管的源极或漏极。
作为用作栅极绝缘膜的绝缘层160，可以使用包含氧化铝、氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪和氧化钽中的一种以上的绝缘膜。此外，绝缘层160也可以是上述材料的叠层。另外，绝缘层160也可以包含La、氮、Zr等作为杂质。
另外，说明绝缘层160的叠层结构的一个例子。绝缘层160例如包含氧、氮、硅、铪等。具体地，优选包含氧化铪及氧化硅或者氧化铪及氧氮化硅。
氧化铪及氧化铝的相对介电常数比氧化硅及氧氮化硅高。因此，使用氧化铪或氧化铝的绝缘层160可以具有比使用氧化硅的绝缘层160大的厚度，由此可以减少隧道电流引起的泄漏电流。就是说，可以实现关态电流小的晶体管。再者，与包括非晶结构的氧化铪相比，包括结晶结构的氧化铪具有的相对介电常数高。因此，为了形成关态电流小的晶体管，优选使用包括结晶结构的氧化铪。作为结晶结构的例子，可以举出单斜晶系或立方晶系等。但是，本发明的一个方式不局限于此。
此外，作为与氧化物半导体层130接触的绝缘层120及绝缘层160也可以具有氮氧化物的能级密度低的区域。作为氮氧化物的能级密度低的氧化物绝缘层，可以使用氮氧化物的释放量少的氧氮化硅膜或氮氧化物的释放量少的氧氮化铝膜等。
氮氧化物的释放量少的氧氮化硅膜是在热脱附谱分析法(TDS(ThermalDesorption Spectroscopy))中氨释放量比氮氧化物的释放量多的膜，典型的是氨释放量为1×1018个/cm3以上且5×1019个/cm3以下。此外，上述氨释放量是通过膜表面温度为50℃以上且650℃以下，优选为50℃以上且550℃以下的加热处理而得到的释放量。
通过作为绝缘层120及绝缘层160使用上述氧化物绝缘层，可以降低晶体管的阈值电压的漂移，由此可以降低晶体管的电特性变动。
作为用作栅电极层的导电层170例如可以使用Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ru、Ag、Mn、Nd、Sc、Ta及W等的导电膜。另外，也可以使用上述材料的合金或上述材料的导电氮化物。此外，也可以使用选自上述材料、上述材料的合金及上述材料的导电氮化物中的多种材料的叠层。典型的是，可以使用钨、钨与氮化钛的叠层、钨与氮化钽的叠层等。另外，也可以使用低电阻的Cu或Cu-Mn等合金或者上述材料与Cu或Cu-Mn等合金的叠层。在本实施方式中，作为导电层171使用氮化钽，作为导电层172使用钨，以便形成导电层170。
作为绝缘层175可以使用含氢的氮化硅膜或氮化铝膜等。在实施方式2所示的晶体管103、晶体管104、晶体管106、晶体管109、晶体管110及晶体管112中，通过作为绝缘层175使用含氢的绝缘膜可以使氧化物半导体层的一部分n型化。另外，氮化绝缘膜还用作阻挡水分等的膜，可以提高晶体管的可靠性。
作为绝缘层175也可以使用氧化铝膜。尤其是，优选在实施方式2所示的晶体管101、晶体管102、晶体管105、晶体管107、晶体管108及晶体管111中作为绝缘层175使用氧化铝膜。氧化铝膜的不使氢、水分等杂质以及氧透过的阻挡效果高。因此，将氧化铝膜适合用作具有如下效果的保护膜：在晶体管的制造工序中及制造晶体管之后，防止氢、水分等杂质向氧化物半导体层130混入；防止氧的从氧化物半导体层释放；防止氧的从绝缘层120的不需要的释放。另外，也可以将包含于氧化铝膜中的氧扩散到氧化物半导体层中。
在绝缘层175上优选形成有绝缘层180。作为该绝缘层可以使用包含氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪及氧化钽中的一种以上的绝缘膜。此外，该绝缘层也可以是上述材料的叠层。
在此，绝缘层180优选与绝缘层120同样地包含比化学计量组成多的氧。能够将从绝缘层180释放的氧穿过绝缘层160扩散到氧化物半导体层130的沟道形成区域，因此能够对形成在沟道形成区域中的氧缺损填补氧。由此，能够获得稳定的晶体管电特性。
为了实现半导体装置的高集成化，必须进行晶体管的微型化。另一方面，已知伴随着晶体管的微型化，晶体管的电特性劣化。尤其是，沟道宽度的缩短导致通态电流的降低。
在本发明的一个方式的晶体管107至晶体管112中，以覆盖其中形成沟道的氧化物半导体层130b的方式形成有氧化物半导体层130c，沟道形成层与栅极绝缘膜没有接触。因此，能够抑制在沟道形成层与栅极绝缘膜的界面产生的载流子散射，而可以增高晶体管的通态电流。
在本发明的一个方式的晶体管中，如上所述，以在沟道宽度方向上电性上包围氧化物半导体层130的方式形成有栅电极层(导电层170)，由此栅极电场除了在与顶面垂直的方向上之外，还在与侧面垂直的方向上施加到氧化物半导体层130。换言之，对沟道形成层整体施加栅极电场而实效沟道宽度扩大，由此可以进一步增加通态电流。
在本发明的一个方式的氧化物半导体层130具有两层或三层结构的晶体管中，通过将其中形成沟道的氧化物半导体层130b形成在氧化物半导体层130a上，来高效地抑制界面能级的产生。此外，在本发明的一个方式的氧化物半导体层130具有三层结构的晶体管中，通过将氧化物半导体层130b位于三层结构的中间，来同时得到消除从上下方混入的杂质的影响等的效果。因此，除了可以增高上述晶体管的通态电流之外，还可以实现阈值电压的稳定化及S值(亚阈值)的下降。因此，可以降低Icut(栅极电压VG为0V时的电流)，而可以降低功耗。另外，由于晶体管的阈值电压稳定，所以可以提高半导体装置的长期可靠性。此外，本发明的一个方式的晶体管可以抑制随着微细化导致的电特性劣化，由此可以说适合于集成度高的半导体装置。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
实施方式5
在本实施方式中，对实施方式3所说明的晶体管101以及晶体管107的制造方法进行说明。
首先，说明包括在衬底115中的硅晶体管的制造方法。在此，作为一个例子，说明p沟道型晶体管的制造方法。作为硅衬底使用n-型单晶硅衬底，在其表面上形成由绝缘层(也称为场氧化膜)分离的元件形成区域。元件分离区域可以使用LOCOS法(Local Oxidationof Silicon：硅局部氧化)或STI法(Shallow Trench Isolation：浅沟槽隔离)等形成。
这里衬底不局限于单晶硅衬底，还可以使用SOI(Silicon on Insulator：绝缘体上硅)衬底等。
接着，以覆盖元件形成区域的方式形成栅极绝缘膜。例如，可以通过进行加热处理使元件形成区域的表面氧化来形成氧化硅膜。此外，也可以在形成氧化硅膜之后进行氮化处理使氧化硅膜的表面氮化。
接着，以覆盖栅极绝缘膜的方式形成导电膜。作为导电膜，可以使用选自Ta、W、Ti、Mo、Al、Cu、Cr、Nb等中的元素或以上述元素为主要成分的合金材料或化合物材料。另外，可以使用通过上述元素的氮化而获得的金属氮化膜。此外，可以使用以掺杂了磷等杂质元素的多晶硅为代表的半导体材料。
接着，通过对导电膜选择性地进行蚀刻，在栅极绝缘膜上形成栅电极层。
接着，以覆盖栅电极层的方式形成氧化硅膜或氮化硅膜等绝缘膜，进行回蚀刻来在栅电极层的侧面形成侧壁。
接着，以覆盖元件形成区域以外的区域的方式选择性地形成抗蚀剂掩模，以该抗蚀剂掩模及栅电极层为掩模导入杂质元素来形成p+型杂质区域。这里，为了形成p沟道型晶体管，作为杂质元素，可以使用B或Ga等赋予p型的杂质元素。
通过上述步骤完成在硅衬底中具有活性区域的p沟道型晶体管。注意，优选在该晶体管上形成氮化硅膜或氧化铝膜等钝化膜。
接着，在形成有晶体管的硅衬底上形成层间绝缘膜，形成各种接触插头及各种布线。
接着，使用图33A至图34C说明晶体管102的制造方法。注意，附图的左侧示出晶体管的沟道长度方向的截面，右侧示出沟道宽度方向的截面。另外，由于沟道宽度方向的附图是放大图，所以各构成要素的视在膜厚度在左边的附图与右边的附图之间不同。
以下示出氧化物半导体层130具有氧化物半导体层130a、氧化物半导体层130b及氧化物半导体层130c的三层结构的例子。在氧化物半导体层130具有两层结构的情况下，使用氧化物半导体层130a及氧化物半导体层130b，在氧化物半导体层130具有单层结构的情况下，使用氧化物半导体层130b即可。
首先，在衬底115上形成绝缘层120。关于衬底115的种类及绝缘层120的材料可以参照实施方式4的说明。绝缘层120可以利用溅射法、CVD法、MBE(Molecular Beam Epitaxy：分子束外延)法等形成。
另外，也可以利用离子注入法、离子掺杂法、等离子体浸没离子注入法、等离子体处理法等对绝缘层120添加氧。通过添加氧，可以更容易地将氧从绝缘层120供应到氧化物半导体层130中。
另外，在衬底115表面由绝缘体构成，并且，杂质不会扩散到后面形成的氧化物半导体层130中的情况下，也可以不设置绝缘层120。
接着，在绝缘层120上通过溅射法、CVD法及MBE法等形成成为氧化物半导体层130a的氧化物半导体膜130A、成为氧化物半导体层130b的氧化物半导体膜130B及成为氧化物半导体层130c的氧化物半导体膜130C(参照图33A)。
当氧化物半导体层130为叠层结构时，优选使用具备装载闭锁室的多腔室成膜装置(例如，溅射装置)以不暴露于大气的方式连续地层叠各个层。优选的是，在溅射装置中的各腔室中，能够使用低温泵等吸附式真空泵进行高真空抽气(抽空到5×10-7Pa至1×10-4Pa左右)且将衬底加热到100℃以上，优选为500℃以上，来尽可能地去除对氧化物半导体来说是杂质的水等。另外，优选组合涡轮分子泵和冷阱来防止将包含碳成分或水分等的气体从排气系统倒流到腔室内。此外，也可以使用组合涡轮分子泵和低温泵的排气系统。
为了获得高纯度本征氧化物半导体，不仅需要对腔室进行高真空抽气，而且优选进行溅射气体的高纯度化。通过使被用作溅射气体的氧气体或氩气体高纯度化直到露点为-40℃以下，优选为-80℃以下，更优选为-100℃以下，能够尽可能地防止水分等混入氧化物半导体膜。
氧化物半导体膜130A、氧化物半导体膜130B及氧化物半导体膜130C可以使用实施方式4所说明的材料。另外，在作为成膜方法利用溅射法时，可以以实施方式4所说明的材料为靶材进行成膜。
注意，如在实施方式4中详细说明的那样，作为氧化物半导体膜130B，选择电子亲和势大于氧化物半导体膜130A及氧化物半导体膜130C的材料。
另外，当形成氧化物半导体膜时，优选利用溅射法。作为溅射法，可以使用RF溅射法、DC溅射法、AC溅射法等。
在形成氧化物半导体膜130C之后也可以进行第一加热处理。第一加热处理在250℃以上且650℃以下，优选为300℃以上且500℃以下的温度下且在惰性气体气氛、包含10ppm以上的氧化气体的气氛或减压下进行即可。作为第一加热处理，也可以进行惰性气体气氛下的加热处理，然后为了补充脱离了的氧而进行包含10ppm以上的氧化气体的气氛下的加热处理。通过第一加热处理，可以提高氧化物半导体膜130A、氧化物半导体膜130B及氧化物半导体膜130C的结晶性，还可以从绝缘层120、氧化物半导体膜130A、氧化物半导体膜130B及氧化物半导体膜130C去除氢或水等杂质。此外，第一加热处理也可以在后面所述的形成氧化物半导体层130a、氧化物半导体层130b及氧化物半导体层130c的蚀刻之后进行。
接着，在氧化物半导体膜130A上形成第一导电层。第一导电层例如可以使用下述方法形成。
首先，在氧化物半导体膜130A上形成第一导电膜。作为第一导电膜可以使用选自Al、Cr、Cu、Ta、Ti、Mo、W、Ni、Mn、Nd、Sc及该金属材料的合金的材料的单层或叠层。
接着，在第一导电膜上形成负型抗蚀剂膜，利用电子束曝光、液浸曝光、EUV曝光等方法对该抗蚀剂膜进行曝光，且进行显影处理，由此形成第一抗蚀剂掩模。此外，优选在第一导电膜与抗蚀剂膜之间作为密接剂形成有机涂敷膜。另外，也可以利用纳米压印法形成第一抗蚀剂掩模。
接着，使用第一抗蚀剂掩模选择性地蚀刻第一导电膜，对第一抗蚀剂掩模进行灰化，由此形成导电层。
接着，将上述导电层用作硬掩模，选择性地蚀刻氧化物半导体膜130A、氧化物半导体膜130B及氧化物半导体膜130C，去除上述导电层，形成由氧化物半导体层130a、氧化物半导体层130b及氧化物半导体层130c的叠层构成的氧化物半导体层130(参照图33B)。此外，也可以使用第一抗蚀剂掩模形成氧化物半导体层130而不形成上述导电层。这里，也可以对氧化物半导体层130注入氧离子。
接着，以覆盖氧化物半导体层130的方式形成第二导电膜。第二导电膜使用能够用于实施方式6所说明的导电层140及导电层150的材料形成即可。第二导电膜可以利用溅射法、CVD法、MBE法等形成。
接着，在成为源区域及漏区域的部分上形成第二抗蚀剂掩模。对第二导电膜的一部分进行蚀刻，形成导电层140及导电层150(参照图33C)。
接着，在氧化物半导体层130、导电层140及导电层150上形成绝缘膜160A。绝缘膜160A使用能够用于实施方式4所说明的绝缘层160的材料形成即可。绝缘膜160A可以利用溅射法、CVD法、MBE法等形成。
接着，也可以进行第二加热处理。第二加热处理可以在与第一加热处理相同的条件下进行。通过第二加热处理可以使注入到氧化物半导体层130的氧扩散到整个氧化物半导体层130。此外，也可以进行第三加热处理得到上述效果而不进行第二加热处理。
接着，在绝缘膜160A上形成成为导电层170的第三导电膜171A及第四导电膜172A。第三导电膜171A及第四导电膜172A使用能够用于实施方式4所说明的导电层171及导电层172的材料形成即可。第三导电膜171A及第四导电膜172A可以利用溅射法、CVD法、MBE法等形成。
接着，在第四导电膜172A上形成第三抗蚀剂掩模156(参照图34A)。然后，使用第三抗蚀剂掩模156选择性地蚀刻第三导电膜171A、第四导电膜172A及绝缘膜160A，形成由导电层171及导电层172构成的导电层170及绝缘层160(参照图34B)。另外，当采用不对绝缘膜160A进行蚀刻的结构时，可以制造晶体管102。
接着，在氧化物半导体层130、导电层140、导电层150、绝缘层160及导电层170上形成绝缘层175。关于绝缘层175的材料可以参照实施方式3的说明。在晶体管101中优选使用氧化铝膜。绝缘层175可以利用溅射法、CVD法、MBE法等形成。
接着，在绝缘层175上形成绝缘层180(参照图34C)。关于绝缘层180的材料可以参照实施方式4。此外，关于绝缘层180可以利用溅射法、CVD法、MBE法等形成。
另外，也可以利用离子注入法、离子掺杂法、等离子体浸没离子注入法、等离子体处理法等对绝缘层175及/或绝缘层180添加氧。通过添加氧，可以更容易地将氧从绝缘层175及/或绝缘层180供应到氧化物半导体层130中。
接着，也可以进行第三加热处理。第三加热处理可以在与第一加热处理相同的条件下进行。通过第三加热处理，容易使绝缘层120、绝缘层175、绝缘层180释放过剩氧，可以减少氧化物半导体层130的氧缺损。
接着，说明晶体管107的制造方法。注意，关于与上述晶体管101的制造方法相同的工序省略其详细说明。
在衬底115上形成绝缘层120，利用溅射法、CVD法、MBE法等在该绝缘层上形成成为氧化物半导体层130a的氧化物半导体膜130A及成为氧化物半导体层130b的氧化物半导体膜130B(参照图35A)。
接着，将第一导电膜形成在氧化物半导体膜130B上，与上述方法相同地使用第一抗蚀剂掩模形成导电层，然后以该导电层为硬掩模选择性地蚀刻氧化物半导体膜130A及氧化物半导体膜130B，去除上述导电层来形成由氧化物半导体层130a及氧化物半导体层130b构成的叠层(参照图35B)。此外，也可以使用第一抗蚀剂掩模形成该叠层而不形成硬掩模。这里，也可以对氧化物半导体层130a及氧化物半导体层130b注入氧离子。
接着，以覆盖上述叠层的方式形成第二导电膜。在成为源区域及漏区域的部分上形成第二抗蚀剂掩模，使用该第二抗蚀剂掩模蚀刻第二导电膜的一部分，形成导电层140及导电层150(参照图35C)。
接着，在氧化物半导体层130a及氧化物半导体层130b的叠层上且在导电层140及导电层150上形成成为氧化物半导体层130c的氧化物半导体膜130C。再者，在氧化物半导体膜130C上形成绝缘膜160A、第三导电膜171A及第四导电膜172A。
接着，在第四导电膜172A上形成第三抗蚀剂掩模156(参照图36A)。使用该抗蚀剂掩模选择性地蚀刻第三导电膜171A、第四导电膜172A、绝缘膜160A及氧化物半导体膜130C，形成由导电层171及导电层172构成的导电层170、绝缘层160及氧化物半导体层130c(参照图36B)。此时，如果使用第四抗蚀剂掩模蚀刻绝缘膜160A及氧化物半导体膜130C，则可以制造晶体管108。
接着，在绝缘层120、氧化物半导体层130(氧化物半导体层130a、氧化物半导体层130b、氧化物半导体层130c)、导电层140、导电层150、绝缘层160及导电层170上形成绝缘层175及绝缘层180(参照图36C)。
通过上述工序可以制造晶体管107。
接着，说明晶体管111的制造方法。注意，关于与上述晶体管102的制造方法相同的工序省略其详细说明。
在衬底115上形成绝缘层120，利用溅射法、CVD法、MBE法等在该绝缘层上形成成为氧化物半导体层130a的氧化物半导体膜130A及成为氧化物半导体层130b的氧化物半导体膜130B。将第一导电膜形成在氧化物半导体膜130B上，使用第一抗蚀剂掩模形成导电层141a(参照图37A)。
然后，以导电层141a为硬掩模选择性地蚀刻氧化物半导体膜130A及氧化物半导体膜130B，来形成由氧化物半导体层130a、氧化物半导体层130b及导电层141a构成的叠层(参照图37B)。这里，也可以对氧化物半导体层130a及氧化物半导体层130b注入氧离子。
接着，在成为源区域及漏区域的部分上形成第二抗蚀剂掩模，使用该第二抗蚀剂掩模蚀刻导电层141a的一部分，形成导电层141及导电层151(参照图37C)。
接着，在氧化物半导体层130a及氧化物半导体层130b的叠层上且在导电层141及导电层151上形成成为氧化物半导体层130c的氧化物半导体膜130C。再者，在氧化物半导体膜130C上形成绝缘膜160A、第三导电膜171A及第四导电膜172A。
接着，在第四导电膜172A上形成第三抗蚀剂掩模156(参照图38A)。使用该抗蚀剂掩模选择性地蚀刻第三导电膜171A、第四导电膜172A、绝缘膜160A及氧化物半导体膜130C，形成由导电层171及导电层172构成的导电层170、绝缘层160及氧化物半导体层130c(参照图38B)。
接着，在绝缘层120、氧化物半导体层130(氧化物半导体层130a、氧化物半导体层130b、氧化物半导体层130c)、导电层140、导电层150、绝缘层160及导电层170上形成绝缘层175及绝缘层180。
接着，在绝缘层175及绝缘层180中设置到达导电层141及导电层151的开口部，以覆盖该开口部的方式形成第五导电膜。在第五导电膜上设置第四抗蚀剂掩模，使用该抗蚀剂掩模选择性地蚀刻第五导电膜，形成导电层142及导电层152(参照图38C)。
通过上述工序可以制造晶体管107。
注意，虽然本实施方式所说明的金属膜、半导体膜及无机绝缘膜等各种膜可以典型地利用溅射法或等离子体CVD法形成，但是也可以利用热CVD法等其他方法形成。作为热CVD法的例子，可以举出MOCVD(Metal Organic Chemical VaporDeposition：有机金属化学气相沉积)法或ALD(Atomic Layer Deposition：原子层沉积)法等。
由于热CVD法是不使用等离子体的成膜方法，因此具有不产生等离子体损伤所引起的缺陷的优点。
可以以如下方法进行利用热CVD法的成膜：将源气体及氧化剂同时供应到腔室内，将腔室内的压力设定为大气压或减压，使其在衬底附近或在衬底上起反应。
另外，可以以如下方法进行利用ALD法的成膜：将腔室内的压力设定为大气压或减压，将用于反应的源气体引入腔室并起反应，并且按该顺序反复地引入气体。另外，也可以将源气体与惰性气体(氩或氮等)用作载流子气体一并地进行引入。例如，也可以将两种以上的源气体依次供应到腔室内。此时，在第一源气体起反应之后引入惰性气体，然后引入第二源气体，以防止多种源气体混合。或者，也可以不引入惰性气体而通过真空抽气将第一源气体排出，然后引入第二源气体。第一源气体附着到衬底表面且起反应来形成第一层，之后引入的第二源气体附着且起反应，由此第二层层叠在第一层上而形成薄膜。通过按该顺序反复多次地引入气体直到获得所希望的厚度为止，可以形成台阶覆盖性良好的薄膜。由于薄膜的厚度可以根据反复引入气体的次数来进行调节，因此，ALD法可以准确地调节厚度而适用于制造微型FET。
利用MOCVD法或ALD法等热CVD法可以形成以上所示的实施方式所公开的金属膜、半导体膜、无机绝缘膜等各种膜，例如，当形成In-Ga-Zn-O膜时，可以使用三甲基铟(In(CH3)3)、三甲基镓(Ga(CH3)3)及二甲基锌(Zn(CH3)2)。不局限于上述组合，也可以使用三乙基镓(Ga(C2H5)3)代替三甲基镓，并使用二乙基锌(Zn(C2H5)2)代替二甲基锌。
例如，在使用利用ALD法的成膜装置形成氧化铪膜时，使用如下两种气体：通过使包含溶剂和铪前体的液体(铪醇盐、四二甲基酰胺铪(TDMAH，Hf[N(CH3)2]4)或四(乙基甲基酰胺)铪等铪酰胺)气化而得到的源气体；以及用作氧化剂的臭氧(O3)。
例如，在使用利用ALD法的成膜装置形成氧化铝膜时，使用如下两种气体：通过使包含溶剂和铝前体的液体(三甲基铝(TMA，Al(CH3)3)等)气化而得到的源气体；以及用作氧化剂的H2O。作为其它材料有三(二甲基酰胺)铝、三异丁基铝、铝三(2,2,6,6-四甲基-3,5-庚二酮)等。
例如，在使用利用ALD法的成膜装置形成氧化硅膜时，使六氯乙硅烷附着在被成膜面上，供应氧化气体(O2、一氧化二氮)的自由基使其与附着物起反应。
例如，在使用利用ALD法的成膜装置形成钨膜时，依次引入WF6气体和B2H6气体形成初始钨膜，然后依次引入WF6气体和H2气体形成钨膜。注意，也可以使用SiH4气体代替B2H6气体。
例如，在使用利用ALD法的成膜装置形成氧化物半导体膜如In-Ga-Zn-O膜时，依次引入In(CH3)3气体和O3气体形成In-O层，然后依次引入Ga(CH3)3气体和O3气体形成GaO层，之后依次引入Zn(CH3)2和O3气体形成ZnO层。注意，这些层的顺序不局限于上述例子。此外，也可以使用这些气体来形成混合化合物层如In-Ga-O层、In-Zn-O层、Ga-Zn-O层等。注意，虽然也可以使用利用Ar等惰性气体进行鼓泡而得到的H2O气体代替O3气体，但是优选使用不包含H的O3气体。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
实施方式6
下面，说明可用于本发明的一个方式的氧化物半导体膜的结构。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态。因此，也包括该角度为-5°以上且5°以下的状态。此外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态。因此，也包括该角度为85°以上且95°以下的状态。
在本说明书中，六方晶系包括三方晶系和菱方晶系。
氧化物半导体膜大致分为非单晶氧化物半导体膜和单晶氧化物半导体膜。非单晶氧化物半导体膜包括CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：c轴取向结晶氧化物半导体)膜、多晶氧化物半导体膜、微晶氧化物半导体膜以及非晶氧化物半导体膜等。
首先，对CAAC-OS膜进行说明。
CAAC-OS膜是包含多个c轴取向的结晶部的氧化物半导体膜之一。
在利用透射电子显微镜(TEM：Transmission Electron Microscope)观察CAAC-OS膜的明视场图像与衍射图案的复合分析图像(也称为高分辨率TEM图像)中，观察到多个结晶部。然而，即使在高分辨率TEM图像中，也观察不到结晶部与结晶部之间的边界，即晶界(grain boundary)。因此，可以说在CAAC-OS膜中，不容易发生起因于晶界的电子迁移率的降低。
当从大致平行于样品面的方向观察CAAC-OS膜的截面的高分辨率TEM图像时，观察到在结晶部中金属原子配列为层状。各金属原子层具有反映了形成CAAC-OS膜的面(也称为被形成面)或CAAC-OS膜的顶面的凸凹的形状并以平行于CAAC-OS膜的被形成面或顶面的方式排列。
另一方面，根据从大致垂直于样品面的方向观察的CAAC-OS膜的平面的高分辨率TEM图像可知在结晶部中金属原子排列为三角形状或六角形状。但是，在不同的结晶部之间金属原子的排列没有规律性。
使用X射线衍射(XRD:X-Ray Diffraction)装置对CAAC-OS膜进行结构分析。例如，当利用out-of-plane(面外)法分析包括InGaZnO4的结晶的CAAC-OS膜时，在衍射角(2θ)为31°附近时会出现峰值。由于该峰值来源于InGaZnO4结晶的(009)面，由此可知CAAC-OS膜中的结晶具有c轴取向性，并且c轴朝向大致垂直于CAAC-OS膜的被形成面或顶面的方向。
注意，当利用out-of-plane法分析包括InGaZnO4结晶的CAAC-OS膜时，除了在2θ为31°附近的峰值之外，有时还在2θ为36°附近观察到峰值。2θ为36°附近的峰值意味着CAAC-OS膜的一部分中含有不具有c轴取向的结晶。优选的是，在CAAC-OS膜中在2θ为31°附近时出现峰值而在2θ为36°附近时不出现峰值。
CAAC-OS膜是杂质浓度低的氧化物半导体膜。杂质是指氢、碳、硅、过渡金属元素等氧化物半导体膜的主要成分以外的元素。尤其是，硅等元素因为其与氧的结合力比构成氧化物半导体膜的金属元素与氧的结合力更强而成为因从氧化物半导体膜夺取氧而打乱氧化物半导体膜的原子排列使得结晶性降低的主要因素。此外，铁或镍等重金属、氩、二氧化碳等因为其原子半径(分子半径)大而在包含在氧化物半导体膜内部时成为打乱氧化物半导体膜的原子排列使得结晶性降低的主要因素。注意，包含在氧化物半导体膜中的杂质有时成为载流子陷阱或载流子发生源。
此外，CAAC-OS膜是缺陷态密度低的氧化物半导体膜。例如，氧化物半导体膜中的氧缺损有时成为载流子陷阱或者通过俘获氢而成为载流子发生源。
将杂质浓度低且缺陷态密度低(氧缺损的个数少)的状态称为“高纯度本征”或“实质上高纯度本征”。高纯度本征或实质上高纯度本征的氧化物半导体膜具有较少的载流子发生源，因此可以具有较低的载流子密度。因此，使用该氧化物半导体膜的晶体管很少具有负阈值电压的电特性(也称为常开启特性)。此外，高纯度本征或实质上高纯度本征的氧化物半导体膜具有较少的载流子陷阱。因此，使用该氧化物半导体膜的晶体管的电特性变动小，而成为高可靠性晶体管。此外，被氧化物半导体膜的载流子陷阱俘获的电荷到被释放需要长时间，有时像固定电荷那样动作。因此，使用杂质浓度高且缺陷态密度高的氧化物半导体膜的晶体管的电特性有时不稳定。
此外，在使用CAAC-OS膜的晶体管中，起因于可见光或紫外光的照射的电特性的变动小。
接下来，说明微晶氧化物半导体膜。
在微晶氧化物半导体膜的高分辨率TEM图像中有观察到结晶部及观察不到明确的结晶部的区域。微晶氧化物半导体膜中含有的结晶部的尺寸大多为1nm以上且100nm以下，或1nm以上且10nm以下。尤其是，将具有尺寸为1nm以上且10nm以下或1nm以上且3nm以下的微晶的纳米晶(nc：nanocrystal)的氧化物半导体膜称为nc-OS(nanocrystalline OxideSemiconductor：纳米晶氧化物半导体)膜。另外，例如在nc-OS膜的高分辨率TEM图像中，不经常观察到明确的晶界。
nc-OS膜在微小区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中其原子排列具有周期性。另外，nc-OS膜在不同的结晶部之间观察不到晶体取向的规律性。因此，在膜整体上观察不到取向性。所以，有时nc-OS膜在某些分析方法中与非晶氧化物半导体膜没有差别。例如，在通过利用使用其束径比结晶部大的X射线的XRD装置的out-of-plane法对nc-OS膜进行结构分析时，检测不出表示结晶面的峰值。此外，在对nc-OS膜进行使用其束径比结晶部大(例如，50nm以上)的电子射线的电子衍射(选区域电子衍射)时，观察到类似光晕图案的衍射图案。另一方面，在对nc-OS膜进行使用其束径近于结晶部或者比结晶部小的电子射线的纳米束电子衍射时，观察到斑点。另外，在nc-OS膜的纳米束电子衍射图案中，有时观察到分布为圆圈状的斑点。而且，在nc-OS膜的纳米束电子衍射图案中，有时还观察到环状的区域内的多个斑点。
nc-OS膜是其规律性比非晶氧化物半导体膜高的氧化物半导体膜。因此，nc-OS膜的缺陷态密度比非晶氧化物半导体膜低。但是，nc-OS膜在不同的结晶部之间观察不到晶体取向的规律性。所以，nc-OS膜的缺陷态密度比CAAC-OS膜高。
接着，对非晶氧化物半导体膜进行说明。
非晶氧化物半导体膜是具有无序的原子排列并不具有结晶部的氧化物半导体膜。其一个例子为具有如石英那样的无定形状态的氧化物半导体膜。
在非晶氧化物半导体膜的高分辨率TEM图像中，观察不到结晶部。
使用XRD装置对非晶氧化物半导体膜进行结构分析。当利用out-of-plane法分析时，检测不到表示结晶面的峰值。另外，在非晶氧化物半导体膜的电子衍射图案中，观察到光晕图案。另外，在非晶氧化物半导体膜的纳米束电子衍射图案中，观察不到斑点，而观察到光晕图案。
此外，氧化物半导体膜有时具有呈现nc-OS膜与非晶氧化物半导体膜之间的物性的结构。将具有这种结构的氧化物半导体膜特别称为amorphous-like氧化物半导体(amorphous-like OS：amorphous-like Oxide Semiconductor，类非晶氧化物半导体)膜。
在amorphous-like OS膜的高分辨率TEM图像中，有时观察到空洞(也称为空隙)。此外，在高分辨率TEM图像中，有明确地确认到结晶部的区域及确认不到结晶部的区域。amorphous-like OS膜有时因TEM观察时的微量的电子照射而产生晶化，由此观察到结晶部的生长。另一方面，在优质的nc-OS膜中，几乎观察不到因TEM观察时的微量的电子照射而产生晶化。
此外，amorphous-like OS膜及nc-OS膜的结晶部的大小的测量可以使用高分辨率TEM图像进行。例如，InGaZnO4的结晶具有层状结构，在In-O层之间具有两个Ga-Zn-O层。InGaZnO4的结晶的单位晶格具有三个In-O层和六个Ga-Zn-O层的一共九个层在c轴方向上重叠为层状的结构。因此，这些彼此相邻的层之间的间隔与(009)面的晶格表面间隔(也称为d值)大致相等，从结晶结构分析求出其值，即0.29nm。因此，着眼于高分辨率TEM图像的晶格条纹，在晶格条纹的间隔为0.28nm以上且0.30nm以下的区域，每个晶格条纹都被认为是与InGaZnO4的结晶的a-b面对应。
注意，氧化物半导体膜例如也可以是包括非晶氧化物半导体膜、amorphous-likeOS膜、微晶氧化物半导体膜和CAAC-OS膜中的两种以上的叠层膜。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
实施方式7
根据本发明的一个方式的成像装置及包含该成像装置的半导体装置可以用于显示设备、个人计算机或具备记录媒体的图像再现装置(典型的是，能够播放记录媒体如数字通用磁盘(DVD：Digital Versatile Disc)等并具有可以显示该图像的显示器的装置)中。另外，作为可以使用根据本发明的一个方式的成像装置及包含该成像装置的半导体装置的电子设备，可以举出移动电话、包括便携式的游戏机、便携式数据终端、电子书阅读器、拍摄装置诸如视频成像机或数码相机等、护目镜型显示器(头部安装显示器)、导航系统、音频再现装置(汽车音响系统、数字音频播放器等)、复印机、传真机、打印机、多功能打印机、自动柜员机(ATM)以及自动售货机等。图39A至图39F示出这些电子设备的具体例子。
图39A是便携式游戏机，该便携式游戏机包括框体901、框体902、显示部903、显示部904、麦克风905、扬声器906、操作键907、触屏笔908以及相机909等。注意，虽然图39A所示的便携式游戏机包括两个显示部903和显示部904，但是便携式游戏机所包括的显示部的个数不限于此。可以将本发明的一个方式的成像装置用于相机909。
图39B是便携式数据终端，该便携式数据终端包括第一框体911、显示部912、相机919等。通过显示部912所具有的触摸功能可以输入且输出信息。可以将本发明的一个方式的成像装置用于相机909。
图39C是数码相机，该数码相机包括框体921、快门按钮922、麦克风923、发光部927以及透镜925等。可以将本发明的一个方式的成像装置具备在透镜925的焦点的位置上。
图39D是手表型信息终端，该手表型信息终端包括框体931、显示部932、腕带933以及相机939等。显示部932也可以是触摸屏。可以将本发明的一个方式的成像装置用于相机909。
图39E是视频摄像机，该视频摄像机包括第一框体941、第二框体942、显示部943、操作键944、透镜945、连接部946等。操作键944及透镜945设置在第一框体941中，显示部943设置在第二框体942中。并且，第一框体941和第二框体942由连接部946连接，由连接部946可以改变第一框体941和第二框体942之间的角度。显示部943所显示的影像也可以根据连接部946所形成的第一框体941和第二框体942之间的角度切换。可以将本发明的一个方式的成像装置具备在透镜945的焦点的位置上。
图39F是移动电话，在框体951中设置有显示部952、麦克风957、扬声器954、相机959、输入输出端子956以及操作用的按钮955等。可以将本发明的一个方式的成像装置用于相机959。
本实施方式可以与本说明书所示的其他的实施方式适当地组合。
符号说明
31 电路
32 电路
33 电路
34 电路
40 硅衬底
51 晶体管
52 晶体管
53 晶体管
54 晶体管
55 晶体管
56 晶体管
57 晶体管
58 晶体管
59 晶体管
60 光电二极管
61 光电二极管
62 光电二极管
63 光电二极管
65B 分光元件
65G 分光元件
65R 分光元件
66 区域
67 镜子
80 绝缘层
90 电路部
92 电路部
101 晶体管
102 晶体管
103 晶体管
104 晶体管
105 晶体管
106 晶体管
107 晶体管
108 晶体管
109 晶体管
110 晶体管
111 晶体管
112 晶体管
115 衬底
120 绝缘层
130 氧化物半导体层
130a 氧化物半导体层
130A 氧化物半导体膜
130b 氧化物半导体层
130B 氧化物半导体膜
130c 氧化物半导体层
130C 氧化物半导体膜
140 导电层
141 导电层
141a 导电层
142 导电层
150 导电层
151 导电层
152 导电层
156 抗蚀剂掩模
160 绝缘层
160A 绝缘膜
170 导电层
171 导电层
171A 导电膜
172 导电层
172A 导电膜
173 导电层
175 绝缘层
180 绝缘层
231 区域
232 区域
233 区域
331 区域
332 区域
333 区域
334 区域
335 区域
501 信号
502 信号
503 信号
504 信号
505 信号
506 信号
507 信号
508 信号
509 信号
510 信号
511 信号
512 信号
515 期间
516 期间
517 期间
615 期间
617 期间
621 期间
622 期间
623 期间
901 框体
902 框体
903 显示部
904 显示部
905 麦克风
906 扬声器
907 操作键
908 触屏笔
909 相机
911 框体
912 显示部
919 相机
921 框体
922 快门按钮
923 麦克风
925 透镜
927 发光部
931 框体
932 显示部
933 腕带
939 相机
941 框体
942 框体
943 显示部
944 操作键
945 透镜
946 连接部
951 框体
952 显示部
954 扬声器
955 按钮
956 输入输出端子
957 麦克风
959 相机
1500 元件分离层
1510 遮光层
1520 绝缘层
1540 微透镜
1541 微透镜。
Claims (10)
1.一种成像装置，包括：
像素电路；以及
分光元件，
其中，所述像素电路包括第一电路、第二电路、第三电路及第一电容元件，
所述第一电路包括第一光电转换元件、第一晶体管及第二晶体管，
所述第二电路包括第二光电转换元件、第三晶体管及第四晶体管，
所述第三电路包括第五晶体管、第六晶体管、第七晶体管及第二电容元件，
所述分光元件设置在所述第一光电转换元件或所述第二光电转换元件上，
所述第一光电转换元件的一个端子与所述第一晶体管的源极和漏极中的一个电连接，
所述第二晶体管的源极和漏极中的一个与所述第一晶体管的源极和漏极中的一个电连接，
所述第一晶体管的源极和漏极中的另一个与所述第一电容元件的一个端子电连接，
所述第二光电转换元件的一个端子与所述第三晶体管的源极和漏极中的一个电连接，
所述第四晶体管的源极和漏极中的一个与所述第三晶体管的源极和漏极中的一个电连接，
所述第四晶体管的源极和漏极中的另一个与所述第一电容元件的一个端子电连接，
所述第五晶体管的源极和漏极中的一个与所述第一电容元件的另一个端子电连接，
所述第二电容元件的一个端子与所述第一电容元件的另一个端子电连接，
所述第六晶体管的栅极与所述第一电容元件的另一个端子电连接，
并且，所述第六晶体管的源极和漏极中的一个与所述第七晶体管的源极和漏极中的一个电连接。
2.根据权利要求1所述的成像装置，
其中所述第一光电转换元件及所述第二光电转换元件具有相同的结构。
3.根据权利要求1所述的成像装置，
其中所述第一电容元件的电容值大于所述第二电容元件的电容值。
4.根据权利要求1所述的成像装置，
其中所述第一光电转换元件的一个端子、所述第一晶体管的源极和漏极中的一个以及所述第一电容元件的一个端子之间的电容值等于所述第二光电转换元件的一个端子、所述第三晶体管的源极和漏极中的一个以及所述第一电容元件的一个端子之间的电容值。
5.根据权利要求1所述的成像装置，
其中所述分光元件设置在所述第一光电转换元件上，从入射到所述像素电路的光(W)去除了与红色(R)、绿色(G)、蓝色(B)对应的波长的光成分中的任何一个的W-R、W-G或W-B的光入射到所述第一光电转换元件，合成了入射到所述像素电路的光(W)及所述去除的光的W+R、W+G或W+B入射到所述第二光电转换元件。
6.根据权利要求5所述的成像装置，
其中与包括所述像素电路的像素相邻的像素中的所述去除的光的一部分入射到所述第二光电转换元件。
7.根据权利要求1所述的成像装置，
其中所述分光元件设置在所述第二光电转换元件上，从入射到所述像素电路的光(W)去除了与红色(R)、绿色(G)、蓝色(B)对应的波长的光成分的1/2中的任何两个的W-(R/2)-(B/2)、W-(R/2)-(G/2)或W-(B/2)-(G/2)的光入射到所述第二光电转换元件，合成了入射到所述像素电路的光(W)及所述去除的光的W+(R/2)+(B/2)、W+(R/2)+(G/2)或W+(B/2)+(G/2)入射到所述第一光电转换元件。
8.根据权利要求7所述的成像装置，
其中相邻的像素中的所述去除的光的一部分入射到所述第二光电转换元件。
9.根据权利要求1所述的成像装置，
其中所述第一至第七晶体管的一部分或全部在活性层中包含氧化物半导体，所述氧化物半导体包含In、Zn及M(M为Al、Ti、Ga、Sn、Y、Zr、La、Ce、Nd或Hf)。
10.一种成像装置，包括：
权利要求1所述的成像装置；以及
显示装置、操作键或快门按钮。
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