JP2021119632A - 撮像装置 - Google Patents

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Abstract

【課題】カラーフィルタを有さず、外部の処理回路を用いた演算処理が不要な撮像装置を提供する。【解決手段】第１の回路は、第１の光電変換素子と、第１のトランジスタと、第２のトランジスタを有し、第２の回路は、第２の光電変換素子と、第３のトランジスタと、第４のトランジスタを有し、第３の回路は、第５のトランジスタと、第６のトランジスタと、第７のトランジスタと、第２の容量素子を有し、分光素子は、第１の光電変換素子または第２の光電変換素子上に設けられており、第１の回路および第２の回路は、第１の容量素子を介して第３の回路と接続されている構成とする。【選択図】図１

Description

本発明の一態様は、撮像装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・
オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明
の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装
置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を
一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、
表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
フォトセンサを有する画素がマトリクス状に配置された半導体装置として、ＣＭＯＳイメ
ージセンサが知られている。ＣＭＯＳイメージセンサは、撮像素子としてデジタルカメラ
や携帯電話などの携帯機器に多く搭載されている。最近では、撮像の高精細化や携帯機器
の小型化、低消費電力化により、ＣＭＯＳイメージセンサの画素の微細化が進んでいる。
ＣＭＯＳイメージセンサにおけるカラーの撮像データの取得は、フォトセンサ上にカラー
フィルタを形成し、当該カラーフィルタで入射光を分光した後、各色の光をフォトセンサ
で検出することによって行う。しかしながら、カラーフィルタは特定の波長範囲の光を透
過し、その他の波長の光を吸収するため、入射光の利用効率が悪い。そのため、カラーフ
ィルタの替わりに、入射光を分光する要素を用いた技術が、特許文献１で開示されている
。
国際公開２００９／１５３９３７号パンフレット
特許文献１の構成において、ＲＧＢ各色の撮像データを求めるためには、直接取得したデ
ータに対して外部の処理回路を用いた演算処理が必要である。そのため、撮像装置の低消
費電力化や高速化を行うには、上記演算処理などの省略が可能な構成であることが好まし
い。
したがって、本発明の一態様では、各色の撮像データを求めるために外部の処理回路を用
いた演算処理が不要な撮像装置を提供することを目的の一つとする。または、カラーフィ
ルタを用いずにカラー画像の撮像のできる撮像装置を提供することを目的の一つとする。
または、低消費電力の撮像装置を提供することを目的の一つとする。または、高速動作に
適した撮像装置を提供することを目的の一つとする。または、高感度の撮像装置を提供す
ることを目的の一つとする。または、ダイナミックレンジの広い撮像装置を提供すること
を目的の一つとする。または、解像度の高い撮像装置を提供することを目的の一つとする
。または、低コストの撮像装置を提供することを目的の一つとする。または、信頼性の高
い撮像装置を提供することを目的の一つとする。または、新規な撮像装置などを提供する
ことを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つと
する。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、分光素子を有する撮像装置に関する。
本発明の一態様は、画素回路と、分光素子と、を有する撮像装置であって、画素回路は、
第１の回路と、第２の回路と、第３の回路と、第１の容量素子と、を有し、第１の回路は
、第１の光電変換素子と、第１のトランジスタと、第２のトランジスタを有し、第２の回
路は、第２の光電変換素子と、第３のトランジスタと、第４のトランジスタを有し、第３
の回路は、第５のトランジスタと、第６のトランジスタと、第７のトランジスタと、第２
の容量素子を有し、分光素子は、第１の光電変換素子または第２の光電変換素子上に設け
られ、第１の光電変換素子の一方の端子は、第１のトランジスタのソースまたはドレイン
の一方と電気的に接続され、第２のトランジスタのソースまたはドレインの一方は、第１
のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタ
のソースまたはドレインの他方は、第１の容量素子の一方の端子と電気的に接続され、第
２の光電変換素子の一方の端子は、第３のトランジスタのソースまたはドレインの一方と
電気的に接続され、第４のトランジスタのソースまたはドレインの一方は、第３のトラン
ジスタのソースまたはドレインの一方と電気的に接続され、第４のトランジスタのソース
またはドレインの他方は、第１の容量素子の一方の端子と電気的に接続され、第５のトラ
ンジスタのソースまたはドレインの一方は、第１の容量素子の他方の端子と電気的に接続
され、第２の容量素子の一方の端子は、第１の容量素子の他方の端子と電気的に接続され
、第６のトランジスタのゲートは、第１の容量素子の他方の端子と電気的に接続され、第
６のトランジスタのソースまたはドレインの一方は、第７のトランジスタのソースまたは
ドレイン一方と電気的に接続されていることを特徴とする撮像装置である。
第１の光電変換素子および第２の光電変換素子は、同等の構成であることが好ましい。
第１の容量素子は、第２の容量素子よりも容量値が大きいことが好ましい。
第１の光電変換素子の一方の端子、第１のトランジスタのソースまたはドレインの一方、
および第１の容量素子の一方の端子間における容量値と、第２の光電変換素子の一方の端
子、第３のトランジスタのソースまたはドレインの一方、および第１の容量素子の一方の
端子間における容量値とは、同等であることが好ましい。
分光素子は、第１の光電変換素子上に設けられ、第１の光電変換素子には、画素回路に入
射された光（Ｗ）から、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に対応する波長の光成分のいずれ
か一つが除かれたＷ−Ｒ、Ｗ−ＧまたはＷ−Ｂの光が入射し、第２の光電変換素子には、
画素回路に入射された光（Ｗ）および除かれた光が合成されたＷ＋Ｒ、Ｗ＋ＧまたはＷ＋
Ｂが入射する構成とすることができる。
上記構成において、第２の光電変換素子には、隣接する画素における上記除かれた光の一
部が入射されてもよい。
また、分光素子は、第２の光電変換素子上に設けられ、第２の光電変換素子には、画素回
路に入射された光（Ｗ）から、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に対応する波長の光成分の
１／２のいずれか二つが除かれたＷ−（Ｒ／２）−（Ｂ／２）、Ｗ−（Ｒ／２）−（Ｇ／
２）またはＷ−（Ｂ／２）−（Ｇ／２）の光が入射し、第１の光電変換素子には、画素回
路に入射された光（Ｗ）および除かれた光が合成されたＷ＋（Ｒ／２）＋（Ｂ／２）、Ｗ
＋（Ｒ／２）＋（Ｇ／２）またはＷ＋（Ｂ／２）＋（Ｇ／２）が入射する構成とすること
もできる。
第１乃至第７のトランジスタの一部または全ては、活性層に酸化物半導体を有し、当該酸
化物半導体は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃ
ｅ、ＮｄまたはＨｆ）と、を有することが好ましい。
本発明の一態様により、各色の撮像データを求めるために外部の処理回路を用いた演算処
理が不要な撮像装置を提供することができる。または、カラーフィルタを用いずにカラー
画像の撮像のできる撮像装置を提供することができる。または、低消費電力の撮像装置を
提供することができる。または、高速動作に適した撮像装置を提供することができる。ま
たは、高感度の撮像装置を提供することができる。または、ダイナミックレンジの広い撮
像装置を提供することができる。または、解像度の高い撮像装置を提供することができる
。または、低コストの撮像装置を提供することができる。または、信頼性の高い撮像装置
を提供することができる。または、新規な撮像装置などを提供することができる。または
、新規な半導体装置などを提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は
、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面
、請求項などの記載から、これら以外の効果を抽出することが可能である。
撮像装置が有する画素の回路図。 撮像装置が有する分光素子および光電変換素子の位置関係を説明する模式図。 撮像装置が有する分光素子および光電変換素子の位置関係を説明する模式図。 画素の形態を説明する上面図。 画素の断面を説明する図。 画素回路の動作を説明するタイミングチャート。 画素回路および画素回路の動作を説明するタイミングチャート。 撮像装置が有する画素の回路図。 画素の配列を説明する図。 回路部を含む撮像装置の断面図。 湾曲した撮像装置を説明する図。 グローバルシャッタ方式の動作を説明するタイミングチャート。 ローリングシャッタ方式の動作を説明するタイミングチャート。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 半導体層を説明する上面図および断面図。 半導体層を説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 トランジスタを説明する上面図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 電子機器を説明する図。 撮像装置が有する画素の回路図。 撮像装置が有する画素の回路図。 画素の形態を説明する上面図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変
更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成
において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通
して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハ
ッチングを異なる図面間で適宜省略または変更する場合もある。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場
合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場
合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする
。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず
、図または文章に示された接続関係以外のものも、図または文章に記載されているものと
する。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層
、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であ
り、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量
素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに
、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか
流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択し
て切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、Ｘと
Ｙとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ａから出力された信号
がＢへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹ
とが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹ
とが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹと
が電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで
接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの
間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている
場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）と
が、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示
的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合
と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介
さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ
２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース
（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接
的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的
に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現
することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２
の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第
１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に
接続されている。」と表現することができる。または、「トランジスタのソース（又は第
１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子な
ど）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トラ
ンジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている
」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子な
ど）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トラン
ジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など
）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様
な表現方法を用いて、回路構成における接続の順序について規定することにより、トラン
ジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別
して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）
は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は
、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トラ
ンジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子な
ど）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジス
タのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気
的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の
接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジ
スタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介
して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、
前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン
（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電
気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現
することができる。または、「トランジスタのソース（又は第１の端子など）は、少なく
とも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気
的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタの
ソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への
電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３
の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは
、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン
（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パ
スである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成
における接続経路について規定することにより、トランジスタのソース（又は第１の端子
など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定すること
ができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ
、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、
層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されてい
る場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び
電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電
気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場
合も、その範疇に含める。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応
じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜
」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用
語を、「絶縁層」という用語に変更することが可能な場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。
本発明の一態様の撮像装置は、カラーフィルタの替わりに分光素子を用いることができる
。そのため、カラーフィルタの光による吸収の損失を抑え、光電変換素子に入射される光
量を増加させることができる。すなわち、撮像装置の感度を高めることができる。
また、分光された光から赤（Ｒ）、緑（Ｇ）、青（Ｂ）の撮像データを取り出すために、
二つの光電変換素子から得られる信号の差分を検出する方法を用いる。つまり、外部回路
による演算が不要であり、撮像装置の低消費電力化および高速化を行うことができる。
図１は、本発明の一態様の撮像装置に用いることのできる画素回路の回路図である。当該
画素回路は、光電変換部と信号生成部に大別される。説明を簡単にするために、光電変換
部は、回路３１、回路３２を有する構成として説明する。また、信号生成部は、回路３３
を有する構成として説明する。また、光電変換部と信号生成部は、容量素子Ｃ−１を介し
て接続される構成として説明する。
光電変換部における回路３１は、フォトダイオード６１、トランジスタ５１およびトラン
ジスタ５２を有する。また、回路３２は、フォトダイオード６２、トランジスタ５３およ
びトランジスタ５４を有する。
フォトダイオード６１、６２には、シリコン基板においてｐｎ型やｐｉｎ型の接合が形成
されたダイオード素子を用いることができる。または非晶質シリコン膜や微結晶シリコン
膜などを用いたｐｉｎ型ダイオード素子などを用いてもよい。なお、回路３１および回路
３２においては、フォトダイオードを有する構成を例示したが、他の光電変換素子であっ
てもよい。例えば、ダイオード接続のトランジスタを用いてもよい。また、光電効果を利
用した可変抵抗などをシリコン、ゲルマニウム、セレンなど用いて形成してもよい。
また、アバランシェ増倍という現象を利用したセレンを用いた光電変換素子を用いてもよ
い。当該光電変換素子では、入射される光量に対する電子の増幅が大きい高感度のセンサ
とすることができる。
セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレ
ンは、一例として、非晶質セレンを成膜後、熱処理することで得ればよい。なお結晶セレ
ンの結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低減させる
ことができる。
信号生成部が有する回路３３は、トランジスタ５５、トランジスタ５６、トランジスタ５
７および容量素子Ｃ−２を有する。
回路３１において、フォトダイオード６１の一方の端子は、トランジスタ５１のソースま
たはドレインの一方およびトランジスタ５２のソースまたはドレインの一方と電気的に接
続される。また、トランジスタ５２のソースまたはドレインの他方は、容量素子Ｃ−１の
一方の端子と電気的に接続される。
回路３２において、フォトダイオード６２の一方の端子は、トランジスタ５３のソースま
たはドレインの一方およびトランジスタ５４のソースまたはドレインの一方と電気的に接
続される。また、トランジスタ５４のソースまたはドレインの他方は、容量素子Ｃ−１の
一方の端子と電気的に接続される。
ここで、トランジスタ５２のソースまたはドレインの他方、トランジスタ５４のソースま
たはドレインの他方および容量素子Ｃ−１の一方の端子のそれぞれが接続されるノードを
第１の電荷蓄積部（ＦＤ１）とする。
回路３３において、トランジスタ５５のソースまたはドレインの一方、トランジスタ５６
のゲートおよび容量素子Ｃ−２の一方の端子は、容量素子Ｃ−１の他方の端子と電気的に
接続される。また、トランジスタ５６のソースまたはドレインの一方は、トランジスタ５
７のソースまたはドレインの一方と電気的に接続される。
ここで、トランジスタ５５のソースまたはドレインの一方、トランジスタ５６のゲート、
容量素子Ｃ−２の一方の端子および容量素子Ｃ−１の他方の端子のそれぞれが接続される
ノードを第２の電荷蓄積部（ＦＤ２）とする。
容量素子Ｃ−１は、容量素子Ｃ−２よりも容量値が大きいことが好ましい。また、フォト
ダイオード６１の一方の端子、トランジスタ５１のソースまたはドレインの一方、および
容量素子Ｃ−１の一方の端子間における容量値と、フォトダイオード６２の一方の端子、
トランジスタ５３のソースまたはドレインの一方、および容量素子Ｃ−１の一方の端子間
における容量値とは、同等であることが好ましい。
フォトダイオード６１、６２の他方の端子は、配線ＶＰＤに電気的に接続される。また、
トランジスタ５１、５３のソースまたはドレインの他方は、配線ＶＰＲに電気的に接続さ
れる。また、トランジスタ５５のソースまたはドレインの他方は、配線ＶＦＲに電気的に
接続される。また、容量素子Ｃ−２の他方の端子は、配線ＶＣに電気的に接続される。ま
た、トランジスタ５６のソースまたはドレインの他方は、配線ＶＯと電気的に接続される
。なお、配線ＶＰＤと配線ＶＣは、共通配線とすることができる。また、図１の構成にお
いて、配線ＶＰＲ、配線ＶＦＲおよび配線ＶＯは、共通配線とすることができる。
また、トランジスタ５１、５３のゲートは、配線ＰＲに電気的に接続される。また、トラ
ンジスタ５２のゲートは、配線ＴＸ１に電気的に接続され、トランジスタ５４のゲートは
、配線ＴＸ２に電気的に接続される。また、トランジスタ５５のゲートは、配線ＦＲに電
気的に接続される。また、トランジスタ５７のゲートは、配線ＳＥＬに電気的に接続され
、ソースまたはドレインの他方は配線ＯＵＴに電気的に接続される。
なお、配線ＶＯには、ＧＮＤ、ＶＳＳ、ＶＤＤなどの電位が供給されていてもよい。ここ
で、電位や電圧は相対的なものである。そのため、ＧＮＤの電位の大きさは、必ずしも、
０ボルトであるとは限らないものとする。
フォトダイオード６１（ＰＤ１）、フォトダイオード６２（ＰＤ２）は受光素子であり、
画素回路に入射した光に応じた電流を生成する機能を有することができる。トランジスタ
５２、５４は、フォトダイオード６１、６２による電荷蓄積部（ＦＤ１）への電荷蓄積を
制御する機能を有することができる。トランジスタ５１、５３は、電荷蓄積部（ＦＤ１）
の電位をリセットする動作を行う機能を有することができる。トランジスタ５５は、電荷
蓄積部（ＦＤ２）を電位のリセットする動作を行う機能を有することができる。トランジ
スタ５６は、電荷蓄積部（ＦＤ２）の電位に応じた信号を出力する動作を行う機能を有す
ることができる。トランジスタ５７は、読み出し時に画素回路の選択を制御する動作を行
う機能を有することができる。
なお、配線ＶＰＲ、配線ＶＰＤ、配線ＶＣ、配線ＶＦＲおよび配線ＶＯは、電源線として
の機能を有することができる。また、配線ＰＲ、配線ＴＸ１、配線ＴＸ２、配線ＦＲ、配
線ＳＥＬおよび配線ＯＵＴは、信号線としての機能を有することができる。
図２（Ａ）、（Ｂ）、（Ｃ）は、本発明の一態様の撮像装置が有する分光素子と、光電変
換素子の位置関係を説明する模式図である。
図２（Ａ）は、赤（Ｒ）の撮像データを検出するための二つの画素（Ｐｉｘｅｌ−Ｒ１お
よびＰｉｘｅｌ−Ｒ２）が隣接した状態を示している。ここで、ＰＤ１は、図１に示すフ
ォトダイオード６１に相当し、ＰＤ２は、フォトダイオード６２に相当する。
分光素子６５Ｒは、ＰＤ１上に設けられる。分光素子６５Ｒには、撮像の対象となる光（
Ｗ：ＲＧＢの光成分を含む白色光に相当）が入射される。分光素子６５Ｒに入射されたＷ
は分光され、Ｒの波長成分を中心とした光（Ｒ）と、ＷからＲの波長成分を中心とした光
を除く光（Ｗ−Ｒ）に分けられる。
Ｗ−Ｒは、分光素子６５Ｒ内をほぼ直進するように分光素子６５Ｒから射出し、ＰＤ１に
入射される。また、ＲはＷ−Ｒとは異なる角度で分光素子６５Ｒから射出し、ＰＤ２に入
射される。
なお、図２（Ａ）では、分光素子６５Ｒ端からＲ／２が２方向に射出する場合を示してい
る。この場合、Ｐｉｘｅｌ−Ｒ１のＰＤ２には、隣接する画素であるＰｉｘｅｌ−Ｒ２の
分光素子６５Ｒから射出されたＲ／２が合成されることでＲが照射されることになる。ま
た、ＰＤ２には、当該Ｒと分光素子６５Ｒを介さないＷが合成されたＷ＋Ｒが入射される
ことなる。
また、図２（Ａ）では、分光素子６５ＲからＲ／２が２方向に射出する構成を示したが、
図３（Ａ）に示すように、Ｒが１方向に射出する構成であってもよい。
図２（Ｂ）は、青（Ｂ）のデータを検出するための二つの画素（Ｐｉｘｅｌ−Ｂ１および
Ｐｉｘｅｌ−Ｂ２）が隣接した状態を示している。ここで、ＰＤ１は、図１に示すフォト
ダイオード６１に相当し、ＰＤ２はフォトダイオード６２に相当する。
分光素子６５Ｂは、ＰＤ１上に設けられる。分光素子６５Ｂには、撮像の対象となる入射
光（Ｗ）が入射される。分光素子６５Ｂに入射されたＷは分光され、Ｂの波長成分を中心
とした光（Ｂ）と、ＷからＢの波長成分を中心とした光を除く光（Ｗ−Ｂ）に分けられる
。
図２（Ｂ）において、ＰＤ１にＷ−Ｂが入射される説明およびＰＤ２にＷ＋Ｂが入射され
る説明は、上記Ｒの撮像データを検出するため画素の説明と同様である。また、図２（Ｂ
）の構成に替えて、図３（Ｂ）の構成としてもよい。
図２（Ｃ）は、緑（Ｇ）の撮像データを検出する二つの画素（Ｐｉｘｅｌ−Ｇ１およびＰ
ｉｘｅｌ−Ｇ２）が隣接した状態を示している。ここで、ＰＤ１は、図１に示すフォトダ
イオード６１に相当し、ＰＤ２はフォトダイオード６２に相当する。
分光素子６５Ｇは、ＰＤ１上に設けられる。分光素子６５Ｇには、撮像の対象となる光（
Ｗ：ＲＧＢが合成された白色光に相当）が入射される。分光素子６５Ｇに入射されたＷは
分光され、Ｒの波長成分を中心とした光の一部（Ｒ／２）と、Ｂの波長成分を中心とした
光の一部（Ｂ／２）と、ＷからＲ／２およびＢ／２を除く光（Ｗ−（Ｒ／２）−（Ｂ／２
））に分けられる。
Ｗ−（Ｒ／２）−（Ｂ／２）は、分光素子６５Ｒ内をほぼ直進するように分光素子６５Ｒ
から射出し、ＰＤ２に入射される。また、Ｒ／２およびＢ／２は、Ｗ−（Ｒ／２）−（Ｂ
／２）とは異なる角度で分光素子６５Ｇから射出する。例えば、図２（Ｃ）に示すように
、Ｐｉｘｅｌ−Ｇ１の分光素子６５Ｇから射出されたＲ／２は、Ｐｉｘｅｌ−Ｇ１のＰＤ
１に入射され、Ｂ／２は、隣接するＰｉｘｅｌ−Ｇ２のＰＤ１に入射される。または、図
３（Ｃ）に示すように、Ｒ／２およびＢ／２が分光素子６５Ｇから同じ方向に射出する構
成とすることもできる。
なお、図２（Ａ）、（Ｂ）および図３（Ａ）、（Ｂ）は、ＲまたはＢの撮像データを得る
ための形態として説明したが、分光素子を変更することで、Ｇの撮像データを得るための
形態とすることもできる。また、図２（Ｃ）および図３（Ｃ）は、Ｇの撮像データを得る
ための形態として説明したが、分光素子を変更することで、ＲまたはＢの撮像データを得
るための形態とすることもできる。
図４（Ａ）、（Ｂ）は、画素の上面の形態の一例である。図４（Ａ）は、図２（Ａ）また
は図３（Ａ）に示すＲの撮像データを得るための画素として図示したが、図２（Ｂ）また
は図３（Ｂ）に示すＢの撮像データを得るための画素も同じ構成とすることができる。
本発明の一態様では、ＰＤ１およびＰＤ２から出力される信号の差分を利用するため、両
者の電気特性は同等であることが好ましい。すなわち、ＰＤ１およびＰＤ２は、同等の構
成であることが好ましい。なお、両者の電気特性が同等であれば、構成が異なっていても
よい。
分光素子６５Ｒは、ＰＤ１の中央付近の上方に配置され、分光素子６５Ｒから分光された
Ｒの波長成分を中心とした光は、ＰＤ２が設けられた方向に射出される。画素は微細であ
り、画素全体に照射される外光のうち、ＰＤ１の上方およびＰＤ２の上方には、ほぼ同じ
光量の光が入射される。ＰＤ１の上方に入射された光は分光素子６５Ｒに導かれてＷ−Ｒ
およびＲに分光される。したがって、図２（Ａ）の構成においては、Ｗ−ＲはＰＤ１に入
射され、Ｒ／２はＰＤ２と、隣接する画素のＰＤ２のそれぞれに入射される。図３（Ａ）
の構成においては、Ｒが同じ画素のＰＤ２に入射される。
図４（Ｂ）は、図２（Ｃ）または図３（Ｃ）に示すＧの撮像データを得るための画素であ
る。分光素子６５Ｒは、ＰＤ２の中央付近の上方に配置され、分光素子６５Ｇから分光さ
れたＲおよびＢの波長成分を中心とした光は、ＰＤ１が設けられた方向に射出される。Ｒ
の撮像データを得るための画素と同様に、ＰＤ１の上方およびＰＤ２の上方には、ほぼ同
じ光量の光が入射される。ＰＤ２の上方に入射された光は、図４（Ｂ）に示す領域６６に
導かれ、当該領域に入射される半分の光が分光素子６５Ｇに入射される。つまり、分光素
子６５Ｇから射出されるＲおよびＢの波長成分を中心とした光は、Ｒ／２およびＢ／２と
なる。したがって、図２（Ｃ）の構成においては、Ｗ−（Ｒ／２）−（Ｂ／２）はＰＤ２
に入射され、Ｒ／２およびＢ／２はＰＤ１と、隣接する画素のＰＤ１に別々に入射される
。図３（Ｃ）の構成においては、Ｒ／２およびＢ／２が同じ画素のＰＤ１に入射される。
なお、図４（Ａ）、（Ｂ）では、画素、フォトダイオード、および分光素子の上面形状が
矩形である形態を示したが、これに限らない。上記要素の上面形状は、円形、六角形等の
多角形などであってもよい。例えば、図４（Ｃ）に示す図４（Ａ）の変形例のように、画
素が二つの六角形が隣接するような多角形であり、フォトダイオードが略六角形であり、
分光素子が略円形であってもよい。また、上記の矩形、六角形等の多角形の要素が有する
角部は、曲率を有していてもよい。
図５（Ａ）は、Ｒの撮像データを得るための画素の断面の一例である。ＰＤ１およびＰＤ
２は素子分離層１５００を介して分離され、素子分離層１５００上には、混色を防止する
遮光層１５１０が設けられる。フォトダイオード（ＰＤ１、ＰＤ２）上には、可視光に対
して透光性の高い絶縁層１５２０が設けられ、絶縁層１５２０上にフォトダイオードと一
対となるようにマイクロレンズ１５４０が設けられる。
そして、マイクロレンズ１５４０を通過した光の光路上に分光素子６５Ｒが設けられてい
る。分光素子６５Ｒの種類は限定されず、例えば、プリズムや回折格子などの光学素子を
用いることができる。または、可視光に対して透光性を有する高屈折率の板状体などを分
光素子として用いることもできる。例えば、当該高屈折率の板状体は窒化シリコン膜など
で形成するができる。また、分光素子に他の要素の組み合わせてもよい。例えば、プリズ
ム、回折格子、高屈折率の板状体などの分光素子と、ミラー、導光板などの要素を組み合
わせてもよい。
一例として、図５（Ｂ）には、分光素子６５Ｒとミラー６７との組み合わせた形態を示し
ている。ミラー６７を用いることによって、分光素子６５Ｒから射出された光の光路の自
由度を高めることができる。なお、ミラーは金属などの反射率の高い材料で形成できるほ
か、屈折率の異なる材料を組み合わせて全反射を起こさせる構成であってもよい。また、
図４２は、図５（Ｂ）における画素の上面図一例である。
また、図５（Ｃ）に示すように、フォトダイオード上にもマイクロレンズ１５４１を設け
てもよい。
なお、図５（Ａ）、（Ｂ）、（Ｃ）では、Ｒの撮像データを得るための画素として説明し
たが、Ｂの撮像データを得るための画素およびＧの撮像データを得るための画素も同様の
構成とすることができる。また、上記画素の構成は限定されず、上記以外の絶縁層、上記
以外の遮光層、パッシベーション層膜、接着層、反射防止膜、光吸収層などを有していて
もよい。また、マイクロレンズ１５４０とフォトダイオード（ＰＤ１、ＰＤ２）との間に
着色層を有していてもよい。
次に、図１に示す回路を有し、Ｒの撮像データを得るため画素の動作について説明する。
図６（Ａ）は、当該画素の動作を説明するタイミングチャートである。ここで、配線ＶＰ
Ｄは低電位、配線ＶＰＲは高電位、配線ＶＣは低電位、配線ＶＦＲは高電位、配線ＶＯは
高電位とする。
時刻Ｔ１乃至時刻Ｔ２において、配線ＰＲを”Ｈ”、配線ＦＲを”Ｈ”、配線ＴＸ１を”
Ｈ”、配線ＴＸ２を”Ｈ”とする。このとき、ノードＦＤ２の電位は配線ＶＦＲの電位に
設定され、ノードＦＤ１の電位は配線ＶＰＲの電位に設定される（リセット動作）。
時刻Ｔ２乃至時刻Ｔ３において、配線ＰＲを”Ｌ”、配線ＦＲを”Ｈ”、配線ＴＸ１を”
Ｈ”、配線ＴＸ２を”Ｌ”とする。このとき、フォトダイオード６１（ＰＤ１）に照射す
る光、すなわち、Ｗ−Ｒの光強度（Ｉ（Ｗ−Ｒ））に比例して、ノードＦＤ１の電位はΔ
Ｖ１’低下する（数式（１）参照、α’は比例係数）。なお、フォトダイオード６１（Ｐ
Ｄ１）に照射する光が強い程、ノードＦＤ１の電位は早く低下する（蓄積動作１）。
Figure 2021119632
時刻Ｔ３において、配線ＦＲを”Ｌ”、配線ＴＸ１を”Ｌ”とする。このとき、ノードＦ
Ｄ２の電位は、配線ＶＰＲの電位に保持される。また、ノードＦＤ１の電位は配線ＶＰＲ
の電位からΔＶ１’低下した電位に保持される。
時刻Ｔ４乃至時刻Ｔ５において、配線ＰＲを”Ｈ”とする。このとき、フォトダイオード
６１（ＰＤ１）のカソードの電位及びフォトダイオード６２（ＰＤ２）のカソードの電位
は、配線ＶＰＲの電位に設定される（リセット動作２）。時刻Ｔ３乃至時刻Ｔ５において
は、フォトダイオード６１（ＰＤ１）及びフォトダイオード６２（ＰＤ２）のカソードの
電位は下がるため、時刻Ｔ５（配線ＴＸ１および配線ＴＸ２を”Ｈ”）の前にカソードの
電位を配線ＶＰＲの電位にしておくことが好ましい。このようにすることで、時刻Ｔ５の
直後にノードＦＤ１の電位が急激に落ち込む現象、すなわち、ノイズとなる現象がなくな
り、撮像データを精度良く取得することができる。
なお、同様の効果を得る目的で、容量素子Ｃ−１の容量値をフォトダイオード６１（ＰＤ
１）のカソードの容量値及びフォトダイオード６２（ＰＤ２）のカソードの容量値より十
分大きくすることが好ましい。
時刻Ｔ５乃至時刻Ｔ６において、配線ＰＲを”Ｈ”、配線ＦＲを”Ｌ”、配線ＴＸ１を”
Ｈ”、配線ＴＸ２を”Ｈ”とする。このとき、ノードＦＤ１の電位は、配線ＶＰＲの電位
に設定される。すなわち、ノードＦＤ１の電位は、時刻Ｔ３乃至時刻Ｔ４よりもΔＶ１’
上昇する。ここで、ノードＦＤ２の電位は、容量素子Ｃ−１の容量Ｃ１と、容量素子Ｃ−
２の容量Ｃ２及びトランジスタ５６のゲート容量Ｃｇの合成容量と、の容量結合により、
ΔＶ１上昇する（数式（２）参照、αは比例係数）。
Figure 2021119632
時刻Ｔ６乃至時刻Ｔ７において、配線ＰＲを”Ｌ”、配線ＦＲを”Ｌ”、配線ＴＸ１を”
Ｌ”、配線ＴＸ２を”Ｈ”とする。このとき、フォトダイオード６２（ＰＤ２）に照射す
る光、すなわち、Ｗ＋Ｒの光強度（Ｉ（Ｗ＋Ｒ））に比例して、ノードＦＤ１の電位はΔ
Ｖ２’低下する（数式（３）参照）。なお、フォトダイオード６２（ＰＤ２）に照射する
光が強い程、ノードＦＤ１の電位は低下する（蓄積動作２）。
Figure 2021119632
また、ノードＦＤ２の電位は、ΔＶ２低下する（数式（４）参照）。すなわち、ノードＦ
Ｄ２の電位は、配線ＶＦＲの電位に対し、ΔＶ２−ΔＶ１低い電位となる。ここで、数式
（５）が成り立つとすると、ΔＶ２−ΔＶ１＝２αＩＲ（数式（６）参照）であることか
ら、ノードＦＤ２の電位は、入射光ＷのＲ成分に依存した電位となる。
Figure 2021119632
Figure 2021119632
Figure 2021119632
時刻Ｔ８乃至時刻Ｔ９において、配線ＳＥＬを”Ｈ”とする（選択動作）。このとき、配
線ＯＵＴには、ノードＦＤ２の電位に応じた電位が出力される。すなわち、入射光ＷのＲ
成分に依存した撮像データが取得することができる。ここで、ノードＦＤ２の電位が高い
程、配線ＯＵＴの電位は高くなる。すなわち、入射光ＷのＲ成分の光強度が強い程、配線
ＯＵＴの電位は高くなる。
以上は、Ｒの撮像データを得るための動作として説明したが、Ｂの撮像データを得るため
の動作も同様に行うことができる。
次に、Ｇの撮像データを得るため画素の動作について説明する。図６（Ｂ）は、当該画素
の動作を説明するタイミングチャートである。Ｇの撮像データを得るため画素においては
、フォトダイオード６１（ＰＤ１）にＷ＋（Ｒ／２）＋（Ｂ／２）が入射され、フォトダ
イオード６２（ＰＤ２）にＷ−（Ｒ／２）−（Ｂ／２）が入射される。
図６（Ｂ）のタイミングチャートでは、時刻Ｔ６乃至時刻Ｔ７の期間が時刻Ｔ２乃至時刻
Ｔ３の３倍（Ａ：Ｂ＝１：３）となっている点が図６（Ａ）のタイミングチャートと異な
る。つまり、図６（Ａ）の説明におけるΔＶ１およびΔＶ２は、数式（７）、（８）のよ
うに置き換えることができる。
Figure 2021119632
Figure 2021119632
したがって、ノードＦＤ２の電位は、配線ＶＦＲの電位に対し、ΔＶ２−ΔＶ１低い電位
となる。ここで、数式９が成り立つとすると、ΔＶ２−ΔＶ１＝２αＩＧ（数式（１０）
参照）であることから、ノードＦＤ２の電位は、入射光ＷのＧ成分に依存した電位となる
。
Figure 2021119632
Figure 2021119632
なお、上記においては、期間を調整することにより受光量を調整したが、フォトダイオー
ドの受光面積を調整することにより受光量を調整することもできる。例えば、受光面積を
ＰＤ１：ＰＤ２＝１：３とし、Ａ：Ｂ＝１：１として動作を行うことによりＧの撮像デー
タを得ることができる。
配線ＯＵＴのデータは、読み出し回路におけるＡ／Ｄ変換回路でデジタルデータに変換し
た後、画像データとして出力する構成が可能である。なお、差分演算を画素外の読み出し
回路で行う構成も可能ではあるが、差分演算を画素内で行うことで、露光時間を長くする
ことが容易になる。
また、画素を構成するトランジスタの一部または全てに、オフ電流の優れた酸化物半導体
を有するトランジスタを用いることが好ましい。当該トランジスタを用いることで、電荷
保持特性の高い画素を構成することができる。このような構成では、被減算データを保持
しておくことが容易になり、画素内で差分演算する構成に適する。
また、酸化物半導体を有するトランジスタを画素回路に用いると、撮像のダイナミックレ
ンジを拡大することができる。図１（Ａ）に示す回路構成では、フォトダイオード６１、
６２に入射される光の強度が大きいときにノードＦＤ１の電位が小さくなる。酸化物半導
体を用いたトランジスタは極めてオフ電流が低いため、ゲート電位が極めて小さい場合に
おいても当該ゲート電位に応じた電流を正確に出力することができる。したがって、検出
することのできる照度のレンジ、すなわちダイナミックレンジを広げることができる。
また、酸化物半導体を有するトランジスタの低いオフ電流特性によってノードＦＤ１およ
びノードＦＤ２で電荷を保持できる期間を極めて長くすることができる。そのため、回路
構成や動作方法を複雑にすることなく全画素で同時に電荷の蓄積動作を行うグローバルシ
ャッタ方式を適用することができる。したがって、被写体が動体であっても歪の小さい画
像を容易に得ることができる。また、グローバルシャッタ方式により露光時間（電荷の蓄
積動作を行う期間）を長くすることもできることから、低照度環境における撮像にも適す
る。
また、ノードＦＤ１、ノードＦＤ２の電位を制御するためのトランジスタなどはノイズの
少ないトランジスタが求められる。後述する二層または三層の酸化物半導体層を有するト
ランジスタはチャネルが埋め込み型であり、極めてノイズに強い特性を有する。したがっ
て、当該トランジスタを用いることでノイズの少ない画像を得ることができる。
以上の本発明の一態様によって、カラーフィルタを用いることなく、入射光Ｗから、Ｒ、
Ｇ、Ｂ成分毎の撮像データを取得することができる。なお、上記においては、ＲおよびＢ
を分光する分光素子を用いて差分検出によりＧを求める形態を示したが、ＲおよびＧを分
光する分光素子を用いて差分検出によりＢを求める形態とすることもできる。また、Ｂお
よびＧを分光する分光素子を用いて差分検出によりＲを求める形態とすることもできる。
また、本発明の一態様の撮像装置に用いることのできる画素回路は、図４０（Ａ）に示す
ように、光電変換部が回路３１の一つで構成されている形態であってもよい。この場合、
図１の回路の動作の説明におけるＰＤ１に照射される光とＰＤ２に照射される光を交互に
図４０（Ａ）に示すＰＤ１に照射することによって各色の撮像データを得ることができる
。
また、光電変換部が３個以上の回路を有する構成であってもよい。例えば、図４０（Ｂ）
に示す画素回路では、光電変換部が回路３１、回路３２、ならびにフォトダイオード６３
（ＰＤ３）、トランジスタ５８およびトランジスタ５９を有する回路３４を有している。
また、本発明の一態様の撮像装置に用いることのできる画素回路は、図７（Ａ）に示すよ
うに、図１に示す回路とフォトダイオードの接続の向きが異なっていてもよい。この場合
、配線ＶＰＤは高電位、配線ＶＰＲは低電位、配線ＶＣは低電位、配線ＶＦＲは高電位、
配線ＶＯは高電位とする。
ＲおよびＢの撮像データを得るため画素の動作に関しては、図６（Ａ）に示すタイミング
チャートと同様に信号を入力することができ、ＦＤ１およびＦＤ２の電位は、図７（Ｂ）
のタイミングチャートに示すように変化する。時刻Ｔ７において、ノードＦＤ２の電位は
、配線ＶＦＲの電位に対し、ΔＶ２−ΔＶ１高い電位となる。また、Ｇの撮像データを得
るには、図６（Ｂ）のタイミングチャートと同様に、図７（Ｂ）のタイミングチャートに
おいても、時刻Ｔ６乃至時刻Ｔ７の期間を時刻Ｔ２乃至時刻Ｔ３の３倍とすればよい。ま
たは、フォトダイオードの受光面積をＰＤ１：ＰＤ２＝１：３とすればよい。
また、本発明の一態様の撮像装置に用いることのできる画素回路は、図８に示すように、
図１に示す回路からトランジスタ５１およびトランジスタ５３を除く構成とすることもで
きる。この場合、配線ＶＣは低電位、配線ＶＦＲは高電位、配線ＶＯは高電位とする。な
お、配線ＰＲは、電源線としても機能する。
この場合、ノードＦＤ１のリセット動作は、配線ＰＲを高電位にすることで行うことがで
きる。定められた期間において、配線ＰＲを高電位とするとＰＤ１、ＰＤ２には順方向バ
イアスがかかる。当該機関において、ＴＸ１、ＴＸ２を”Ｈ”にすることでノードＦＤ１
を配線ＰＲの電位に設定することができる。また、定められた期間において、配線ＰＲを
低電位とするとＰＤ１、ＰＤ２には逆方向バイアスがかかる。当該機関において、ＴＸ１
、ＴＸ２を”Ｈ”にすることで蓄積動作を行うことができる。なお、これらの動作には、
図６（Ａ）、（Ｂ）に示すタイミングチャートを用いることができる。
また、図８に示す画素回路の構成は、図４１（Ａ）に示すように、光電変換部を回路３１
の一つで構成されていてもよい。また、図４１（Ｂ）に示すように、光電変換部を３個以
上の回路で構成してもよい。
なお、上記Ｒ、Ｇ、Ｂの撮像データを得るための画素の配列は、例えば、図９（Ａ）、（
Ｂ）に示す形態とすることができる。図９（Ａ）、（Ｂ）は、３×３の画素の上面形態の
一例を示し、ＲＧＢの順序は限定されない。ＲおよびＢの撮像データを得るための画素に
おいては、分光素子の符号の下側にＰＤ１が設けられている。また、Ｇの撮像データを得
るための画素においては、分光素子の符号の下側にＰＤ２が設けられている。
またＲ、Ｇ、Ｂのうち、いずれか１成分をカラーフィルタを用いて分光する構成としても
よい。図９（Ｃ）は一例であり、Ｒの撮像データを得るための画素上にカラーフィルタ（
Ｒ）を設けた形態である。また、Ｒ、Ｇ、Ｂのうち、いずれか２成分をカラーフィルタを
用いて分光する構成としてもよい。図９（Ｄ）は一例であり、ＲおよびＧの撮像データを
得るための画素上にそれぞれカラーフィルタ（Ｒ）、カラーフィルタ（Ｇ）を設けた形態
である。このような構成とすることで、分光素子またはカラーフィルタの作製が容易にな
り、微細化、低コスト化が容易となる。
なお、図９（Ａ）乃至図９（Ｄ）では、縦方向にＲＧＢが並ぶ形態を示したが、ＲＧＢが
横方向に並ぶ形態であってもよい。また、図９（Ｅ）に示すように半ピッチずれた画素を
有する構成であってもよい。図９（Ｅ）の構成は、カラーフィルタを有する構成にも適用
することができる。
図１０（Ａ）は、回路部を含む撮像装置の断面図の一例である。回路部９０は、シリコン
基板に活性領域を有するトランジスタ５１と、酸化物半導体を活性層とするトランジスタ
５２との組み合わせであり、例えば、インバータ回路やメモリ回路などを構成することが
できる。また、回路部９２は、シリコン基板４０に形成されるフォトダイオード６０と、
酸化物半導体を活性層とするトランジスタ５６との組み合わせであり、例えば、図１に示
す回路３１または回路３２などを構成することができる。なお、破線で示す配線およびコ
ンタクトプラグは、他の配線およびコンタクトプラグと奥行き方向の位置が異なることを
示している。
ここで、回路部９２は、図１に示す光電変換部の一部に相当し、フォトダイオード６０は
、例えば、図１に示すフォトダイオード６１またはフォトダイオード６２に相当する。ま
た、トランジスタ５６は、図１に示すトランジスタ５１またはトランジスタ５３に相当す
る。
図１０（Ａ）において、フォトダイオード６０と、トランジスタ５６とを重なるように形
成することができるため、画素の集積度を高めることができる。すなわち、撮像装置の解
像度を高めることができる。また、回路部９２の占有領域においてシリコン基板４０には
トランジスタが形成されていないため、フォトダイオードの面積を広くすることができる
。したがって、低照度環境においてもノイズの少ない画像を得ることができる。
なお、図１０では、フォトダイオード６０とトランジスタ５１は、同じシリコン基板４０
に設ける構成を図示しているが、これに限らない、例えば、トランジスタ５１をシリコン
基板４０に設け、別の基板に作製したフォトダイオードを貼り合わせてもよい。また、ト
ランジスタ５１をシリコン基板４０に設けず、トランジスタ５２、５６と同様に酸化物半
導体を活性層とするトランジスタで設けてもよい。また、図１０（Ｂ）に示すようにトラ
ンジスタ５１、５２、５６をシリコン基板４０に設けてもよい（トランジスタ５２は図示
せず）。また、トランジスタ５１以外の素子もシリコン基板４０に設けてもよい。たとえ
ば、シリコン基板４０に、容量素子、ダイオード、抵抗素子、などを設けてもよい。
なお、図１０（Ａ）に示す構成において、トランジスタ５１およびフォトダイオード６０
を有すと、トランジスタ５２およびトランジスタ５６との間には絶縁層８０が設けられる
。
トランジスタ５１の活性領域近傍に設けられる絶縁層中の水素はシリコンのダングリング
ボンドを終端する。したがって、当該水素はトランジスタ５１の信頼性を向上させる効果
がある。一方、トランジスタ５２およびトランジスタ５６等の活性層である酸化物半導体
層の近傍に設けられる絶縁層中の水素は、酸化物半導体中にキャリアを生成する要因の一
つとなる。そのため、当該水素はトランジスタ５２およびトランジスタ５６等の信頼性を
低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジ
スタを有する一方の層と、酸化物半導体を用いたトランジスタを有する他方の層を積層す
る場合、これらの間に水素の拡散を防止する機能を有する絶縁層８０を設けることが好ま
しい。絶縁層８０により、一方の層に水素を閉じ込めることでトランジスタ５１の信頼性
を向上することができる。また、一方の層から他方の層への水素の拡散が抑制されること
でトランジスタ５２およびトランジスタ５６等の信頼性も同時に向上させることができる
。
絶縁層８０としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、
酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒
化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
また、シリコン基板４０はバルクのシリコン基板に限らず、ＳＯＩ基板であってもよい。
また、シリコン基板４０に替えて、ゲルマニウム、シリコンゲルマニウム、炭化シリコン
、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導
体を材料とする基板を用いることもできる。
なお、トランジスタ５１は、プレーナ型のトランジスタだけでなく、様々なタイプのトラ
ンジスタとすることができる。例えば、ＦＩＮ（フィン）型、ＴＲＩ−ＧＡＴＥ（トライ
ゲート）型などのトランジスタなどとすることができる。
また、トランジスタ５６は、状況に応じて酸化物半導体だけでなく、様々な半導体を有す
ることができる。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコ
ン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半
導体などを有することもできる。
また、撮像装置は、図１１（Ａ１）及び図１１（Ｂ１）に示すように湾曲させてもよい。
図１１（Ａ１）は、撮像装置を同図中の二点鎖線Ｘ１−Ｘ２の方向に湾曲させた状態を示
している。図１１（Ａ２）は、図１１（Ａ１）中の二点鎖線Ｘ１−Ｘ２で示した部位の断
面図である。図１１（Ａ３）は、図１１（Ａ１）中の二点鎖線Ｙ１−Ｙ２で示した部位の
断面図である。
図１１（Ｂ１）は、撮像装置を同図中の二点鎖線Ｘ３−Ｘ４の方向に湾曲させ、かつ、同
図中の二点鎖線Ｙ３−Ｙ４の方向に湾曲させた状態を示している。図１１（Ｂ２）は、図
１１（Ｂ１）中の二点鎖線Ｘ３−Ｘ４で示した部位の断面図である。図１１（Ｂ３）は、
図１１（Ｂ１）中の二点鎖線Ｙ３−Ｙ４で示した部位の断面図である。
撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮
像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、
収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた半導体装置などの小型
化や軽量化を容易とすることができる。また、撮像された画像の品質を向上させる事がで
きる。
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態
において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定さ
れない。例えば、本発明の一態様として、撮像装置に適用した場合の例を示したが、本発
明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の
一態様は、撮像装置に適用しなくてもよい。例えば、本発明の一態様は、別の機能を有す
る半導体装置に適用してもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態２）
本実施の形態では、画素回路の駆動方法の一例について説明する。
実施の形態１で説明したように、画素回路の動作は、リセット動作、蓄積動作、および選
択動作の繰り返しである。画素マトリクス全体を制御する撮像方法としては、グローバル
シャッタ方式とローリングシャッタ方式が知られている。
図１２は、グローバルシャッタ方式におけるタイミングチャートである。なお、図１２は
、マトリクス状に複数の画素回路を有し、当該画素回路に図１の回路を有する撮像装置を
例として、第１行目から第ｎ行目（ｎは３以上の自然数）の画素回路の動作を説明するも
のである。
図１２において、信号５０１、信号５０２、信号５０３は、第１行目、第２行目、第ｎ行
目の各画素回路に接続された配線ＰＲに入力される信号である。また、信号５０４、信号
５０６、信号５０８は、第１行目、第２行目、第ｎ行目の各画素回路に接続された配線Ｔ
Ｘ１に入力される信号である。また、信号５０５、信号５０７、信号５０９は、第１行目
、第２行目、第ｎ行目の各画素回路に接続された配線ＴＸ２に入力される信号である。
また、信号５１０、信号５１１、信号５１２は、第１行目、第２行目、第ｎ行目の各画素
回路に接続された配線ＳＥＬに入力される信号である。
また、期間５１５は、１回の撮像に要する期間である。また、期間５１６は、各行の画素
回路が同じタイミングでリセット動作および蓄積動作を行う期間である。選択動作は各行
の画素回路で順次行われる。一例として、期間５１７は、第１行目の画素回路が選択動作
を行っている期間である。このように、グローバルシャッタ方式では、全画素回路で略同
時にリセット動作および蓄積動作が行われ、１行毎に順次読み出し動作が行われる。
つまり、グローバルシャッタ方式では、全ての画素回路において蓄積動作が略同時に行わ
れているため、各行の画素回路における撮像の同時性が確保される。したがって、被写体
が動体であっても歪の小さい画像を取得することができる。
一方、図１３は、ローリングシャッタ方式を用いた場合のタイミングチャートである。な
お、信号５０１乃至５１２は図１０の説明を参照することができる。期間６１５は１回の
撮像に要する期間である。期間６２１は、第１行目の画素がリセット動作および蓄積動作
を行う期間である。期間６２２は、第２行目の画素がリセット動作および蓄積動作を行う
期間である。期間６２３は、第ｎ行目の画素がリセット動作および蓄積動作を行う期間で
ある。また、期間６１７は、１行目の画素回路が選択動作を行っている期間である。この
ように、ローリングシャッタ方式では、蓄積動作が全ての画素回路では同時に行われず、
行毎に順次行われるため、各行の画素回路における撮像の同時性が確保されない。したが
って、一行目の最終行目では撮像のタイミングが異なるため、動体が被写体である場合は
歪の大きい画像となってしまう。
グローバルシャッタ方式を実現するためには、各画素からの信号の読み出しが順次終了す
るまで、電荷蓄積部（ＦＤ２）の電位を長時間保つ必要がある。電荷蓄積部（ＦＤ２）の
電位の長時間の保持は、トランジスタ５５などにチャネル形成領域を酸化物半導体で形成
した極めてオフ電流の低いトランジスタを用いることで実現できる。一方、トランジスタ
５５などにチャネル形成領域をシリコンなどで形成したトランジスタを適用した場合は、
オフ電流が高いために電荷蓄積部（ＦＤ２）の電位を長時間保持できず、グローバルシャ
ッタ方式を用いることが困難となる。
以上のように、画素回路にチャネル形成領域を酸化物半導体で形成したトランジスタを用
いることでグローバルシャッタ方式を容易に実現することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態３）
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体を有するトランジ
スタについて図面を用いて説明する。なお、本実施の形態における図面では、明瞭化のた
めに一部の要素を拡大、縮小、または省略して図示している。
図１４（Ａ）、（Ｂ）は、本発明の一態様のトランジスタ１０１の上面図および断面図で
ある。図１４（Ａ）は上面図であり、図１４（Ａ）に示す一点鎖線Ｂ１−Ｂ２方向の断面
が図１４（Ｂ）に相当する。また、図１４（Ａ）に示す一点鎖線Ｂ３−Ｂ４方向の断面が
図２０（Ａ）に相当する。また、一点鎖線Ｂ１−Ｂ２方向をチャネル長方向、一点鎖線Ｂ
３−Ｂ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４０および導電
層１５０と、酸化物半導体層１３０、導電層１４０および導電層１５０と接する絶縁層１
６０と、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、絶縁層１
６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と
、を有する。また、必要に応じて絶縁層１８０に平坦化膜としての機能を付加してもよい
。
ここで、導電層１４０はソース電極層、導電層１５０はドレイン電極層、絶縁層１６０は
ゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。
また、図１４（Ｂ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２
３３はチャネル形成領域として機能することができる。領域２３１および領域２３２は導
電層１４０および導電層１５０とそれぞれ接しており、導電層１４０および導電層１５０
として酸素と結合しやすい導電材料を用いれば領域２３１および領域２３２を低抵抗化す
ることができる。
具体的には、酸化物半導体層１３０と導電層１４０および導電層１５０とが接することで
酸化物半導体層１３０内に酸素欠損が生じ、当該酸素欠損と酸化物半導体層１３０内に残
留または外部から拡散する水素との相互作用により、領域２３１および領域２３２は低抵
抗のｎ型となる。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを
採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることが
ある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替
えて用いることができるものとする。また、「電極層」は、「配線」と言い換えることも
できる。
また、導電層１７０は、導電層１７１および導電層１７２の二層で形成される例を図示し
ているが、一層または三層以上の積層であってもよい。当該構成は本実施の形態で説明す
る他のトランジスタにも適用できる。
また、導電層１４０および導電層１５０は単層で形成される例を図示しているが、二層以
上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用
できる。
また、本発明の一態様のトランジスタは、図１５（Ａ）、（Ｂ）に示す構成であってもよ
い。図１５（Ａ）はトランジスタ１０２の上面図であり、図１５（Ａ）に示す一点鎖線Ｃ
１−Ｃ２方向の断面が図１５（Ｂ）に相当する。また、図１５（Ａ）に示す一点鎖線Ｃ３
−Ｃ４方向の断面は、図２０（Ｂ）に相当する。また、一点鎖線Ｃ１−Ｃ２方向をチャネ
ル長方向、一点鎖線Ｃ３−Ｃ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０２は、ゲート絶縁膜として作用する絶縁層１６０の端部とゲート電極層
として作用する導電層１７０の端部とを一致させない点を除き、トランジスタ１０１と同
様の構成を有する。トランジスタ１０２の構造は、導電層１４０および導電層１５０が絶
縁層１６０で広く覆われているため、導電層１４０および導電層１５０と導電層１７０と
の間の抵抗が高く、ゲートリーク電流の少ない特徴を有している。
トランジスタ１０１およびトランジスタ１０２は、導電層１７０と導電層１４０および導
電層１５０が重なる領域を有するトップゲート構造である。当該領域のチャネル長方向の
幅は、寄生容量を小さくするために３ｎｍ以上３００ｎｍ未満とすることが好ましい。一
方で、酸化物半導体層１３０にオフセット領域が形成されないため、オン電流の高いトラ
ンジスタを形成しやすい。
また、本発明の一態様のトランジスタは、図１６（Ａ）、（Ｂ）に示す構成であってもよ
い。図１６（Ａ）はトランジスタ１０３の上面図であり、図１６（Ａ）に示す一点鎖線Ｄ
１−Ｄ２方向の断面が図１６（Ｂ）に相当する。また、図１６（Ａ）に示す一点鎖線Ｄ３
−Ｄ４方向の断面は、図２０（Ａ）に相当する。また、一点鎖線Ｄ１−Ｄ２方向をチャネ
ル長方向、一点鎖線Ｄ３−Ｄ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０３は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接
する導電層１７０と、酸化物半導体層１３０、絶縁層１６０および導電層１７０を覆う絶
縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０
に設けられた開口部を通じて酸化物半導体層１３０と電気的に接続する導電層１４０およ
び導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および導電層
１５０に接する絶縁層（平坦化膜）などを有していてもよい。
ここで、導電層１４０はソース電極層、導電層１５０はドレイン電極層、絶縁層１６０は
ゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。
また、図１６（Ｂ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２
３３はチャネル形成領域として機能することができる。領域２３１および領域２３２は絶
縁層１７５と接しており、例えば絶縁層１７５として水素を含む絶縁材料を用いれば領域
２３１および領域２３２を低抵抗化することができる。
具体的には、絶縁層１７５を形成するまでの工程により領域２３１および領域２３２に生
じる酸素欠損と、絶縁層１７５から領域２３１および領域２３２に拡散する水素との相互
作用により、領域２３１および領域２３２は低抵抗のｎ型となる。なお、水素を含む絶縁
材料としては、例えば窒化シリコン膜や窒化アルミニウム膜などを用いることができる。
また、本発明の一態様のトランジスタは、図１７（Ａ）、（Ｂ）に示す構成であってもよ
い。図１７（Ａ）はトランジスタ１０４の上面図であり、図１７（Ａ）に示す一点鎖線Ｅ
１−Ｅ２方向の断面が図１７（Ｂ）に相当する。また、図１７（Ａ）に示す一点鎖線Ｅ３
−Ｅ４方向の断面は、図２０（Ａ）に相当する。また、一点鎖線Ｅ１−Ｅ２方向をチャネ
ル長方向、一点鎖線Ｅ３−Ｅ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０４は、導電層１４０および導電層１５０が酸化物半導体層１３０の端部
を覆うように接している点を除き、トランジスタ１０３と同様の構成を有する。
また、図１７（Ｂ）に示す領域３３１および領域３３４はソース領域、領域３３２および
領域３３５はドレイン領域、領域３３３はチャネル形成領域として機能することができる
。領域３３１および領域３３２はトランジスタ１０１における領域２３１および領域２３
２と同様に低抵抗化することができる。また、領域３３４および領域３３５はトランジス
タ１０３における領域２３１および領域２３２と同様に低抵抗化することができる。なお
、チャネル長方向における領域３３４および領域３３５の長さが１００ｎｍ以下、好まし
くは５０ｎｍ以下の場合には、ゲート電界の寄与によりオン電流は大きく低下しないため
、上述したような低抵抗化を行わない構成とすることもできる。
トランジスタ１０３およびトランジスタ１０４は、導電層１７０と導電層１４０および導
電層１５０が重なる領域を有さないセルフアライン構造である。セルフアライン構造のト
ランジスタはゲート電極層とソース電極層およびドレイン電極層間の寄生容量が極めて小
さいため、高速動作用途に適している。
また、本発明の一態様のトランジスタは、図１８（Ａ）、（Ｂ）に示す構成であってもよ
い。図１８（Ａ）はトランジスタ１０５の上面図であり、図１８（Ａ）に示す一点鎖線Ｆ
１−Ｆ２方向の断面が図１８（Ｂ）に相当する。また、図１８（Ａ）に示す一点鎖線Ｆ３
−Ｆ４方向の断面は、図２０（Ａ）に相当。また、一点鎖線Ｆ１−Ｆ２方向をチャネル長
方向、一点鎖線Ｆ３−Ｆ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０５は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４１および導電
層１５１と、酸化物半導体層１３０、導電層１４１、導電層１５１と接する絶縁層１６０
と、絶縁層１６０と接する導電層１７０と、酸化物半導体層１３０、導電層１４１、導電
層１５１、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接
する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電
層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５
２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接す
る絶縁層などを有していてもよい。
ここで、導電層１４１および導電層１５１は、酸化物半導体層１３０の上面と接し、側面
には接しない構成となっている。
トランジスタ１０５は、導電層１４１および導電層１５１を有する点、絶縁層１７５およ
び絶縁層１８０に設けられた開口部を有する点、ならびに当該開口部を通じて導電層１４
１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有
する点を除き、トランジスタ１０１と同様の構成を有する。導電層１４０（導電層１４１
および導電層１４２）はソース電極層として作用させることができ、導電層１５０（導電
層１５１および導電層１５２）はドレイン電極層として作用させることができる。
また、本発明の一態様のトランジスタは、図１９（Ａ）、（Ｂ）に示す構成であってもよ
い。図１９（Ａ）はトランジスタ１０６の上面図であり、図１９（Ａ）に示す一点鎖線Ｇ
１−Ｇ２方向の断面が図１９（Ｂ）に相当する。また、図１９（Ａ）に示す一点鎖線Ｇ３
−Ｇ４方向の断面は、図２０（Ａ）に相当する。また、一点鎖線Ｇ１−Ｇ２方向をチャネ
ル長方向、一点鎖線Ｇ３−Ｇ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０６は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４１および導電
層１５１と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接する導電
層１７０と、絶縁層１２０、酸化物半導体層１３０、導電層１４１、導電層１５１、絶縁
層１６０、導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と
、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電
層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、
必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層（平坦化膜
）などを有していてもよい。
ここで、導電層１４１および導電層１５１は、酸化物半導体層１３０の上面と接し、側面
には接しない構成となっている。
トランジスタ１０６は、導電層１４１および導電層１５１を有する点を除き、トランジス
タ１０３と同様の構成を有する。導電層１４０（導電層１４１および導電層１４２）はソ
ース電極層として作用させることができ、導電層１５０（導電層１５１および導電層１５
２）はドレイン電極層として作用させることができる。
トランジスタ１０５およびトランジスタ１０６の構成では、導電層１４０および導電層１
５０が絶縁層１２０と接しない構成であるため、絶縁層１２０中の酸素が導電層１４０お
よび導電層１５０に奪われにくくなり、絶縁層１２０から酸化物半導体層１３０中への酸
素の供給を容易とすることができる。
なお、トランジスタ１０３における領域２３１および領域２３２、トランジスタ１０４お
よびトランジスタ１０６における領域３３４および領域３３５には、酸素欠損を形成し導
電率を高めるための不純物を添加してもよい。酸化物半導体層に酸素欠損を形成する不純
物としては、例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素
、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チ
タン、亜鉛、および炭素のいずれかから選択される一つ以上を用いることができる。当該
不純物の添加方法としては、プラズマ処理法、イオン注入法、イオンドーピング法、プラ
ズマイマージョンイオンインプランテーション法などを用いることができる。
不純物元素として、上記元素が酸化物半導体層に添加されると、酸化物半導体層中の金属
元素および酸素の結合が切断され、酸素欠損が形成される。酸化物半導体層に含まれる酸
素欠損と酸化物半導体層中に残存または後から添加される水素の相互作用により、酸化物
半導体層の導電率を高くすることができる。
なお、不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、
酸素欠損サイトに水素が入り伝導帯近傍にドナー準位が形成される。その結果、酸化物導
電体を形成することができる。なお、ここでは、導電体化された酸化物半導体を酸化物導
電体という。
酸化物導電体は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致して
いると推定される。このため、酸化物導電体層とソース電極層およびドレイン電極層とし
て機能する導電層との接触はオーミック接触であり、酸化物導電体層とソース電極層およ
びドレイン電極層として機能する導電層との接触抵抗を低減することができる。
また、本発明の一態様のトランジスタは、図２１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ
）、（Ｆ）に示すチャネル長方向の断面図、ならびに図２０（Ｃ）、（Ｄ）に示すチャネ
ル幅方向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電層１７３を
備えていてもよい。当該導電層を第２のゲート電極層（バックゲート）として用いること
で、更なるオン電流の増加や、しきい値電圧の制御を行うことができる。なお、図２１（
Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層１７３の
幅を酸化物半導体層１３０よりも短くしてもよい。さらに、導電層１７３の幅を導電層１
７０の幅よりも短くしてもよい。
オン電流を増加させるには、例えば、導電層１７０と導電層１７３を同電位とし、ダブル
ゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、導
電層１７０とは異なる定電位を導電層１７３に供給すればよい。導電層１７０と導電層１
７３を同電位とするには、例えば、図２０（Ｄ）に示すように、導電層１７０と導電層１
７３とをコンタクトホールを介して電気的に接続すればよい。
また、図１４乃至図１９におけるトランジスタ１０１乃至トランジスタ１０６では、酸化
物半導体層１３０が単層である例を図示したが、酸化物半導体層１３０は積層であっても
よい。トランジスタ１０１乃至トランジスタ１０６の酸化物半導体層１３０は、図２２ま
たは図２３に示す酸化物半導体層１３０と入れ替えることができる。
図２２（Ａ）、（Ｂ）、（Ｃ）は、二層構造である酸化物半導体層１３０の上面図および
断面図である。図２２（Ａ）は上面図であり、図２２（Ａ）に示す一点鎖線Ａ１−Ａ２方
向の断面が図２２（Ｂ）に相当する。また、図２２（Ａ）に示す一点鎖線Ａ３−Ａ４方向
の断面が図２２（Ｃ）に相当する。
また、図２３（Ａ）、（Ｂ）、（Ｃ）は、三層構造である酸化物半導体層１３０の上面図
および断面図である。図２３（Ａ）は上面図であり、図２３（Ａ）に示す一点鎖線Ａ１−
Ａ２方向の断面が図２３（Ｂ）に相当する。また、図２３（Ａ）に示す一点鎖線Ａ３−Ａ
４方向の断面が図２３（Ｃ）に相当する。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃには、それ
ぞれ組成の異なる酸化物半導体層などを用いることができる。
また、本発明の一態様のトランジスタは、図２４（Ａ）、（Ｂ）に示す構成であってもよ
い。図２４（Ａ）はトランジスタ１０７の上面図であり、図２４（Ａ）に示す一点鎖線Ｈ
１−Ｈ２方向の断面が図２４（Ｂ）に相当する。また、図２４（Ａ）に示す一点鎖線Ｈ３
−Ｈ４方向の断面が図３０（Ａ）に相当する。また、一点鎖線Ｈ１−Ｈ２方向をチャネル
長方向、一点鎖線Ｈ３−Ｈ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０７は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に
接続する導電層１４０および導電層１５０と、当該積層、導電層１４０および導電層１５
０と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と
、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、酸化物半導体層
１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接
する絶縁層１８０と、を有する。また、必要に応じて絶縁層１８０に平坦化膜としての機
能を付加してもよい。
トランジスタ１０７は、領域２３１および領域２３２において酸化物半導体層１３０が二
層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において
酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化
物半導体層１３０ｃ）である点、および導電層１４０および導電層１５０と絶縁層１６０
との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、ト
ランジスタ１０１と同様の構成を有する。
また、本発明の一態様のトランジスタは、図２５（Ａ）、（Ｂ）に示す構成であってもよ
い。図２５（Ａ）はトランジスタ１０８の上面図であり、図２５（Ａ）に示す一点鎖線Ｉ
１−Ｉ２方向の断面が図２５（Ｂ）に相当する。また、図２５（Ａ）に示す一点鎖線Ｉ３
−Ｉ４方向の断面が図３０（Ｂ）に相当する。また、一点鎖線Ｉ１−Ｉ２方向をチャネル
長方向、一点鎖線Ｉ３−Ｉ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０８は、絶縁層１６０および酸化物半導体層１３０ｃの端部が導電層１７
０の端部と一致しない点がトランジスタ１０７と異なる。
また、本発明の一態様のトランジスタは、図２６（Ａ）、（Ｂ）に示す構成であってもよ
い。図２６（Ａ）はトランジスタ１０９の上面図であり、図２６（Ａ）に示す一点鎖線Ｊ
１−Ｊ２方向の断面が図２６（Ｂ）に相当する。また、図２６（Ａ）に示す一点鎖線Ｊ３
−Ｊ４方向の断面が図３０（Ａ）に相当する。また、一点鎖線Ｊ１−Ｊ２方向をチャネル
長方向、一点鎖線Ｊ３−Ｊ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０９は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と接する酸
化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６
０と接する導電層１７０と、当該積層、酸化物半導体層１３０ｃ、絶縁層１６０および導
電層１７０を覆う絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５
および絶縁層１８０に設けられた開口部を通じて当該積層と電気的に接続する導電層１４
０および導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および
導電層１５０に接する絶縁層（平坦化膜）などを有していてもよい。
トランジスタ１０９は、領域２３１および領域２３２において酸化物半導体層１３０が二
層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において
酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化
物半導体層１３０ｃ）である点を除き、トランジスタ１０３と同様の構成を有する。
また、本発明の一態様のトランジスタは、図２７（Ａ）、（Ｂ）に示す構成であってもよ
い。図２７（Ａ）はトランジスタ１１０の上面図であり、図２７（Ａ）に示す一点鎖線Ｋ
１−Ｋ２方向の断面が図２７（Ｂ）に相当する。また、図２７（Ａ）に示す一点鎖線Ｋ３
−Ｋ４方向の断面が図３０（Ａ）に相当する。また、一点鎖線Ｋ１−Ｋ２方向をチャネル
長方向、一点鎖線Ｋ３−Ｋ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１１０は、領域２３１および領域２３２において酸化物半導体層１３０が二
層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において
酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化
物半導体層１３０ｃ）である点を除き、トランジスタ１０４と同様の構成を有する。
また、本発明の一態様のトランジスタは、図２８（Ａ）、（Ｂ）に示す構成であってもよ
い。図２８（Ａ）はトランジスタ１１１の上面図であり、図２８（Ａ）に示す一点鎖線Ｌ
１−Ｌ２方向の断面が図２８（Ｂ）に相当する。また、図２８（Ａ）に示す一点鎖線Ｌ３
−Ｌ４方向の断面が図３０（Ａ）に相当する。また、一点鎖線Ｌ１−Ｌ２方向をチャネル
長方向、一点鎖線Ｌ３−Ｌ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１１１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に
接続する導電層１４１および導電層１５１と、当該積層、導電層１４１および導電層１５
１と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と
、絶縁層１６０と接する導電層１７０と、当該積層、導電層１４１、導電層１５１、酸化
物半導体層１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層
１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を
通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および
導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１
５２に接する絶縁層（平坦化膜）などを有していてもよい。
トランジスタ１１１は、領域２３１および領域２３２において酸化物半導体層１３０が二
層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において
酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化
物半導体層１３０ｃ）である点、および導電層１４１および導電層１５１と絶縁層１６０
との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、ト
ランジスタ１０５と同様の構成を有する。
また、本発明の一態様のトランジスタは、図２９（Ａ）、（Ｂ）に示す構成であってもよ
い。図２９（Ａ）はトランジスタ１１２の上面図であり、図２９（Ａ）に示す一点鎖線Ｍ
１−Ｍ２方向の断面が図２９（Ｂ）に相当する。また、図２９（Ａ）に示す一点鎖線Ｍ３
−Ｍ４方向の断面が図３０（Ａ）に相当する。また、一点鎖線Ｍ１−Ｍ２方向をチャネル
長方向、一点鎖線Ｍ３−Ｍ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１１２は、領域３３１、領域３３２、領域３３４および領域３３５において
酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）であ
る点、領域３３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化
物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０６と
同様の構成を有する。
また、本発明の一態様のトランジスタは、図３１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ
）、（Ｆ）に示すチャネル長方向の断面図、ならびに図３０（Ｃ）、（Ｄ）に示すチャネ
ル幅方向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電層１７３を
備えていてもよい。当該導電層を第２のゲート電極層（バックゲート）として用いること
で、更なるオン電流の増加や、しきい値電圧の制御を行うことができる。なお、図３１（
Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層１７３の
幅を酸化物半導体層１３０よりも短くしてもよい。さらに、導電層１７３の幅を導電層１
７０の幅よりも短くしてもよい。
また、本発明の一態様のトランジスタにおける導電層１４０（ソース電極層）および導電
層１５０（ドレイン電極層）は、図３２（Ａ）、（Ｂ）に示す上面図（酸化物半導体層１
３０、導電層１４０および導電層１５０のみを図示）のように酸化物半導体層の幅（ＷＯ
Ｓ）よりも導電層１４０および導電層１５０の幅（ＷＳＤ）が長く形成されていてもよい
し、短く形成されていてもよい。ＷＯＳ≧ＷＳＤ（ＷＳＤはＷＯＳ以下）とすることで、
ゲート電界が酸化物半導体層１３０全体にかかりやすくなり、トランジスタの電気特性を
向上させることができる。
本発明の一態様のトランジスタ（トランジスタ１０１乃至トランジスタ１０９）では、い
ずれの構成においても、ゲート電極層である導電層１７０は、ゲート絶縁膜である絶縁層
１６０を介して酸化物半導体層１３０のチャネル幅方向を電気的に取り囲み、オン電流が
高められる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ
（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
また、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを有するトランジスタ、な
らびに酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃ
を有するトランジスタにおいては、酸化物半導体層１３０を構成する二層または三層の材
料を適切に選択することで酸化物半導体層１３０ｂに電流を流すことができる。酸化物半
導体層１３０ｂに電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得
ることができる。なお、酸化物半導体層１３０ｂを厚くすると、オン電流を向上させるこ
とができる。例えば、酸化物半導体層１３０ｂの膜厚を１００ｎｍ乃至２００ｎｍとして
もよい。
以上の構成のトランジスタを用いることにより、半導体装置に良好な電気特性を付与する
ことができる。
なお、本明細書において、チャネル長とは、例えば、トランジスタの上面図において、半
導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート
電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域ま
たはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。
なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らな
い。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。その
ため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の
値、最大値、最小値または平均値とする。
また、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体
の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領
域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのト
ランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一
つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細
書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、
最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネ
ル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示される
チャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、
ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よ
りも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極
が半導体の側面を覆うトランジスタでは、半導体の上面に形成されるチャネル領域の割合
に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その
場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。
例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という
仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチ
ャネル幅を正確に測定することは困難である。
そこで、本明細書では、見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕ
ｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書
では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネ
ル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実
効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル
幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像を解析することな
どによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求め
る場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャ
ネル幅を用いて計算する場合とは異なる値をとる場合がある。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態４）
本実施の形態では、実施の形態５に示したトランジスタの構成要素について詳細を説明す
る。
基板１１５は、トランジスタおよび／またはフォトダイオードが形成されたシリコン基板
、および当該シリコン基板上に絶縁層、配線、コンタクトプラグとして機能を有する導電
体等が形成されたものである。なお、シリコン基板にｐ−ｃｈ型のトランジスタを形成す
る場合は、ｎ−型の導電型を有するシリコン基板を用いることが好ましい。または、ｎ−
型またはｉ型のシリコン層を有するＳＯＩ基板であってもよい。また、当該シリコン基板
におけるトランジスタを形成する面の面方位は、（１１０）面であることが好ましい。（
１１０）面にｐ−ｃｈ型トランジスタを形成することで、移動度を高くすることができる
。
絶縁層１２０は、基板１１５に含まれる要素からの不純物の拡散を防止する役割を有する
ほか、酸化物半導体層１３０に酸素を供給する役割を担うことができる。したがって、絶
縁層１２０は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含
む絶縁膜であることがより好ましい。例えば、膜の表面温度が１００℃以上７００℃以下
、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳ法にて、酸素原子に
換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。ま
た、絶縁層１２０は、層間絶縁膜としての機能も有し、表面が平坦になるようにＣＭＰ（
Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行
ってもよい。
例えば、絶縁層１２０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化
窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム
、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜
、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒
化物絶縁膜、またはこれらの混合材料を用いることができる。また、上記材料の積層であ
ってもよい。
なお、本実施の形態では、トランジスタが有する酸化物半導体層１３０が酸化物半導体層
１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを絶縁層１２０側から
順に積んだ三層構造である場合を主として詳細を説明する。
なお、酸化物半導体層１３０が単層の場合は、本実施の形態に示す、酸化物半導体層１３
０ｂに相当する層を用いればよい。
また、酸化物半導体層１３０が二層の場合は、本実施の形態に示す、酸化物半導体層１３
０ｂに相当する層および酸化物半導体層１３０ｃに相当する層を絶縁層１２０側から順に
積んだ積層を用いればよい。この構成の場合、酸化物半導体層１３０ｂと酸化物半導体層
１３０ｃとを入れ替えることもできる。
また、酸化物半導体層１３０が四層以上である場合は、例えば、本実施の形態で説明する
三層構造の酸化物半導体層１３０に対して他の酸化物半導体層を付加する構成とすること
ができる。
一例としては、酸化物半導体層１３０ｂには、酸化物半導体層１３０ａおよび酸化物半導
体層１３０ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸
化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン
化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャッ
プ）を差し引いた値として求めることができる。
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂを構
成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体層１３
０ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上で
あって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近
い酸化物半導体で形成することが好ましい。
このような構造において、導電層１７０に電界を印加すると、酸化物半導体層１３０のう
ち、伝導帯下端のエネルギーが最も小さい酸化物半導体層１３０ｂにチャネルが形成され
る。
また、酸化物半導体層１３０ａは、酸化物半導体層１３０ｂを構成する金属元素を一種以
上含んで構成されるため、酸化物半導体層１３０ｂと絶縁層１２０が接した場合の界面と
比較して、酸化物半導体層１３０ｂと酸化物半導体層１３０ａとの界面には界面準位が形
成されにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのし
きい値電圧が変動することがある。したがって、酸化物半導体層１３０ａを設けることに
より、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
また、当該トランジスタの信頼性を向上させることができる。
また、酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂを構成する金属元素を一種以
上含んで構成されるため、酸化物半導体層１３０ｂとゲート絶縁膜（絶縁層１６０）が接
した場合の界面と比較して、酸化物半導体層１３０ｂと酸化物半導体層１３０ｃとの界面
ではキャリアの散乱が起こりにくくなる。したがって、酸化物半導体層１３０ｃを設ける
ことにより、トランジスタの電界効果移動度を高くすることができる。
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃには、例えば、Ａｌ、Ｔｉ、Ｇａ
、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを酸化物半導体層１３０ｂよりも高い原
子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好
ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合する
ため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、酸化
物半導体層１３０ａおよび酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂよりも酸
素欠損が生じにくいということができる。
また、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０
ｃとして用いることのできる酸化物半導体は、少なくともＩｎもしくはＺｎを含むことが
好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用
いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを
含むことが好ましい。
スタビライザーとしては、Ｇａ、Ｓｎ、Ｈｆ、Ａｌ、またはＺｒ等がある。また、他のス
タビライザーとしては、ランタノイドであるＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ
、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ等がある。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化ガリウム、酸化亜鉛、Ｉ
ｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ
酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−
Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化
物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ
−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−
Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化
物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ
−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−
Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉ
ｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ
酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として
有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていても
よい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜と
も呼ぶ。
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用
いてもよい。なお、Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄから選ばれた一つの
金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且
つ、ｎは整数）で表記される材料を用いてもよい。
なお、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃが、
少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ
、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物半導体層１
３０ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体層１３０ｂをＩ
ｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、酸化物半導体層１３０ｃをＩｎ：Ｍ：Ｚ
ｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２
よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．
５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半
導体層１３０ｂにおいて、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させる
ことができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度
が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃにおけるＺｎおよびＯを除いた場
合において、ＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、
Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７
５ａｔｏｍｉｃ％以上とする。また、酸化物半導体層１３０ｂのＺｎおよびＯを除いての
ＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔ
ｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉ
ｃ％未満とする。
また、酸化物半導体層１３０ｂは、酸化物半導体層１３０ａおよび酸化物半導体層１３０
ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌
道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌
道が重なるため、ＩｎがＭよりも多い酸化物はＩｎがＭと同等または少ない酸化物と比較
して移動度が高くなる。そのため、酸化物半導体層１３０ｂにインジウムの含有量が多い
酸化物を用いることで、高い電界効果移動度のトランジスタを実現することができる。
酸化物半導体層１３０ａの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５
０ｎｍ以下、さらに好ましくは５ｎｍ以上２５ｎｍ以下とする。また、酸化物半導体層１
３０ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上１５０ｎｍ以下、
さらに好ましくは１５ｎｍ以上１００ｎｍ以下とする。また、酸化物半導体層１３０ｃの
厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上３０ｎｍ以下、さらに好ましく
は３ｎｍ以上１５ｎｍ以下とする。また、酸化物半導体層１３０ｂは、酸化物半導体層１
３０ａおよび酸化物半導体層１３０ｃより厚い方が好ましい。
なお、酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するため
には、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性（ｉ型）または実
質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャ
リア密度が、１×１０１７／ｃｍ３未満であること、１×１０１５／ｃｍ３未満であるこ
と、あるいは１×１０１３／ｃｍ３未満であることを指す。
また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属
元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密
度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与す
る。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある
。したがって、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層
１３０ｃの層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒ
ｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析で見積もられるシリコン濃度が
１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満
、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満となる領域を有するように制御
する。また、水素濃度が、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１
９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さら
に好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下になる領域を有するように制御する。
また、窒素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体
層のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８
ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに
好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある
。酸化物半導体層の結晶性を低下させないためには、例えばシリコン濃度を１×１０１９
ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ま
しくは１×１０１８ａｔｏｍｓ／ｃｍ３未満になる領域を有するように制御する。また、
炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／
ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満になる領域を有する
ように制御する。
また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジ
スタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５
Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅あたりのオフ電流を数
ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
なお、トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるた
め、上記理由により酸化物半導体層のチャネルとなる領域は、本発明の一態様のトランジ
スタのようにゲート絶縁膜と接しない構造が好ましいということができる。また、ゲート
絶縁膜と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱
が起こり、トランジスタの電界効果移動度が低くなる。このような観点からも、酸化物半
導体層のチャネルとなる領域はゲート絶縁膜から離すことが好ましいといえる。
したがって、酸化物半導体層１３０を酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ
、酸化物半導体層１３０ｃの積層構造とすることで、酸化物半導体層１３０ｂにチャネル
を形成することができ、高い電界効果移動度および安定した電気特性を有したトランジス
タを形成することができる。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃのバンド構
造においては、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体層１
３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃの組成が近似することにより
、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体層１３０ａ
、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃは組成が異なる層の積層体ではある
が、物性的に連続であるということもでき、図面において、当該積層体のそれぞれの界面
は点線で表している。
主成分を共通として積層された酸化物半導体層１３０は、各層を単に積層するのではなく
連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の
井戸構造（Ｕ Ｓｈａｐｅ Ｗｅｌｌ））が形成されるように作製する。すなわち、各層
の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しな
いように積層構造を形成する。仮に、積層された酸化物半導体層の層間に不純物が混在し
ていると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結
合により消滅してしまう。
例えば、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃにはＩｎ：Ｇａ：Ｚｎ＝
１：３：２、１：３：３、１：３：４、１：３：６、１：４：５、１：６：４または１：
９：６（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、酸
化物半導体層１３０ｂにはＩｎ：Ｇａ：Ｚｎ＝１：１：１、２：１：３、５：５：６、ま
たは３：１：２（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。
なお、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０
ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含
む。
酸化物半導体層１３０における酸化物半導体層１３０ｂはウェル（井戸）となり、チャネ
ルは酸化物半導体層１３０ｂに形成される。なお、酸化物半導体層１３０は伝導帯下端の
エネルギーが連続的に変化しているため、Ｕ字型井戸とも呼ぶことができる。また、この
ような構成で形成されたチャネルを埋め込みチャネルということもできる。
また、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃと、酸化シリコン膜などの
絶縁層との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物
半導体層１３０ａおよび酸化物半導体層１３０ｃがあることにより、酸化物半導体層１３
０ｂと当該トラップ準位とを遠ざけることができる。
ただし、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃの伝導帯下端のエネルギ
ーと、酸化物半導体層１３０ｂの伝導帯下端のエネルギーとの差が小さい場合、酸化物半
導体層１３０ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。電子
がトラップ準位に捕獲されることで、絶縁層界面にマイナスの電荷が生じ、トランジスタ
のしきい値電圧はプラス方向にシフトしてしまう。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃには、
結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタ
に安定した電気特性を付与することができる。また、ｃ軸に配向した結晶は歪曲に強く、
フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。
ソース電極層として作用する導電層１４０およびドレイン電極層として作用する導電層１
５０には、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ
、および当該金属材料の合金から選ばれた材料の単層、または積層を用いることができる
。代表的には、特に酸素と結合しやすいＴｉや、後のプロセス温度が比較的高くできるこ
となどから、融点の高いＷを用いることがより好ましい。また、低抵抗のＣｕやＣｕ−Ｍ
ｎなどの合金と上記材料との積層を用いてもよい。なお、トランジスタ１０５、トランジ
スタ１０６、トランジスタ１１１、トランジスタ１１２においては、例えば、導電層１４
１および導電層１５１にＷ、導電層１４２および導電層１５２にＴｉとＡｌとの積層膜な
どを用いることができる。
上記材料は酸化物半導体層から酸素を引き抜く性質を有する。そのため、上記材料と接し
た酸化物半導体層の一部の領域では酸化物半導体層中の酸素が脱離し、酸素欠損が形成さ
れる。層中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域はｎ型化
する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとして作
用させることができる。
ゲート絶縁膜として作用する絶縁層１６０には、酸化アルミニウム、酸化マグネシウム、
酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸
化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、
酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、
絶縁層１６０は上記材料の積層であってもよい。なお、絶縁層１６０に、Ｌａ、窒素、Ｚ
ｒなどを、不純物として含んでいてもよい。
また、絶縁層１６０の積層構造の一例について説明する。絶縁層１６０は、例えば、酸素
、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化
シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムおよび酸化アルミニウムは、酸化シリコンや酸化窒化シリコンと比べて比
誘電率が高い。したがって、酸化シリコンを用いた場合に比べて膜厚を大きくできるため
、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいト
ランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶
質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の
小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好
ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明
の一態様は、これらに限定されない。
また、酸化物半導体層１３０と接する絶縁層１２０および絶縁層１６０においては、窒素
酸化物の準位密度が低い領域を有していてもよい。窒素酸化物の準位密度が低い酸化物絶
縁層として、窒素酸化物の放出量の少ない酸化窒化シリコン膜、または窒素酸化物の放出
量の少ない酸化窒化アルミニウム膜等を用いることができる。
なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、昇温脱離ガス分析法（ＴＤＳ
（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））において、窒
素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出
量が１×１０１８個／ｃｍ３以上５×１０１９個／ｃｍ３以下である。なお、アンモニア
の放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以
下の加熱処理による放出量とする。
絶縁層１２０および絶縁層１６０として、上記酸化物絶縁層を用いることで、トランジス
タのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動
を低減することができる。
ゲート電極層として作用する導電層１７０には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ
、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導電膜を
用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。
また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材
料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層
、タングステンと窒化タンタルの積層などを用いることができる。また、低抵抗のＣｕま
たはＣｕ−Ｍｎ等の合金や上記材料とＣｕまたはＣｕ−Ｍｎ等の合金との積層を用いても
よい。本実施の形態では、導電層１７１に窒化タンタル、導電層１７２にタングステンを
用いて導電層１７０を形成する。
絶縁層１７５には、水素を含む窒化シリコン膜または窒化アルミニウム膜などを用いるこ
とができる。実施の形態２に示したトランジスタ１０３、トランジスタ１０４、トランジ
スタ１０６、トランジスタ１０９、トランジスタ１１０、およびトランジスタ１１２では
、絶縁層１７５として水素を含む絶縁膜を用いることで酸化物半導体層の一部をｎ型化す
ることができる。また、窒化絶縁膜は水分などのブロッキング膜としての作用も有し、ト
ランジスタの信頼性を向上させることができる。
また、絶縁層１７５としては酸化アルミニウム膜を用いることもできる。特に、実施の形
態２に示したトランジスタ１０１、トランジスタ１０２、トランジスタ１０５、トランジ
スタ１０７、トランジスタ１０８、およびトランジスタ１１１では絶縁層１７５に酸化ア
ルミニウム膜を用いることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物
、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミ
ニウム膜は、トランジスタの作製工程中および作製後において、水素、水分などの不純物
の酸化物半導体層１３０への混入防止、酸素の酸化物半導体層からの放出防止、絶縁層１
２０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している
。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体層中に拡散させることもでき
る。
また、絶縁層１７５上には絶縁層１８０が形成されていることが好ましい。当該絶縁層に
は、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリ
コン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ラ
ンタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用い
ることができる。また、当該絶縁層は上記材料の積層であってもよい。
ここで、絶縁層１８０は絶縁層１２０と同様に化学量論組成よりも多くの酸素を有するこ
とが好ましい。絶縁層１８０から放出される酸素は絶縁層１６０を経由して酸化物半導体
層１３０のチャネル形成領域に拡散させることができることから、チャネル形成領域に形
成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの
電気特性を得ることができる。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタ
の微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル幅
が縮小するとオン電流は低下する。
本発明の一態様のトランジスタ１０７乃至トランジスタ１１２では、チャネルが形成され
る酸化物半導体層１３０ｂを覆うように酸化物半導体層１３０ｃが形成されており、チャ
ネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲ
ート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電
流を大きくすることができる。
また、本発明の一態様のトランジスタでは、前述したように酸化物半導体層１３０のチャ
ネル幅方向を電気的に取り囲むようにゲート電極層（導電層１７０）が形成されているた
め、酸化物半導体層１３０に対しては上面に垂直な方向からのゲート電界に加えて、側面
に垂直な方向からのゲート電界が印加される。すなわち、チャネル形成層に対して全体的
にゲート電界が印加されることになり実効チャネル幅が拡大するため、さらにオン電流を
高められる。
また、本発明の一態様における酸化物半導体層１３０が二層または三層のトランジスタで
は、チャネルが形成される酸化物半導体層１３０ｂを酸化物半導体層１３０ａ上に形成す
ることで界面準位を形成しにくくする効果を有する。また、本発明の一態様における酸化
物半導体層１３０が三層のトランジスタでは、酸化物半導体層１３０ｂを三層構造の中間
に位置する層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有
する。そのため、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定
化や、Ｓ値（サブスレッショルド値）の低減をはかることができる。したがって、Ｉｃｕ
ｔ（ゲート電圧ＶＧが０Ｖ時の電流）を下げることができ、消費電力を低減させることが
できる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信
頼性を向上させることができる。また、本発明の一態様のトランジスタは、微細化にとも
なう電気特性の劣化が抑えられることから、集積度の高い半導体装置の形成に適している
といえる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態５）
本実施の形態では、実施の形態３で説明したトランジスタ１０１、およびトランジスタ１
０７の作製方法を説明する。
まず、基板１１５に含まれるシリコントランジスタの作製方法を説明する。ここでは、一
例として、ｐ−ｃｈ型トランジスタの作製方法を説明する。シリコン基板としては、ｎ−
型の単結晶シリコン基板を用い、表面に絶縁層（フィールド酸化膜とも言う）で分離した
素子形成領域を形成する。素子分離領域の形成は、ＬＯＣＯＳ法（Ｌｏｃａｌ Ｏｘｉｄ
ａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）やＳＴＩ法（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ
Ｉｓｏｌａｔｉｏｎ）等を用いることができる。
ここで基板は単結晶シリコン基板に限らず、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌ
ａｔｏｒ）基板等を用いることもできる。
次に、素子形成領域を覆うようにゲート絶縁膜を形成する。例えば、熱処理を行い素子形
成領域の表面を酸化させることにより酸化シリコン膜を形成する。また、酸化シリコン膜
を形成した後に窒化処理を行うことによって酸化シリコン膜の表面を窒化させてもよい。
次に、ゲート絶縁膜を覆うように導電膜を形成する。導電膜としては、Ｔａ、Ｗ、Ｔｉ、
Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｂ等から選択された元素またはこれらの元素を主成分とする
合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金
属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶
シリコンに代表される半導体材料により形成することもできる。
次に、導電膜を選択的にエッチングすることによって、ゲート絶縁膜上にゲート電極層を
形成する。
次に、ゲート電極層を覆うように酸化シリコン膜または窒化シリコン膜等の絶縁膜を形成
し、エッチバックを行ってゲート電極層の側面にサイドウォールを形成する。
次に、素子形成領域以外を覆うようにレジストマスクを選択的に形成し、当該レジストマ
スクおよびゲート電極層をマスクとして不純物元素を導入することによってｐ＋型の不純
物領域を形成する。ここでは、ｐ−ｃｈ型のトランジスタを形成するため、不純物元素と
しては、ｐ型を付与する不純物元素であるＢやＧａ等を用いることができる。
以上でシリコン基板に活性領域を有するｐ−ｃｈ型のトランジスタが完成する。なお、当
該トランジスタ上には窒化シリコン膜や酸化アルミニウム膜などのパッシベーション膜を
形成することが好ましい。
次に、トランジスタを形成したシリコン基板上に層間絶縁膜を形成し、各種コンタクトプ
ラグおよび各種配線を形成する。
続いて、図３３および図３４を用いてトランジスタ１０２の作製方法を説明する。なお、
図面の左側にはトランジスタのチャネル長方向の断面を示し、右側にはチャネル幅方向の
断面を示す。また、チャネル幅方向の図面は拡大図のため、各要素の見かけ上の膜厚は左
右の図面で異なる。
酸化物半導体層１３０は、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化
物半導体層１３０ｃの三層構造である場合を例示する。酸化物半導体層１３０が二層構造
の場合は、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂの二層とし、酸化物半
導体層１３０が単層構造の場合は、酸化物半導体層１３０ｂの一層とすればよい。
まず、基板１１５上に絶縁層１２０を形成する。基板１１５の種類および絶縁層１２０の
材質は実施の形態４の説明を参照することができる。なお、絶縁層１２０は、スパッタ法
、ＣＶＤ法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法などを用いて
形成することができる。
また、絶縁層１２０にイオン注入法、イオンドーピング法、プラズマイマージョンイオン
インプランテーション法、プラズマ処理法などを用いて酸素を添加してもよい。酸素を添
加することによって、絶縁層１２０から酸化物半導体層１３０への酸素の供給をさらに容
易にすることができる。
なお、基板１１５の表面が絶縁体であり、後に設ける酸化物半導体層１３０への不純物拡
散の影響が無い場合は、絶縁層１２０を設けない構成とすることができる。
次に、絶縁層１２０上に酸化物半導体層１３０ａとなる酸化物半導体膜１３０Ａ、酸化物
半導体層１３０ｂとなる酸化物半導体膜１３０Ｂ、および酸化物半導体層１３０ｃとなる
酸化物半導体膜１３０Ｃをスパッタ法、ＣＶＤ法、ＭＢＥ法などを用いて成膜する（図３
３（Ａ）参照）。
酸化物半導体層１３０が積層構造である場合、酸化物半導体膜はロードロック室を備えた
マルチチャンバー方式の成膜装置（例えばスパッタ装置）を用いて各層を大気に触れさせ
ることなく連続して積層することが好ましい。スパッタ装置における各チャンバーは、酸
化物半導体にとって不純物となる水等を可能な限り除去すべく、クライオポンプのような
吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程
度まで）できること、かつ、基板を１００℃以上、好ましくは５００℃以上に加熱できる
ことが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系か
らチャンバー内に炭素成分や水分等を含む気体が逆流しないようにしておくことが好まし
い。また、ターボ分子ポンプとクライオポンプを組み合わせた排気系を用いてもよい。
高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパ
ッタガスを高純度化することが好ましい。スパッタガスとして用いる酸素ガスやアルゴン
ガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下
にまで高純度化することで酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐ
ことができる。
酸化物半導体膜１３０Ａ、酸化物半導体膜１３０Ｂ、および酸化物半導体膜１３０Ｃには
、実施の形態４で説明した材料を用いることができる。また、成膜法にスパッタ法を用い
る場合は、実施の形態４で説明した材料をターゲットとして成膜することができる。
ただし、実施の形態４に詳細を記したように、酸化物半導体膜１３０Ｂには酸化物半導体
膜１３０Ａおよび酸化物半導体膜１３０Ｃよりも電子親和力が大きい材料を用いる。
なお、酸化物半導体膜の成膜には、スパッタ法を用いることが好ましい。スパッタ法とし
ては、ＲＦスパッタ法、ＤＣスパッタ法、ＡＣスパッタ法等を用いることができる。
酸化物半導体膜１３０Ｃの形成後に、第１の加熱処理を行ってもよい。第１の加熱処理は
、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガ
ス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧で行えばよい。また、第
１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うた
めに酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、
酸化物半導体膜１３０Ａ、酸化物半導体膜１３０Ｂ、および酸化物半導体膜１３０Ｃの結
晶性を高め、さらに絶縁層１２０、酸化物半導体膜１３０Ａ、酸化物半導体膜１３０Ｂ、
および酸化物半導体膜１３０Ｃから水素や水などの不純物を除去することができる。なお
、第１の加熱処理は、後述する酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、およ
び酸化物半導体層１３０ｃを形成するエッチングの後に行ってもよい。
次に、酸化物半導体膜１３０Ａ上に第１の導電層を形成する。第１の導電層は、例えば、
次の方法を用いて形成することができる。
まず、酸化物半導体膜１３０Ａ上に第１の導電膜を形成する。第１の導電膜としては、Ａ
ｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ、および当該金属材料
の合金から選ばれた材料の単層、または積層を用いることができる。
次に、第１の導電膜上にレジスト膜を形成し、当該レジスト膜に対して電子ビーム露光、
液浸露光、ＥＵＶ露光などの方法を用いて露光し、現像処理を行うことで第１のレジスト
マスクを形成する。なお、第１の導電膜とレジスト膜の間には密着剤として有機塗布膜を
形成することが好ましい。また、ナノインプリントリソグラフィ法を用いて第１のレジス
トマスクを形成してもよい。
次に、第１のレジストマスクを用いて、第１の導電膜を選択的にエッチングし、第１のレ
ジストマスクをアッシングすることにより導電層を形成する。
次に、上記導電層をハードマスクとして用い、酸化物半導体膜１３０Ａ、酸化物半導体膜
１３０Ｂ、および酸化物半導体膜１３０Ｃを選択的にエッチングして上記導電層を取り除
き、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０ｃ
の積層からなる酸化物半導体層１３０を形成する（図３３（Ｂ）参照）。なお、上記導電
層を形成せずに、第１のレジストマスクを用いて酸化物半導体層１３０を形成してもよい
。ここで、酸化物半導体層１３０に対して酸素イオンを注入してもよい。
次に、酸化物半導体層１３０を覆うように第２の導電膜を形成する。第２の導電膜として
は、実施の形態６で説明した導電層１４０および導電層１５０に用いることのできる材料
で形成すればよい。第２の導電膜の形成には、スパッタ法、ＣＶＤ法、ＭＢＥ法などを用
いることができる。
次に、ソース領域およびドレイン領域となる部分の上に第２のレジストマスクを形成する
。そして、第２の導電膜の一部をエッチングし、導電層１４０および導電層１５０を形成
する（図３３（Ｃ）参照）。
次に、酸化物半導体層１３０、導電層１４０および導電層１５０上に絶縁膜１６０Ａを形
成する。絶縁膜１６０Ａは、実施の形態４で説明した絶縁層１６０に用いることのできる
材料で形成すればよい。絶縁膜１６０Ａの形成には、スパッタ法、ＣＶＤ法、ＭＢＥ法な
どを用いることができる。
次に、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の条件
で行うことができる。第２の加熱処理により、酸化物半導体層１３０に注入した酸素を酸
化物半導体層１３０の全体に拡散させることができる。なお、第２の加熱処理を行わずに
、第３の加熱処理で上記効果を得てもよい。
次に、絶縁膜１６０Ａ上に導電層１７０となる第３の導電膜１７１Ａおよび第４の導電膜
１７２Ａを形成する。第３の導電膜１７１Ａおよび第４の導電膜１７２Ａは、実施の形態
４で説明した導電層１７１および導電層１７２に用いることのできる材料で形成すればよ
い第３の導電膜１７１Ａおよび第４の導電膜１７２Ａの形成には、スパッタ法、ＣＶＤ法
、ＭＢＥ法などを用いることができる。
次に、第４の導電膜１７２Ａ上に第３のレジストマスク１５６を形成する（図３４（Ａ）
参照）。そして、第３のレジストマスク１５６を用いて、第３の導電膜１７１Ａ、第４の
導電膜１７２Ａおよび絶縁膜１６０Ａを選択的にエッチングし、導電層１７１および導電
層１７２からなる導電層１７０、および絶縁層１６０を形成する（図３４（Ｂ）参照）。
なお、絶縁膜１６０Ａをエッチングしない構造とすれば、トランジスタ１０２を作製する
ことができる。
次に、酸化物半導体層１３０、導電層１４０、導電層１５０、絶縁層１６０および導電層
１７０上に絶縁層１７５を形成する。絶縁層１７５の材質は、実施の形態３の説明を参照
することができる。トランジスタ１０１の場合は、酸化アルミニウム膜を用いることが好
ましい。絶縁層１７５は、スパッタ法、ＣＶＤ法、ＭＢＥ法などで形成することができる
。
次に、絶縁層１７５上に絶縁層１８０を形成する（図３４（Ｃ）参照）。絶縁層１８０の
材質は、実施の形態４の説明を参照することができる。また、絶縁層１８０は、スパッタ
法、ＣＶＤ法、ＭＢＥ法などで形成することができる。
また、絶縁層１７５および／または絶縁層１８０にイオン注入法、イオンドーピング法、
プラズマイマージョンイオンインプランテーション法、プラズマ処理法などを用いて酸素
を添加してもよい。酸素を添加することによって、絶縁層１７５および／または絶縁層１
８０から酸化物半導体層１３０への酸素の供給をさらに容易にすることができる。
次に、第３の加熱処理を行ってもよい。第３の加熱処理は、第１の加熱処理と同様の条件
で行うことができる。第３の加熱処理により、絶縁層１２０、絶縁層１７５、絶縁層１８
０から過剰酸素が放出されやすくなり、酸化物半導体層１３０の酸素欠損を低減すること
ができる。
次に、トランジスタ１０７の作製方法について説明する。なお、上述したトランジスタ１
０１の作製方法と重複する工程の詳細な説明は省略する。
基板１１５上に絶縁層１２０を形成し、当該絶縁層上に酸化物半導体層１３０ａとなる酸
化物半導体膜１３０Ａ、および酸化物半導体層１３０ｂとなる酸化物半導体膜１３０Ｂを
スパッタ法、ＣＶＤ法、ＭＢＥ法などを用いて成膜する（図３５（Ａ）参照）。
次に、第１の導電膜を酸化物半導体膜１３０Ｂ上に形成し、前述した方法と同様に第１の
レジストマスクを用いて導電層を形成する、そして、当該導電層をハードマスクとして酸
化物半導体膜１３０Ａおよび酸化物半導体膜１３０Ｂを選択的にエッチングし、上記導電
層を取り除いて酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層を形
成する（図３５（Ｂ）参照）。なお、ハードマスクを形成せずに、第１のレジストマスク
を用いて当該積層を形成してもよい。ここで、酸化物半導体層１３０ａおよび酸化物半導
体層１３０ｂに対して酸素イオンを注入してもよい。
次に、上記積層を覆うように第２の導電膜を形成する。そして、ソース領域およびドレイ
ン領域となる部分の上に第２のレジストマスクを形成し、当該第２のレジストマスクを用
いて第２の導電膜の一部をエッチングし、導電層１４０および導電層１５０を形成する（
図３５（Ｃ）参照）。
次に、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂの積層上、ならびに導電層
１４０および導電層１５０上に酸化物半導体層１３０ｃとなる酸化物半導体膜１３０Ｃを
形成する。さらに、酸化物半導体膜１３０Ｃ上に絶縁膜１６０Ａ、第３の導電膜１７１Ａ
および第４の導電膜１７２Ａを形成する。
次に、第４の導電膜１７２Ａ上に第３のレジストマスク１５６を形成する（図３６（Ａ）
参照）。そして、当該レジストマスクを用いて、第３の導電膜１７１Ａ、第４の導電膜１
７２Ａ、絶縁膜１６０Ａ、および酸化物半導体膜１３０Ｃを選択的にエッチングし、導電
層１７１および導電層１７２からなる導電層１７０、絶縁層１６０、および酸化物半導体
層１３０ｃを形成する（図３６（Ｂ）参照）。なお、絶縁膜１６０Ａおよび酸化物半導体
膜１３０Ｃを第４のレジストマスクを用いてエッチングすることで、トランジスタ１０８
を作製することができる。
次に、絶縁層１２０、酸化物半導体層１３０（酸化物半導体層１３０ａ、酸化物半導体層
１３０ｂ、酸化物半導体層１３０ｃ）、導電層１４０、導電層１５０、絶縁層１６０およ
び導電層１７０上に絶縁層１７５および絶縁層１８０を形成する（図３６（Ｃ）参照）。
以上の工程において、トランジスタ１０７を作製することができる。
次に、トランジスタ１１１の作製方法について説明する。なお、上述したトランジスタ１
０２の作製方法と重複する工程の詳細な説明は省略する。
基板１１５上に絶縁層１２０を形成し、当該絶縁層上に酸化物半導体層１３０ａとなる酸
化物半導体膜１３０Ａ、および酸化物半導体層１３０ｂとなる酸化物半導体膜１３０Ｂを
スパッタ法、ＣＶＤ法、ＭＢＥ法などを用いて成膜する。そして、第１の導電膜を酸化物
半導体膜１３０Ｂ上に形成し、第１のレジストマスクを用いて導電層１４１ａを形成する
（図３７（Ａ）参照）。
そして、導電層１４１ａをハードマスクとして酸化物半導体膜１３０Ａおよび酸化物半導
体膜１３０Ｂを選択的にエッチングし、酸化物半導体層１３０ａ、酸化物半導体層１３０
ｂおよび導電層１４１ａからなる積層を形成する（図３７（Ｂ）参照）。ここで、酸化物
半導体層１３０ａおよび酸化物半導体層１３０ｂに対して酸素イオンを注入してもよい。
次に、ソース領域およびドレイン領域となる部分の上に第２のレジストマスクを形成し、
当該第２のレジストマスクを用いて導電層１４１ａの一部をエッチングし、導電層１４１
および導電層１５１を形成する（図３７（Ｃ）参照）。
次に、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂの積層上、ならびに導電層
１４１および導電層１５１上に酸化物半導体層１３０ｃとなる酸化物半導体膜１３０Ｃを
形成する。さらに、酸化物半導体膜１３０Ｃ上に絶縁膜１６０Ａ、第３の導電膜１７１Ａ
および第４の導電膜１７２Ａを形成する。
次に、第４の導電膜１７２Ａ上に第３のレジストマスク１５６を形成する（図３８（Ａ）
参照）。そして、当該レジストマスクを用いて、第３の導電膜１７１Ａ、第４の導電膜１
７２Ａ、絶縁膜１６０Ａ、および酸化物半導体膜１３０Ｃを選択的にエッチングし、導電
層１７１および導電層１７２からなる導電層１７０、絶縁層１６０、および酸化物半導体
層１３０ｃを形成する（図３８（Ｂ）参照）。
次に、絶縁層１２０、酸化物半導体層１３０（酸化物半導体層１３０ａ、酸化物半導体層
１３０ｂ、酸化物半導体層１３０ｃ）、導電層１４０、導電層１５０、絶縁層１６０およ
び導電層１７０上に絶縁層１７５および絶縁層１８０を形成する。
次に、絶縁層１７５および絶縁層１８０に導電層１４１および導電層１５１に達する開口
部を設け、当該開口部を覆うように第５の導電膜を形成する。そして、第５の導電膜上に
第４のレジストマスクを設け、当該レジストマスクを用いて、第５の導電膜を選択的にエ
ッチングし、導電層１４２および導電層１５２を形成する（図３８（Ｃ）参照）。
以上の工程において、トランジスタ１０７を作製することができる。
なお、本実施の形態で説明した金属膜、半導体膜、無機絶縁膜など様々な膜は、代表的に
はスパッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱
ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏ
ｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａ
ｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などがある。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。
また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を
大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで
成膜を行ってもよい。
ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスをチャンバ
ーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス（
アルゴン、或いは窒素など）をキャリアガスとして導入しても良い。例えば２種類以上の
原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらない
ように第１の原料ガスの反応後、不活性ガスを導入し、第２の原料ガスを導入する。ある
いは、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第
２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の層
を成膜し、後から導入される第２の原料ガスが吸着・反応して、第２の層が第１の層上に
積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数
回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガ
ス導入の繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり
、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された
金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ
−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメ
チルガリウム（Ｇａ（ＣＨ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いる
ことができる。これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチ
ルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル
亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒と
ハフニウム前駆体を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハ
フニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）やテトラキス（エチルメチルアミド
）ハフニウムなどのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（
Ｏ３）の２種類のガスを用いる。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒
とアルミニウム前駆体を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３
）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。他の材
料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、ア
ルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）など
がある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサク
ロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供
給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガ
スとＢ２Ｈ６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ
２ガスを順次導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４
ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ
膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次導入してＩｎ−Ｏ層を形
成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次導入してＧａＯ層を形成し、更に
その後Ｚｎ（ＣＨ３）２とＯ３ガスを順次導入してＺｎＯ層を形成する。なお、これらの
層の順番はこの例に限らない。これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ
層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡ
ｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まない
Ｏ３ガスを用いる方が好ましい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態６）
以下では、本発明の一態様に用いることのできる酸化物半導体膜の構造について説明する
。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で
配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、
「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう
。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓ
ｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜
、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（
高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。
一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバ
ウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結
晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると
、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は
、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映し
た形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察
すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認
できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、
当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（
ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純
度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導
体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとな
る。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要す
る時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が
高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定と
なる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領
域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜
に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大き
さであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微
結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ
−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確
認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かな
い場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲ
Ｄ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面
を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ
径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を
行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し
、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子
回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を
行うと、円周状に分布したスポットが観測される場合がある。また、ｎｃ−ＯＳ膜に対し
ナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合があ
る。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化
物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐ
ｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半
導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半
導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが
観測される。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造
を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化
物半導体（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともい
う。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認
することのできる領域と、結晶部を確認することのできない領域と、を有する。ａｍｏｒ
ｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結
晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば
、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計
測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は
層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４
の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９
層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は
、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその
値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目
し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれ
の格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａｍｏｒｐｈｏｕｓ−ｌｉｋ
ｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜
であってもよい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態７）
本発明の一態様に係る撮像装置および当該撮像装置を含む半導体装置は、表示機器、パー
ソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａ
ｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディス
プレイを有する装置）に用いることができる。その他に、本発明の一態様に係る撮像装置
および当該撮像装置を含む半導体装置を用いることができる電子機器として、携帯電話、
携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、デジタルスチルカメ
ラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーショ
ンシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写
機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自
動販売機などが挙げられる。これら電子機器の具体例を図３９に示す。
図３９（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部
９０４、マイク９０５、スピーカー９０６、操作キー９０７、スタイラス９０８、カメラ
９０９等を有する。なお、図３９（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３
と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定さ
れない。カメラ９０９には本発明の一態様の撮像装置を用いることができる。
図３９（Ｂ）は携帯データ端末であり、第１筐体９１１、表示部９１２、カメラ９１９等
を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができ
る。カメラ９０９には本発明の一態様の撮像装置を用いることができる。
図３９（Ｃ）はデジタルカメラであり、筐体９２１、シャッターボタン９２２、マイク９
２３、発光部９２７、レンズ９２５等を有する。レンズ９２５の焦点となる位置には本発
明の一態様の撮像装置を備えることができる。
図３９（Ｄ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９
３３、カメラ９３９等を有する。表示部９３２はタッチパネルとなっていてもよい。カメ
ラ９０９には本発明の一態様の撮像装置を用いることができる。
図３９（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、
操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ
９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられて
いる。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されてお
り、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能であ
る。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４
２との間の角度に従って切り替える構成としても良い。レンズ９４５の焦点となる位置に
は本発明の一態様の撮像装置を備えることができる。
図３９（Ｆ）は携帯電話であり、筐体９５１に、表示部９５２、マイク９５７、スピーカ
ー９５４、カメラ９５９、入出力端子９５６、操作用のボタン９５５等を有する。カメラ
９５９には本発明の一態様の撮像装置を用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
３１ 回路
３２ 回路
３３ 回路
３４ 回路
４０ シリコン基板
５１ トランジスタ
５２ トランジスタ
５３ トランジスタ
５４ トランジスタ
５５ トランジスタ
５６ トランジスタ
５７ トランジスタ
５８ トランジスタ
５９ トランジスタ
６０ フォトダイオード
６１ フォトダイオード
６２ フォトダイオード
６３ フォトダイオード
６５Ｂ 分光素子
６５Ｇ 分光素子
６５Ｒ 分光素子
６６ 領域
６７ ミラー
８０ 絶縁層
９０ 回路部
９２ 回路部
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ トランジスタ
１０６ トランジスタ
１０７ トランジスタ
１０８ トランジスタ
１０９ トランジスタ
１１０ トランジスタ
１１１ トランジスタ
１１２ トランジスタ
１１５ 基板
１２０ 絶縁層
１３０ 酸化物半導体層
１３０ａ 酸化物半導体層
１３０Ａ 酸化物半導体膜
１３０ｂ 酸化物半導体層
１３０Ｂ 酸化物半導体膜
１３０ｃ 酸化物半導体層
１３０Ｃ 酸化物半導体膜
１４０ 導電層
１４１ 導電層
１４１ａ 導電層
１４２ 導電層
１５０ 導電層
１５１ 導電層
１５２ 導電層
１５６ レジストマスク
１６０ 絶縁層
１６０Ａ 絶縁膜
１７０ 導電層
１７１ 導電層
１７１Ａ 導電膜
１７２ 導電層
１７２Ａ 導電膜
１７３ 導電層
１７５ 絶縁層
１８０ 絶縁層
２３１ 領域
２３２ 領域
２３３ 領域
３３１ 領域
３３２ 領域
３３３ 領域
３３４ 領域
３３５ 領域
５０１ 信号
５０２ 信号
５０３ 信号
５０４ 信号
５０５ 信号
５０６ 信号
５０７ 信号
５０８ 信号
５０９ 信号
５１０ 信号
５１１ 信号
５１２ 信号
５１５ 期間
５１６ 期間
５１７ 期間
６１５ 期間
６１７ 期間
６２１ 期間
６２２ 期間
６２３ 期間
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイク
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９０９ カメラ
９１１ 筐体
９１２ 表示部
９１９ カメラ
９２１ 筐体
９２２ シャッターボタン
９２３ マイク
９２５ レンズ
９２７ 発光部
９３１ 筐体
９３２ 表示部
９３３ リストバンド
９３９ カメラ
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 筐体
９５２ 表示部
９５４ スピーカー
９５５ ボタン
９５６ 入出力端子
９５７ マイク
９５９ カメラ
１５００ 素子分離層
１５１０ 遮光層
１５２０ 絶縁層
１５４０ マイクロレンズ
１５４１ マイクロレンズ

Claims (10)

  1. 画素回路と、分光素子と、を有する撮像装置であって、
    前記画素回路は、第１の回路と、第２の回路と、第３の回路と、第１の容量素子と、を有し、
    前記第１の回路は、第１の光電変換素子と、第１のトランジスタと、第２のトランジスタを有し、
    前記第２の回路は、第２の光電変換素子と、第３のトランジスタと、第４のトランジスタを有し、
    前記第３の回路は、第５のトランジスタと、第６のトランジスタと、第７のトランジスタと、第２の容量素子を有し、
    前記分光素子は、前記第１の光電変換素子または前記第２の光電変換素子上に設けられ、
    前記第１の光電変換素子の一方の端子は、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの一方は、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方は、前記第１の容量素子の一方の端子と電気的に接続され、
    前記第２の光電変換素子の一方の端子は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの一方は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの他方は、前記第１の容量素子の一方の端子と電気的に接続され、
    前記第５のトランジスタのソースまたはドレインの一方は、前記第１の容量素子の他方の端子と電気的に接続され、
    前記第２の容量素子の一方の端子は、前記第１の容量素子の他方の端子と電気的に接続され、
    前記第６のトランジスタのゲートは、前記第１の容量素子の他方の端子と電気的に接続され、
    前記第６のトランジスタのソースまたはドレインの一方は、前記第７のトランジスタのソースまたはドレイン一方と電気的に接続されていることを特徴とする撮像装置。
  2. 請求項１において、
    前記第１の光電変換素子および前記第２の光電変換素子は、同等の構成であることを特徴とする撮像装置。
  3. 請求項１において、
    前記第１の容量素子の容量値は、前記第２の容量素子の容量値よりも大きいことを特徴とする撮像装置。
  4. 請求項１において、
    前記第１の光電変換素子の一方の端子、前記第１のトランジスタのソースまたはドレインの一方、および前記第１の容量素子の一方の端子間における容量値と、前記第２の光電変換素子の一方の端子、前記第３のトランジスタのソースまたはドレインの一方、および前記第１の容量素子の一方の端子間における容量値とは、同等であることを特徴とする撮像装置。
  5. 請求項１において、
    前記分光素子は、前記第１の光電変換素子上に設けられ、前記第１の光電変換素子には、前記画素回路に入射された光（Ｗ）から、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に対応する波長の光成分のいずれか一つが除かれたＷ−Ｒ、Ｗ−ＧまたはＷ−Ｂの光が入射し、
    前記第２の光電変換素子には、前記画素回路に入射された光（Ｗ）および前記除かれた光が合成されたＷ＋Ｒ、Ｗ＋ＧまたはＷ＋Ｂが入射することを特徴とする撮像装置。
  6. 請求項５において、
    前記第２の光電変換素子には、前記画素回路を有する画素に隣接する画素における前記除かれた光の一部が入射されることを特徴とする撮像装置。
  7. 請求項１において、
    前記分光素子は、前記第２の光電変換素子上に設けられ、前記第２の光電変換素子には、前記画素回路に入射された光（Ｗ）から、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に対応する波長の光成分の１／２のいずれか二つが除かれたＷ−（Ｒ／２）−（Ｂ／２）、Ｗ−（Ｒ／２）−（Ｇ／２）またはＷ−（Ｂ／２）−（Ｇ／２）の光が入射し、
    前記第１の光電変換素子には、前記画素回路に入射された光（Ｗ）および前記除かれた光が合成されたＷ＋（Ｒ／２）＋（Ｂ／２）、Ｗ＋（Ｒ／２）＋（Ｇ／２）またはＷ＋（Ｂ／２）＋（Ｇ／２）が入射することを特徴とする撮像装置。
  8. 請求項７において、
    前記第２の光電変換素子には、隣接する画素における前記除かれた光の一部が入射されることを特徴とする撮像装置。
  9. 請求項１において、
    前記第１乃至第７のトランジスタの一部または全ては、活性層に酸化物半導体を有し、
    当該酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有することを特徴とする撮像装置。
  10. 請求項１に記載の撮像装置と、
    表示装置、操作キー、または、シャッターボタンと、を有することを特徴とする電子機器。
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