CN106531748B - 一种阵列基板、显示面板及阵列基板制备方法 - Google Patents

一种阵列基板、显示面板及阵列基板制备方法 Download PDF

Info

Publication number
CN106531748B
CN106531748B CN201710005265.4A CN201710005265A CN106531748B CN 106531748 B CN106531748 B CN 106531748B CN 201710005265 A CN201710005265 A CN 201710005265A CN 106531748 B CN106531748 B CN 106531748B
Authority
CN
China
Prior art keywords
insulating layer
layer
etching
via hole
array substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710005265.4A
Other languages
English (en)
Other versions
CN106531748A (zh
Inventor
宫奎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Hefei BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Hefei BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Hefei BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201710005265.4A priority Critical patent/CN106531748B/zh
Publication of CN106531748A publication Critical patent/CN106531748A/zh
Application granted granted Critical
Publication of CN106531748B publication Critical patent/CN106531748B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrochromic Elements, Electrophoresis, Or Variable Reflection Or Absorption Elements (AREA)

Abstract

本发明提供一种阵列基板、显示面板及阵列基板制备方法，通过在贯穿第一缘层、第二绝缘层和第三绝缘层的过孔的侧壁上至少与第一绝缘层对应的位置形成保护膜层，可以避免在过孔的底部产生底切倒角，从而保证通过过孔连接的两个层结构之间的电连接性能，提高阵列基板与显示面板的产品良率和显示效果。

Description

一种阵列基板、显示面板及阵列基板制备方法
技术领域
本发明涉及显示技术领域，具体涉及一种阵列基板、显示面板及阵列基板制备方法。
背景技术
在阵列基板制备过程中，顶部的钝化保护层制作完成后，需要先利用干法刻蚀技术在钝化层上形成过孔，然后在钝化层表面形成ITO(Indium Tin Oxide，氧化铟锡)层，以使ITO层与源漏电极层电连接。
结合图1a和图1b所示，传统阵列基板制备过程中，制作钝化层1的材质通常会选择SiNx，并且钝化层1分为三层，包括钝化过渡层11、钝化主体层12和钝化顶层13，钝化过渡层11的作用是避免钝化主体层12与ITO层3直接接触产生黑点不良。钝化顶层13是等离子体刻蚀的缓冲层，主要作用是使过孔2达到一定的坡度角和尺寸。一般情况下，钝化过渡层11的密度小于钝化主体层12和钝化顶层13的密度，而钝化过渡层11的刻蚀速率大于钝化主体层12的刻蚀速率。
当采用活性等离子体进行刻蚀时，钝化顶层13较为疏松，等离子体比较容易进入。当刻蚀到钝化过渡层11时，如图1a所示，由于钝化过渡层11的刻蚀速率大于钝化主体层12的刻蚀速率，在钝化过渡层11会产生缩进，即在过孔2的底部产生底切倒角21。如图1b所示，若过孔2的底部产生底切倒角21，则在形成ITO层3时，底切倒角21会造成ITO层3与源漏电极层4之间接触跨断(即接触不良)，导致该阵列基板显示异常，降低产品良率。
发明内容
本发明针对现有技术中存在的上述不足，提供一种阵列基板、显示面板及阵列基板制备方法，用以至少部分解决在绝缘层过孔过程中，过孔底部产生底切倒角的问题。
本发明为解决上述技术问题，采用如下技术方案：
本发明提供一种阵列基板，包括依次形成于基底上的第一绝缘层、第二绝缘层和第三绝缘层，以及贯穿所述第一缘层、第二绝缘层和第三绝缘层的过孔，所述过孔的侧壁上至少与所述第一绝缘层对应的位置覆盖有保护膜层。
优选的，所述保护膜层还覆盖在所述过孔的侧壁上与所述第二绝缘层和第三绝缘层对应的位置。
优选的，所述保护膜层的材料为高分子聚合物。
优选的，所述保护膜层的材料为碳氟聚合物。
进一步的，所述阵列基板还包括形成于所述基底上的第一膜层，所述第一膜层位于所述基底和所述第一绝缘层之间。
优选的，所述第一膜层为源漏电极层，所述第一绝缘层、第二绝缘层和第三绝缘层形成钝化层，所述第一绝缘层为钝化过渡层，所述第二绝缘层为钝化主体层，所述第三绝缘层为钝化顶层。
本发明还提供一种显示面板，包括如前所述的阵列基板。
本发明还提供一种阵列基板制备方法，用于在阵列基板上刻蚀过孔，所述阵列基板包括依次形成于基底上第一绝缘层、第二绝缘层和第三绝缘层，所述方法包括第一阶段和第二阶段；
第一阶段：向刻蚀设备内通入刻蚀气体，利用刻蚀气体依次刻蚀所述第三绝缘层和第二绝缘层，以形成贯穿所述第三绝缘层和第二绝缘层的过孔；
第二阶段：向所述刻蚀设备内通入刻蚀气体和保护气体，并保持刻蚀设备内的压力不变，利用所述刻蚀气体刻蚀所述第一绝缘层、第二绝缘层和第三绝缘层，以使所述过孔贯穿所述第一绝缘层，并在刻蚀所述第一绝缘层、第二绝缘层和第三绝缘层的过程中，利用所述保护气体在所述过孔的内侧形成保护膜层；当所述第二阶段结束时，所述保护膜层至少覆盖于所述过孔的侧壁上与所述第一绝缘层对应的位置。
优选的，在所述第二阶段，在刻蚀所述第一绝缘层、第二绝缘层和第三绝缘层的过程中，利用所述保护气体在所述过孔的底部和侧壁形成保护膜层，并利用所述刻蚀气体去除所述保护膜层，使所述过孔沿垂直和平行于所述阵列基板的方向延伸；
当所述第二阶段结束时，所述过孔贯穿所述第一绝缘层，且所述过孔底部的保护膜层被完全去除，所述保护膜层覆盖于所述过孔的整个侧壁上。
优选的，所述保护气体包括C4F8或CF4。
优选的，所述向刻蚀设备内通入刻蚀气体，具体包括：
向所述刻蚀设备的上电极加载第一功率，向所述刻蚀设备的下电极加载第二功率，并向所述刻蚀设备内通入第一流量的刻蚀气体。
优选的，所述向所述刻蚀设备内通入刻蚀气体和保护气体，具体包括：
向所述上电极加载第三功率，保持所述下电极上加载的第二功率不变，向所述刻蚀设备内通入第二流量的所述刻蚀气体和第三流量的保护气体，并保持所述刻蚀设备内压力不变；其中，所述第三功率小于所述第一功率，所述第二流量小于所述第一流量。
优选的，所述第二流量为所述第一流量的二分之一，所述第三流量为所述第二流量的2倍。
优选的，所述刻蚀气体为SF6，所述第一功率为8000W，所述第二功率为2000W，所述第一流量为1200sccm。
优选的，所述保护气体为C4F8；
所述第三功率为7000W，所述第二流量为600sccm，所述第三流量为1200sccm。
本发明能够实现以下有益效果：
由于第一绝缘层的刻蚀速率大于其他绝缘层的刻蚀速率，本发明通过在贯穿第一缘层、第二绝缘层和第三绝缘层的过孔的侧壁上至少与第一绝缘层对应的位置形成保护膜层，可以避免在过孔的底部产生底切倒角，从而保证通过过孔连接的两个层结构之间的电连接性能，提高阵列基板与显示面板的产品良率和显示效果。
附图说明
图1a为现有阵列基板制备过程中过孔产生底切倒角的示意图；
图1b为图1a的阵列基板的ITO层与源漏电极层发生接触跨断的示意图；
图2为本发明实施例提供的阵列基板的结构示意图；
图3a-3e为本发明实施例的阵列基板制备流程示意图。
图例说明：
1、钝化层 2、过孔 3、ITO层
4、源漏电极层 11、钝化过渡层 12、钝化主体层
13、钝化顶层 21、底切倒角 61、第一绝缘层
62、第二绝缘层 63、第三绝缘层 5、保护膜层
6、钝化层 7、第一膜层 8、光刻胶掩膜图案
具体实施方式
下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
以下结合图2，详细说明本发明的阵列基板的结构。
如图2示，本发明提供一种阵列基板，包括基底(图中未绘示)、第一绝缘层61、第二绝缘层62、第三绝缘层63以及贯穿第一缘层61、第二绝缘层62和第三绝缘层63的过孔2。第一绝缘层61、第二绝缘层62和第三绝缘层63依次形成于基底上，即第一绝缘层61更为邻近基底，第三绝缘层63远离基底，第二绝缘层62位于第一绝缘层61和第二绝缘层63之间。过孔2的侧壁上至少与第一绝缘层61对应的位置覆盖有保护膜层5。
由于第一绝缘层的刻蚀速率大于其他绝缘层的刻蚀速率，因此，通过在贯穿第一缘层61、第二绝缘层62和第三绝缘层63的过孔2的侧壁上至少与第一绝缘层61对应的位置形成保护膜层5，可以避免在过孔2的底部产生底切倒角，从而保证通过过孔2连接的两个层结构之间的电连接性能，提高阵列基板与显示面板的产品良率和显示效果。
进一步的，如图2所示，所述阵列基板还包括形成于基底上的第一膜层7，第一膜层7位于所述基底和第一绝缘层61之间。
优选的，第一膜层7为源漏电极层，第一绝缘层61、第二绝缘层62和第三绝缘层63形成钝化层6，第一绝缘层61为钝化过渡层，第二绝缘层62为钝化主体层，第三绝缘层63为钝化顶层，制作钝化层6的材料通常为SiNx。
需要说明的是，由于保护膜层5是在刻蚀过孔2的过程中形成的，因此，保护膜层5一般会覆盖过孔2的整个侧壁，即保护膜层5还覆盖在过孔2的侧壁上与第二绝缘层62和第三绝缘层63对应的位置，也就是说，在过孔2的侧壁上对应第三绝缘层63、第二绝缘层62和第一绝缘层61的位置均覆盖有保护膜层5。
保护膜层5的材料为高分子聚合物，优选为碳氟聚合物(CF2)n。
本发明的另一实施例还提供一种显示面板，所述显示面板包括如前所述的阵列基板。
通过在贯穿第一缘层61、第二绝缘层62和第三绝缘层63的过孔2的侧壁上至少与第一绝缘层61对应的位置形成保护膜层5，，因此，至少在过孔2的侧壁上与第一绝缘层61相对应的位置形成保护膜层5，可以避免第一绝缘层61的刻蚀速率大于其他绝缘层的刻蚀速率带来的在过孔2底部产生底切倒角的问题，从而保证通过过孔2连接的两个层结构之间的电连接性能，提高阵列基板与显示面板的产品良率和显示效果。
本发明的另一实施例还提供一种阵列基板制备方法，所述方法用于在如前述的阵列基板上刻蚀过孔，所述阵列基板包括依次形成于基底上第一绝缘层61、第二绝缘层62和第三绝缘层63。以下结合图2、图3a-3e，详细说明所述阵列基板的制备方法。
需要说明的是，在刻蚀过孔之前，如图3a所示，需要在阵列基板的基底上按照传统工艺依次制备第一膜层7、第一绝缘层61、第二绝缘层62和第三绝缘层63，并在第三绝缘层63上经过曝光显影制作出用于刻蚀贯穿钝化层6的过孔的光刻胶掩膜图案8，第三绝缘层63上未涂覆光刻胶的位置即为待形成过孔的位置。
所述刻蚀过孔的过程分为第一阶段和第二阶段，其中，第一阶段具体包括以下步骤：
步骤11，向刻蚀设备内通入刻蚀气体，利用刻蚀气体依次刻蚀所述第三绝缘层和第二绝缘层，以形成贯穿所述第三绝缘层和第二绝缘层的过孔。
优选的，可以选用ICP(等离子体光电直读光谱仪)作为刻蚀设备。
具体的，首先，将事先形成有第一膜层7、第一绝缘层61、第二绝缘层62和第三绝缘层63和光刻胶掩膜图案8的基底传输至刻蚀设备的腔室内。然后，向刻蚀设备的上电极加载第一功率，向刻蚀设备的下电极加载第二功率，并向刻蚀设备内通入第一流量的刻蚀气体。优选的，刻蚀气体可以为SF6，第一功率可以为8000W，第二功率可以为2000W，第一流量可以为1200sccm。
为了加快刻蚀速率，进一步的，在所述第一阶段，还可以向刻蚀设备内通入反应气体，优选的，反应气体可以为O2，O2的流量可以为1500sccm。
在第一阶段，可以利用刻蚀设备中的刻蚀终点检测器(EPD)监控刻蚀进程。在第一阶段结束时，如图3b所示，形成贯穿第三绝缘层63和第二绝缘层62的过孔2。
第二阶段具体包括以下步骤：
步骤12，向所述刻蚀设备内通入刻蚀气体和保护气体，并保持刻蚀设备内的压力不变，利用所述刻蚀气体刻蚀所述第一绝缘层、第二绝缘层和第三绝缘层，以使所述过孔贯穿所述第一绝缘层，并在刻蚀所述第一绝缘层、第二绝缘层和第三绝缘层的过程中，利用所述保护气体在所述过孔的内侧形成保护膜层。
需要说明的是，在第二阶段，不但在垂直阵列基板的方向上继续刻蚀第一绝缘层61，以增加过孔2的深度，而且在平行阵列基板的方向上，也要刻蚀第三绝缘层63、第二绝缘层62和第一绝缘层61，以扩大过孔2的孔径。在此过程中，在刻蚀形成的过孔2的内侧形成保护膜层5。
发明人发现，在刻蚀设备刻蚀过程中，在腔室压力不变的情况下，影响刻蚀坡度的因素主要为刻蚀设备的上电极功率与刻蚀气体的流量。因此，在二阶段，在刻蚀第一绝缘层61的过程中不再通入O2，而是增加了保护气体，用以在过孔2的内侧形成保护膜层5。
优选的，保护气体可以为C4F8或CF4，刻蚀气体仍然选用SF6。
结合图3c-3e所示，在刻蚀第一绝缘层61、第二绝缘层62和第三绝缘层63的过程中，利用保护气体在过孔2的底部和侧壁形成保护膜层5，并利用所述刻蚀气体去除保护膜层5，以使过孔2沿垂直和平行于所述阵列基板的方向延伸。
如图3c所示，在刻蚀过孔的过程中，过孔2的底部也有一层保护膜层5。由于刻蚀设备的下电极可以为等离子体提供自偏压，使等离子体在垂直阵列基板的方向上获得加速，并且具有很大的动能，在刻蚀第一绝缘层61的过程中，高速向下运动的等离子体会持续地轰击过孔2的底部，将保护膜层5从过孔2的底部轰击掉，从而可以持续地向下刻蚀过孔2。如图3d所示，同时，在非垂直阵列基板方向上，运动的等离子体也会轰击过孔2的侧壁，过孔2侧壁上的部分保护膜层5脱离过孔的侧壁发生移动，并重新附着在更深处的侧壁上。SF6或C4F8解离出来的活性F离子在此过程中不断地对裸露出来的绝缘层6(包括第一绝缘层61、第二绝缘层62和第三绝缘层63)进行刻蚀。这样，过孔2就可以在等离子体环境中不断地被向下和向周边刻蚀，从而使过孔2沿垂直和平行于阵列基板的方向延伸，且过孔2的侧壁具有较好的坡度和平滑度。
需要注意的是，活性F离子刻蚀第一绝缘层61的过程与形成保护膜层5的过程是同时存在的，从通入刻蚀气体和保护气体的那一刻开始(即第二阶段开始)就同时进行，并不是互相独立的过程。
具体的，所述向刻蚀设备内通入刻蚀气体和保护气体，具体包括：
向刻蚀设备的上电极加载第三功率，保持刻蚀设备的下电极上加载的第二功率不变，向刻蚀设备内通入第二流量的所述刻蚀气体和第三流量的保护气体，并保持所述刻蚀设备内压力不变。其中，第三功率小于第一功率，第二流量小于第一流量。
优选的，第二流量为第一流量的二分之一，第三流量为第二流量的2倍。
优选的，当保护气体为C4F8时，第三功率可以为7000W，第二流量可以为600sccm，第三流量可以为1200sccm。
具体的，当第一阶段结束后，自动进入第二阶段，由刻蚀设备的控制系统自动控制改变刻蚀参数，向刻蚀设备的腔体内同时通入刻蚀气体和保护气体。
当第二阶段结束时，保护膜层5至少覆盖于过孔2的侧壁上与第一绝缘层61对应的位置。需要说明的是，如图3e所示，保护膜层5还覆盖在过孔2的侧壁上与第二绝缘层62和第三绝缘层63对应的位置。由于在垂直阵列基板方向上(即在垂直于过孔底部方向上)等离子体的轰击强度大于在非垂直阵列基板方向上(即朝向过孔侧壁方向上)的等离子体的轰击强度，当第二阶段结束时，过孔2贯穿第一绝缘层61，且过孔2底部的保护膜层5被完全去除，保护膜层5覆盖于过孔2的整个侧壁上，这样，不会因为保护膜层5残留于过孔2的底部而影响ITO层(图中未绘示)与源漏电极层(即第一膜层7)的电连接。
需要说明的是，如图2所示，在第二阶段结束后，还需要剥离掉第三绝缘层63顶部的光刻胶掩膜图案8，至此，贯穿钝化层6的过孔2全部刻蚀制作完成。
通过上述步骤11-步骤12可以看出，将在绝缘层6上形成过孔2的工艺分为两个阶段，在第一阶段利用刻蚀气体刻蚀第二绝缘层62和第三绝缘层63，形成贯穿的过孔2，在第二阶段同时向刻蚀设备内通入刻蚀气体和保护气体，利用刻蚀气体刻蚀第一、第二和第三绝缘层，在刻蚀过程中，保护气体在过孔2的内侧形成保护膜层5，可以保护第一绝缘层61的侧壁在刻蚀过程中不会发生过度反应向两侧产生缩进，避免被严重侧向刻蚀导致的底切倒角的产生。当第二阶段结束时，过孔2贯穿整个钝化层6，过孔2的底部的保护膜层5可以被完全去除，只保留过孔2的侧壁上的保护膜层5，以确保通过过孔2连接的两个层结构实现电连接，避免在过孔2的底部产生底切倒角，解决了层间接触跨断的问题，从而保证通过过孔连接的两个层结构之间的电连接性能，提高阵列基板与显示面板的产品良率和显示效果。
为了清楚说明本发明的技术方案，以下以钝化层6的材料为SiNx、刻蚀气体为SF6、保护气体为C4F8为例，对本发明的过孔刻蚀原理进行详细描述。
在第二阶段，通入SF6与C4F8混合气体以后反应式如下：
C4F8→2F↑+CF2↑ (1)
nCF2↑→(CF2)n (2)
SF6↑→Sx1Fy1↑+Sx2Fy2↑+F-↑ (3)
(CF2)n+F-↑→CFx↑ (4)
保护气体C4F8在等离子体状态下分解成离子态的CF2与活性F基(详见公式1)，CF2基可以在SiNx表面形成保护膜层(CF2)n(详见公式2)，刻蚀气体SF6解离出F离子(详见式3)，F离子又可以与保护膜层(CF2)n继续反应，去除部分保护膜层(详见式4)。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (15)

1.一种阵列基板制备方法，用于在阵列基板上刻蚀过孔，所述阵列基板包括依次形成于基底上第一绝缘层、第二绝缘层和第三绝缘层，其特征在于，所述方法包括第一阶段和第二阶段；
第一阶段：向刻蚀设备内通入刻蚀气体，利用刻蚀气体依次刻蚀所述第三绝缘层和第二绝缘层，以形成贯穿所述第三绝缘层和第二绝缘层的过孔；
第二阶段：向所述刻蚀设备内通入刻蚀气体和保护气体，并保持刻蚀设备内的压力不变，利用所述刻蚀气体刻蚀所述第一绝缘层、第二绝缘层和第三绝缘层，以使所述过孔贯穿所述第一绝缘层，并在刻蚀所述第一绝缘层、第二绝缘层和第三绝缘层的过程中，利用所述保护气体在所述过孔的内侧形成保护膜层；当所述第二阶段结束时，所述保护膜层至少覆盖于所述过孔的侧壁上与所述第一绝缘层对应的位置。
2.如权利要求1所述的方法，其特征在于，在所述第二阶段，在刻蚀所述第一绝缘层、第二绝缘层和第三绝缘层的过程中，利用所述保护气体在所述过孔的底部和侧壁形成保护膜层，并利用所述刻蚀气体去除所述保护膜层，使所述过孔沿垂直和平行于所述阵列基板的方向延伸；
当所述第二阶段结束时，所述过孔贯穿所述第一绝缘层，且所述过孔底部的保护膜层被完全去除，所述保护膜层覆盖于所述过孔的整个侧壁上。
3.如权利要求1所述的方法，其特征在于，所述保护气体包括C4F8或CF4。
4.如权利要求3所述的方法，其特征在于，所述向刻蚀设备内通入刻蚀气体，具体包括：
向所述刻蚀设备的上电极加载第一功率，向所述刻蚀设备的下电极加载第二功率，并向所述刻蚀设备内通入第一流量的刻蚀气体。
5.如权利要求4所述的方法，其特征在于，所述向所述刻蚀设备内通入刻蚀气体和保护气体，具体包括：
向所述上电极加载第三功率，保持所述下电极上加载的第二功率不变，向所述刻蚀设备内通入第二流量的所述刻蚀气体和第三流量的保护气体，并保持所述刻蚀设备内压力不变；其中，所述第三功率小于所述第一功率，所述第二流量小于所述第一流量。
6.如权利要求5所述的方法，其特征在于，所述第二流量为所述第一流量的二分之一，所述第三流量为所述第二流量的2倍。
7.如权利要求5所述的方法，其特征在于，所述刻蚀气体为SF6，所述第一功率为8000W，所述第二功率为2000W，所述第一流量为1200sccm。
8.如权利要求7所述的方法，其特征在于，所述保护气体为C4F8；
所述第三功率为7000W，所述第二流量为600sccm，所述第三流量为1200sccm。
9.一种阵列基板，包括依次形成于基底上的第一绝缘层、第二绝缘层和第三绝缘层，以及贯穿所述第一绝缘层、第二绝缘层和第三绝缘层的过孔，其特征在于，所述阵列基板采用如权利要求1-8任一项所述的方法制备，所述过孔的侧壁上至少与所述第一绝缘层对应的位置覆盖有保护膜层。
10.如权利要求8所述的阵列基板，其特征在于，所述保护膜层还覆盖在所述过孔的侧壁上与所述第二绝缘层和第三绝缘层对应的位置。
11.如权利要求10所述的阵列基板，其特征在于，所述保护膜层的材料为高分子聚合物。
12.如权利要求11所述的阵列基板，其特征在于，所述保护膜层的材料为碳氟聚合物。
13.如权利要求9-12任一项所述的阵列基板，其特征在于，还包括形成于所述基底上的第一膜层，所述第一膜层位于所述基底和所述第一绝缘层之间。
14.如权利要求13所述的阵列基板，其特征在于，所述第一膜层为源漏电极层，所述第一绝缘层、第二绝缘层和第三绝缘层形成钝化层，所述第一绝缘层为钝化过渡层，所述第二绝缘层为钝化主体层，所述第三绝缘层为钝化顶层。
15.一种显示面板，其特征在于，包括如权利要求9-14任一项所述的阵列基板。
CN201710005265.4A 2017-01-04 2017-01-04 一种阵列基板、显示面板及阵列基板制备方法 Active CN106531748B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710005265.4A CN106531748B (zh) 2017-01-04 2017-01-04 一种阵列基板、显示面板及阵列基板制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710005265.4A CN106531748B (zh) 2017-01-04 2017-01-04 一种阵列基板、显示面板及阵列基板制备方法

Publications (2)

Publication Number Publication Date
CN106531748A CN106531748A (zh) 2017-03-22
CN106531748B true CN106531748B (zh) 2023-05-30

Family

ID=58335169

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710005265.4A Active CN106531748B (zh) 2017-01-04 2017-01-04 一种阵列基板、显示面板及阵列基板制备方法

Country Status (1)

Country Link
CN (1) CN106531748B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0547720A (ja) * 1991-08-15 1993-02-26 Sony Corp 自然酸化膜の除去方法
CN101330062A (zh) * 2008-07-25 2008-12-24 友达光电股份有限公司 薄膜晶体管阵列基板的制作方法
JP2009260092A (ja) * 2008-04-18 2009-11-05 Hitachi High-Technologies Corp 多層レジスト膜のドライエッチング方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0547720A (ja) * 1991-08-15 1993-02-26 Sony Corp 自然酸化膜の除去方法
JP2009260092A (ja) * 2008-04-18 2009-11-05 Hitachi High-Technologies Corp 多層レジスト膜のドライエッチング方法
CN101330062A (zh) * 2008-07-25 2008-12-24 友达光电股份有限公司 薄膜晶体管阵列基板的制作方法

Also Published As

Publication number Publication date
CN106531748A (zh) 2017-03-22

Similar Documents

Publication Publication Date Title
KR20190049482A (ko) 스택 내에 피처들을 에칭하기 위한 방법
CN104620364B (zh) 用于沟槽侧壁平坦化的硅蚀刻的方法
TWI648782B (zh) 處理基板的方法與形成三維裝置的方法
TW201334063A (zh) 具有增加的遮罩選擇性之蝕刻
CN103354206B (zh) 过孔制作方法、显示面板制作方法及显示面板
CN107644812B (zh) 基片刻蚀方法
TW201642342A (zh) 利用電漿對多層材料蝕刻的方法
TW201246361A (en) Ion-assisted plasma treatment of a three-dimensional structure
KR20090092782A (ko) 초-고 종횡비 유전체 에칭에서의 트위스팅 감소
CN106684097A (zh) 一种基板及其制作方法、显示面板
CN105185704A (zh) 深硅刻蚀方法
CN1723549A (zh) 增强等离子体蚀刻性能的方法
CN106653697A (zh) 阵列基板及其制造方法和显示面板
US11619773B2 (en) Method of manufacturing metal wire and metal wire grid, wire grid polarizer, electronic device
CN106531748B (zh) 一种阵列基板、显示面板及阵列基板制备方法
US8093152B2 (en) Trench forming method
TWI598954B (zh) 具有受控擺動之蝕刻用方法
Watanabe et al. Reduction of microtrenching and island formation in oxide plasma etching by employing electron beam charge neutralization
US11037959B2 (en) Method of producing array substrate, array substrate, and display apparatus
CN108062181A (zh) 基板及其制作方法、电子设备
CN104900588B (zh) 阵列基板的制备方法
CN112002754A (zh) 阵列基板及其制备方法与显示面板
CN109166868A (zh) 一种阵列基板及其制备方法、显示面板
CN206301793U (zh) 一种阵列基板及显示面板
JP5814663B2 (ja) プラズマ処理方法及びゲートラスト方式のメタルゲートの製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant