TWI648782B - 處理基板的方法與形成三維裝置的方法 - Google Patents

處理基板的方法與形成三維裝置的方法 Download PDF

Info

Publication number
TWI648782B
TWI648782B TW103132882A TW103132882A TWI648782B TW I648782 B TWI648782 B TW I648782B TW 103132882 A TW103132882 A TW 103132882A TW 103132882 A TW103132882 A TW 103132882A TW I648782 B TWI648782 B TW I648782B
Authority
TW
Taiwan
Prior art keywords
substrate
ions
etch rate
etch
reactive
Prior art date
Application number
TW103132882A
Other languages
English (en)
Other versions
TW201513218A (zh
Inventor
絲特芬Ｒ 舍曼
賽門 羅芙爾
約翰 哈塔拉
亞當 普蘭德
Original Assignee
美商瓦里安半導體設備公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商瓦里安半導體設備公司 filed Critical 美商瓦里安半導體設備公司
Publication of TW201513218A publication Critical patent/TW201513218A/zh
Application granted granted Critical
Publication of TWI648782B publication Critical patent/TWI648782B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32357—Generation remote from the workpiece, e.g. down-stream
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32422—Arrangement for selecting ions or species in the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Plasma & Fusion (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Analytical Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)

Abstract

提供一種處理基板的方法與一種形成形成三維裝置的方法，此處理基板的方法，包括在包含反應性物質的反應性環境的存在下，將離子沿著與基板表面之垂直線形成的至少一個非零角度導向基板，基板包括表面特徵。使用離子結合反應性環境，以第一蝕刻速率來蝕刻表面特徵中的至少一個表面，此第一蝕刻速率大於在沒有反應性環境的情況下將離子導向基板時的第二蝕刻速率，以及大於在提供反應性環境而沒有提供離子給基板時的第三蝕刻速率。

Description

處理基板的方法與形成三維裝置的方法 【相關申請案的交叉參考】
本申請案主張2013年9月26日申請的美國臨時專利申請案第61/882,926號以及2013年10月26日申請的美國臨時申請案第61/896,042號的優先權。
本發明是有關於圖案化基板的製造，且特別是有關於使用離子蝕刻基板中的特徵(feature)。
在現今的電子裝置中，裝置結構的製造需要將小特徵圖案化，此小特徵的臨界尺寸(critical dimension)可能只有幾奈米大小，且許多的特徵有棘手的高寬比(aspect ratio)的形狀並且緊密間隔，因此在處理上引起許多挑戰。此外，在製造期間(包含在最後階段)，裝置結構可能包含多種不同的材料，而不同材料的蝕刻特性也不同。
在裝置製造的過程中，對於多重處理步驟上已開發及應用一種反應性離子蝕刻(reactive ion etching：RIE)技術。這種反應性離子蝕刻處理需要使基板暴露到反應電漿(reactive plasma)，此反應電漿可包含產生例如氟、碳、氫以及這些元素結合的分子或自由基的物質的氣體。氟甲烷(CH3F)混合氧氣(O2)是一般在工業上用來進行反應性離子蝕刻處理的一種化學方法。使用這種化學方法進行反應性離子蝕刻處理會導致兩種競爭機制，並且這兩種機制會發生在基板上的所有遭受反應性離子蝕刻電漿所接觸的材料表面上。第一種機制為基板的表面蝕刻，而第二種機制為基板表面上碳類聚合物(carbon-based polymer)的沉積。當沒有遭受離子轟擊的情況下，在處理條件下預期在基板表面處聚合物沉積會是主要的機制。不過，藉由自反應性離子蝕刻電漿所提取的物質進行高能的離子轟擊可以打散聚合物並且在材料表面處產生懸鍵(dangling bond)而成為主要的機制。
基板表面的蝕刻在某些選擇情況下對材料具有高度依賴性，此為反應性離子蝕刻的一種特徵。例如，可選擇精確的化學成分、化學成分的相對比例以及選定物質的離子能量範圍，使得蝕刻在想要進行蝕刻的材料類型(例如氮化矽)表面上成為主要機制，而聚合物沉積在其它材料(例如矽)表面上仍是主要的機制。以此方式，可達成藉由反應性離子蝕刻處理來引起關於蝕刻速率的材料選擇性。在傳統的反應性離子蝕刻設備處理條件下，所有離子軌跡會垂直於晶圓表面，因此水平面會遭受離子轟擊(ion bombardment)，其它表面(例如垂直面)則不會。與這些有關及其它的需要考慮的事是現今技術需要改良的原因。
本發明內容是以簡化型式介紹一種中概念的選擇，這在之後的實施方式中會進一步說明。本發明內容並未想要去確定所主張專利範圍主題的關鍵性或必要性的特徵，也未打算協助決定所主張專利範圍主題的範疇。
在本發明一實施例中，提出一種處理基板的方法，包括在包含反應性物質的反應環境中沿著至少一個與基板表面的垂線形成的非零角度將離子導向基板，此基板包括表面特徵；以及結合反應性環境使用離子，以第一蝕刻速率來蝕刻表面特徵的至少一個表面，此第一蝕刻速率大於離子在沒有反應性環境情況下導向基板的第二蝕刻速率，第一蝕刻速率也大於提供反應性環境而沒有離子情況下的第三蝕刻速率。
在另一個實施例中，提出一個構成三維(three dimensional；3-D)裝置的方法，包括：在基板表面上提供垂直延伸至基板表面的結構，且此結構包含第一材料及第二材料；在包含反應性物質的反應環境中沿著至少一個與基板表面的垂線形成的非零角度將離子導向基板；以及結合反應性環境使用離子，以第一蝕刻速率來蝕刻結構的至少一部分，此第一蝕刻速率大於在沒有反應性環境情況下離子導向基板的第二蝕刻速率，第一蝕刻 速率也大於提供所述反應性環境而沒有離子情況下的第三蝕刻速率。
在另一個實施例中，提出一種處理基板的方法，包括提供反應性環境與基板的一側接觸，基板的所述側的外表面包括定義第一區域中的第一外表面的第一材料以及配置於在第一區域中第一材料下方的第二材料，所述第二材料定義基板的所述側的第二區域中的第二外表面；在反應性環境中以至少一個入射角導引第一劑量的離子至基板，每一個入射角與基板的所述側的垂線形成非零角度，所述離子經設置以沿著平行於離子的所述至少一個入射角度的方向，以第一蝕刻速率將有角度的特徵蝕刻入第二材料中，而且以小於第一蝕刻速率的第二蝕刻速率來蝕刻第一材料。
104、204、206、208‧‧‧孔隙
106‧‧‧電漿腔室
110、202、210‧‧‧提取平板
118‧‧‧處理腔室
128‧‧‧方向
134‧‧‧平面
150、200、804‧‧‧基板
151‧‧‧表面特徵
152‧‧‧核心區
154‧‧‧側壁
156‧‧‧反應性活性物質
160‧‧‧電漿
162‧‧‧電漿鞘邊界
164、166、212、214、304、306、408、511、612、806‧‧‧離子
170‧‧‧末端側壁
172、406‧‧‧上表面
216‧‧‧垂直線
220、230、240‧‧‧分佈曲線
222、224、232、234、242‧‧‧尖峰
300、502‧‧‧裝置結構
302、314‧‧‧閘極部分
310‧‧‧半導體部分
310A‧‧‧鰭式部分
310B、504‧‧‧基座部分
311、600‧‧‧鰭式結構
312‧‧‧絕緣體
318‧‧‧絕緣體頂端部分
320‧‧‧緣邊
322‧‧‧側壁部分
324‧‧‧間隔物膜
325、407、505‧‧‧側壁
326‧‧‧閘極絕緣體頂端部分
402‧‧‧絕緣體層
404、414、510、512‧‧‧溝渠
405‧‧‧下表面
410‧‧‧頂端區域
412‧‧‧斜面
506‧‧‧介電材料
507‧‧‧上部部分
508‧‧‧襯層部分
509‧‧‧下部部分
602‧‧‧頂層
604‧‧‧中間層
606‧‧‧底層
608‧‧‧基部
610‧‧‧罩幕部分
611‧‧‧暴露區域
614‧‧‧隧道
622‧‧‧材料
624‧‧‧填充區
700‧‧‧基板結構
702‧‧‧基層
704‧‧‧中介層
706‧‧‧頂部特徵
708‧‧‧接點
710‧‧‧罩幕層
711‧‧‧孔洞
712、714、716‧‧‧離子分佈
720、722、724、726‧‧‧接點導孔
802A、802B、802C‧‧‧線條
H‧‧‧高度
t‧‧‧厚度
W1、W2、W3‧‧‧孔隙寬度
θ‧‧‧入射角
圖1A及圖1B為在以定向反應性離子蝕刻的實施例中處理基板的側視圖及頂視圖。
圖2A是與一實施例相符的基板處理之更詳細的幾何頂視圖。
圖2B所繪示為一種示範的提取平板(extraction plate)的側視圖，此提取平板包括單一提取孔隙(extraction aperture)，其產生與基板平面的垂線形成一個入射角的離子。
圖2C至圖2E為與本發明實施例相符所繪示之不同實驗條件下產生的離子的入射角分佈示意圖。
圖3A及圖3B為可發現在現今半導體裝置(例如使用在邏輯、記憶及其它裝置中的電晶體)中的的結構的實例。
圖4A及圖4B為與其他實施例相符的實例，其中定向蝕刻選擇性被用來提供一部分溝渠或導孔區(via region)想要的形狀。
圖5A及圖5B提供另一個使用定向反應性離子蝕刻處理來進行修改溝渠或導孔結構的實例。
6A至圖6D為與額外實施例相符之處理三維裝置結構的另一實例。
圖7A為使用有角度的反應性離子蝕刻處理基板結構的實例。
圖7B為利用非直角入射角的離子對圖7A的基板進行反應性離子蝕刻處理所繪示的示意圖。
圖8A至圖8D為具定向選擇性反應性離子蝕刻處理被用來選擇性地在一方向上減少經圖案化特徵的尺寸的實施例。
本發明實施例是關於基板的反應性蝕刻以及必需使用以與基板表面的垂線所形成之非零角度導向基板的離子以達成對基板進行定向反應性蝕刻，其中此基板在表面上包括圖案化的特徵。
在此所揭露的不同實施例中，利用自包括電漿源之設備提取的離子進行基板處理。與這些實施例相符的電漿源可包括電漿腔室(plasma chamber)，離子在電漿腔室中產生以提供至基板。 基板可配置於「處理」腔室(process chamber)中，其中處理腔室與 產生提供至基板的離子的電漿腔室隔開。孔隙盤(aperture plate)可由電漿腔室提取離子並且將離子導向基板。此設備的細節已為大眾所知悉，因此對此設備進一步的討論則在此省略。
在本實施例中，可提供物質至電漿腔室，所述電漿腔室經設置以在基板處產生反應性環境，而反應性離子蝕刻則在此環境中發生。特別地，各種離子在電漿腔室產生以及經由孔隙提取作為離子束，所述離子束撞擊在鄰近電漿腔室的處理腔室中的基板上。與本實施例相符，經由孔隙提取離子幫助控制離子束的特性，包含離子束的大小及形狀，尤其是離子束碰撞基板的截面(cross-section)以及離子撞擊基板的入射角度。當上述與被設計來提升反應性離子蝕刻的物質結合時，此設置可成為一個新的「定向反應性離子蝕刻」處理方法，其中，反應性離子蝕刻可限定在基板上的想要的表面而不會影響其它的表面。
如先前提到，本實施例與在反應性環境中處理基板有關，在反應性環境中，反應性物質被提供至基板。本實施例使用大量運用在傳統的反應性離子蝕刻處理的氣體混合物。因此，除了以選定的入射角度提供離子至基板外，基板同時暴露在反應性物質中，反應性物質和入射的離子一起對基板產生反應性蝕刻。 因此本實施例包含許多傳統的反應性離子蝕刻的有利的特性，例如在蝕刻過程中從大量可利用的化學物質中選擇以提供「材料選擇性」。專有名詞「材料選擇性」於此使用來表示第一材料的蝕刻實質上快於第二材料。然而，本實施例提供在傳統反應性離子蝕 刻處理或其它傳統技術中沒有發現的額外功能，此功能為促進所選擇的相對於其它非水平表面的非水平表面蝕刻速率的能力，或是促進所選擇的相對於水平表面的非水平表面蝕刻速率的能力。 對於上述功能的實例，尤其是結合上述功能與材料選擇性的實例，在以下相關圖示中詳述。
一般來說，專有名詞「定向選擇性(directional selectivity)」於此表示為提升朝一特定方向或一組方向的非水平表面蝕刻速率的特性，而不是面對其它方向的表面(包含水平表面)。專有名詞「定向反應性蝕刻」於此使用來表示與本實施例符合的處理方法，本實施例可提供將反應性環境提供至基板與沿特定入射角度定向之離子的結合，其中此入射角度非垂直於正在處理的基板平面。因此，定向反應性離子蝕刻可在處理過程中提供材料蝕刻選擇性及定向蝕刻選擇性的組合。
不像傳統的反應性離子蝕刻，本實施例的額外特徵為正在處理中的基板並未浸入電漿中，而是可改變基板相對於電漿源的距離。上述特徵允許控制不同特徵，包括允許基板表面處的氣體壓力獨立於電漿腔室內的氣體壓力而被控制。因為基板腔室與電漿腔室的去耦合(decoupling)，當基板由電漿腔室移開時，基板處理可由等向的高度化學驅動蝕刻處理至由離子束協助的化學蝕刻處理再至物理(濺射)蝕刻處理連續發生。
圖1A及圖1B繪示為在定向反應性離子蝕刻的實施例中處理基板150的側視圖及頂視圖。在這個實例中，細長特徵(表 面特徵151)配置在基板150的表面上，表面特徵151包括核心區152、上表面172以及側壁154。明顯地，圖1A及圖1B並不必定按比例繪制。在積體電路上的特徵常常許多數量級地小於基板150的厚度或提取平板110中的孔隙104。如圖所示，提供電中性的反應性物質156與基板150接觸。在不同的實施例中，反應性物質156可藉由將氣體流入產生電漿160的電漿腔室106中來提供。然後，反應性物質156進入處理腔室118中。來自電漿160的所提取的離子也可為反應性物質。
如圖1A所示，將具有孔隙104的提取平板110定位至適當位置可產生帶彎曲的電漿鞘邊界162。在所示實施例中，相對於基板150的平面134，電漿鞘邊界162具有凹面形狀。此彎曲導致於電漿鞘邊界162處自電漿160提取離子，其中離子軌跡可相對於平面134自垂直入射角偏離。藉由修改處理系統(未圖示)的電漿處理條件，可改變電漿鞘邊界162的形狀。如以下所詳述，這可允許相對於待處理基板上的特徵控制離子的定向性或入射角度。
圖1A及圖1B強調的本實施例的一個特別的特徵為可以提供特定離子方向給由電漿腔室106所提取的離子164及166。這些離子可配合基板中表面特徵的方向，以提供基板特徵的想要的表面的目標反應性離子蝕刻，而不會蝕刻其它特徵表面。例如，離子可被導向表面特徵151的側壁154，但不會被導向「末端側壁」170。如以下所述，在反應性離子蝕刻處理中此種型式的定向選擇性能改良已知裝置結構的處理以及新型裝置結構的製造。
圖2A是與附加的實施例相符的處理基板的更詳細的幾何的頂視圖。在許多的實施例中，基板200可沿著方向128傳送，以及可在與平行於Z方向的軸線周圍轉動，亦即在X-Y平面範圍內轉動。另外，在提取平板的不同實施例中，為了要改變由電漿提取出的離子的入射角度，可修改沿著掃瞄方向(即延著X方向)的孔隙的寬度。圖2A描述不同孔隙寬度W1、W2及W3及相對應孔隙204、206及208的實例。在許多的實施例中，孔隙204、206及208的長度大於基板的直徑。如以下詳述，這些不同孔隙204、206及208各自可產生不同電漿鞘邊界形狀，因此可產生不同的離子入射角度。這在圖2B中圖示，圖2B呈現包含孔隙204的提取平板210的側示圖，孔隙204產生與平面134的垂直線216形成入射角θ的離子212及214。平面134可定義基板的水平表面，例如矽晶圓或其它平面基板的表面。
在圖2A的實例中，上述三個不同孔隙204、206及208包含在相同的提取平板202中。因此，單一的孔隙盤可提供不同的離子入射角度。然而，在一些實施例中，單一孔隙可被提供給2個或更多個不同孔隙盤中的任一個，其中在2個或更多個不同孔隙盤中的任一個中，孔隙的寬度不同。以此方式，可藉由選擇適當的孔隙盤，控制提供給進行定向反應性離子蝕刻的基板的離子入射角度。除了改變孔隙大小外，電漿鞘邊界的形狀可受包含外加功率(applied power)的電漿條件影響。因此，在一些實施例中，經由孔隙盤導向基板的離子的離子入射可藉由改變應用於電漿腔 室上的電漿製程參數來修改。
圖2C至圖2E呈現示範性的分佈，其展現與本實施例相符的在不同實驗條件下產生的離子的入射角θ的分佈，入射角θ的定義如圖2B所示。在實例中，藉由操作提取孔隙盤產生顯示在圖2C、2D及2E中分佈曲線220、230及240。分佈曲線220具有以零度為中心的入射角的雙峰分布(bimodal distribution)，其中兩個尖峰(尖峰222及尖峰224)座落在零度的相對側。為了方便性，可選擇對於已知軌跡的離子的入射角的負角度的設置。如圖2B顯示，負角度可表示離子軌跡朝右時的入射角，而正角度則可表示離子軌跡朝左時的入射角。為了達成這類型的角度分佈，簡易的孔隙可修改為包含不同的部件。
如分佈曲線220所示，沒有或只有少量離子具有垂直於基板平面(零度角度)的軌跡，而更多的離子則具有在零度角度任一側離開垂直線的軌跡。在一個實例中，尖峰222及尖峰224可形成與垂直線為+/- 40度的角度。在期望與平面134平行以及遮蔽離子的基板特徵的表面上引起較少的離子撞擊以及更期望撞擊與平面134成角度的表面的情況下，可利用這種型式的離子分佈。這特徵的實例包括具有高度大於寬度的溝渠，溝渠的側壁則要處理或蝕刻，但溝渠的底部則保持未處理或蝕刻。
圖2D的分佈曲線230性質上來說與圖2C的分佈曲線220相似，除了其尖峰232及尖峰234間的距離較小。例如，尖峰232及234可形成與垂直線為+/- 20度的角度。在之後的實例中，尖峰 222及224可形成與垂直線為+/- 60度的角度。
分佈曲線240為單峰分佈，其中單一尖峰242以零度角為中心。在期望與平面134平行的基板特徵的表面上引起較多的離子撞擊以及較不期望撞擊配置為與平面134成角度的表面的情況下，可利用這種型式的離子分佈。
在接下來的圖中，提出可根據本實施例的定向反應性離子蝕刻處理來處理的結構的特定實例，說明由本實施例所提供的原理及優點。在圖3A及圖3B中，顯示可在現今的半導體裝置(例如使用在邏輯裝置、記憶體裝置或其它裝置的電晶體)中發現的結構的實例。裝置結構300可用來形成三維電晶體，例如鰭式場效電晶體(fin type field effect transistor；finFET)。經由先前技術，現今使用間隔物膜(spacer film)來形成電晶體，間隔物膜例如氮化矽(silicon nitride；SiN)、氮碳化矽(silicon carbon nitride；SiCN)、氮氧化矽(silicon oxynitride；SiON)或氮氧碳化矽(silicon carbon oxynitride；SiCON)，間隔物膜保護閘極側壁以及自電晶體通道區域抵銷源極/汲極(source/drain)區域。這種平面電晶體上的間隔物膜的蝕刻可使用傳統的反應性離子蝕刻來達到。然而，在三維裝置(例如鰭式場效電晶體)上的間隔物膜的蝕刻則呈現很大的挑戰。如以下所詳述，期望蝕刻形成在裝置的半導體「鰭式」部分上的間隔物，而不在閘極結構上自側壁蝕刻間隔物。
在圖3A及3B所說明的實例中，鰭式場效電晶體結構顯示鰭式場效電晶體製造的一部分，其中裝置結構300的半導體部 分310已被蝕刻形成鰭式部分310A，其自基座部分310B沿著Z方向垂直延伸以及也沿著Y方向沿伸。鰭式部分310A被閘極部分314覆蓋，閘極部分314環繞鰭式部分310A的三側。閘極部分302藉由絕緣體312與基座部分分離，在一些實例中絕緣體312可為氧化物。間隔物膜324顯示沉積在閘極部分314和鰭式部分310A上。在一些實施例中，閘極部分314可為多晶體(polycrystalline)材料，例如多晶矽。間隔物膜324可為絕緣體，例如氮化物，且間隔物膜324的蝕刻性質與閘極部分314、半導體部分310及/或絕緣體312不同。
如圖3A及3B所示，離子304及306被導向裝置結構300。離子304及306可自處理系統導向，在處理系統中離子軌跡分佈整個入射角的雙峰分佈，如圖2C及2D中所示。此外，離子304及306被導向使它們的軌跡平行於閘極部分314的緣邊320。 如以下所詳述，這種離子軌跡的分佈具有優點，即離子304及306可以非零角度導向至裝置結構300的第一組側壁，且第一組側壁具有沿第一方向定位的第一組緣邊，但在相同時間，離子304及306並不會撞擊具有沿第二方向定位的第二組緣邊的第二組側壁，且第一方向與第二方向不同。
特別轉至圖3A，鰭式結構311包含半導體核心(即鰭式部分310A)以及配置在半導體核心周圍的塗層(即側壁部分322)。在本實施例中，離子304和反應性氣體環境(不個別說明)經配置以第一蝕刻速率去蝕刻塗層(側壁部分322)以及以比第一蝕刻速率小的 第二蝕刻速率去蝕刻核心(鰭式部分310A)。
這方案提供一個優點，離子經導向而選擇性地將鰭式結構311的側壁部分322作為目標並進行蝕刻同時完整地留下其他結構。在本實施例中，側壁部分322形成間隔物膜324的部分材料。依照慣例，X-Y平面代表裝置結構300的基板表面，且Z軸則代表基板表面的垂直線，而在一些實施例中，離子304及306可與垂直線形成的角度為10~60度。
離子304及306可被提供作為部分反應性離子蝕刻氣體組成物，其將選擇性地以高於半導體材料的蝕刻速率來蝕刻絕緣體材料。在一些實施例中，前驅物氣體組成物被利用並且傳送至處理系統產生離子304及306及其它反應性物質(未繪示)，這些反應性物質可有效地以較高於氧化物材料及矽的蝕刻速率來選擇性蝕刻氮化物材料。這種前驅物氣體組成物已為大眾所熟知因此在這不再詳述。離子可以被提供足夠低的離子能量，且由於離子與反應性物質間的交互作用使如氮化物的表面材料揮發，因此來自受離子撞擊之表面的物理濺射的濺射蝕刻速率會比反應性蝕刻速率還小。例如，在許多實施例中，離子304的離子能量可少於400電子伏(eV)。
假使離子304及306以相對於垂直線(Z軸)接近45度的角度導向基板表面，側壁部分322上平行於Y方向的單位面積的離子通量(ion flux)比得上在閘極絕緣體頂端部分326及鰭式絕緣體頂端部分318上的離子通量。此外，側壁部分322的整個高度H 可暴露於離子304及306，因此藉由垂直於Y方向的蝕刻移除在側壁部分322上的間隔物膜僅僅需要自側壁區域移除厚度t的材料。用這種方式，假設閘極絕緣體頂端部分的厚度等於或大於側壁的厚度t情況下，雖然在閘極絕緣體頂端部分326上的一些或全部間隔件材料可被移除，但閘極部分302的側壁325(由間隔物膜324產生)如同製造finFET所期望將保持完整。
提供給裝置結構300的反應性物質與離子304及306一致可提供間隔件材料對半導體部分310的下方半導體材料的蝕刻選擇性，此蝕刻選擇性為20：1或更大。用這種方式，在圖3A及3B中所描繪的處理方式可成功移除在鰭式部分310A周圍的間隔件(即側壁部分322及鰭式絕緣體頂端部分318)，而不會移除過量的鰭式部分310A中的半導體材料。
相反地，在用以蝕刻鰭的間隔件的傳統反應性離子蝕刻方式中，離子垂直地撞擊基板表面，即在圖3A及3B的實例中沿著Z方向。此造成暴露在蝕刻離子的特徵沿著Z方向由上往下蝕刻。為了要移除所需的鰭式部分310A的側壁部分322，藉由垂直地(沿著Z軸)導向通過絕緣體312上方的鰭式部分的整個高度H來蝕刻側壁部分322。在蝕刻處理的開始，此蝕刻移除了鰭式絕緣體頂端部分318以及暴露了鰭式部分310A的頂端。因此，與本實施例的蝕刻處理相比，鰭式絕緣體頂端部分318暴露在沿Z方向導向的離子中較久。此導致鰭式部分310A的半導體材料過度地蝕刻及損害。
這種由傳統的反應性離子蝕刻處理所產生的垂直式蝕刻也會造成移除閘極絕緣體頂端部分326以及垂直地蝕刻閘極部分302的側壁325上的間隔件，其移除了相同於高度H的側壁325的頂端部分。在使用取代閘極(replacement gate)技術的鰭式場效電晶體的後續處理中，閘極被移除，留下側壁325以形成待形成的固定性閘極的「容器」。然而，因為側壁325從原本高度凹陷達到高度H，因此為了抵消凹處，傳統的處理中閘極部分302的原本高度會較最後所需要的閘極高度還要高。這增加了成本並且減少了將閘極圖案化的能力。
圖4A及4B為與進一步的實施例相符的實例，其中定向蝕刻選擇性被使用來提供一部分溝渠或導孔區所想要的形狀。在這個實例中，絕緣體層402(例如氧化物)可蝕刻形成溝渠404，絕緣體層402具有上表面406、下表面405以及側壁407。然而，在本實施例中，這些溝渠可以形成在任何材料中。在許多裝置處理的情況，其後續處理步驟涉及以保形(conformal)方式以不同材料塗佈溝渠或導孔。為了之後要沉積保形層到包含溝渠404的絕緣體層表面，期望將位於溝渠404頂端的頂端區域410進行「刨圓(round off)」或去角(chamfer)。在傳統的反應性離子蝕刻處理中，離子會如先前所提到一樣沿Z方向導向。因此，在傳統的反應性離子蝕刻處理中，反應性離子蝕刻處理會集中在上表面406上面。所以，利用傳統的反應性離子蝕刻來達成這種溝渠的圓化或去角是困難的。然而，在傳統的反應性離子蝕刻操作上，溝渠的頂端 角可以觀察到被圓化或去角，可能是因為局部電場(local electric fields)被彎曲以及沒有平行於溝渠的頂端角處的晶圓表面，因此引導高能的離子至角落。
雖然頂端區域410的圓化或去角可以被視作傳統的反應性離子蝕刻處理(離子沿著Z方向導向)的副產品，但上表面406蝕刻的速率比形成去角區域的蝕刻速率快。為了準備之後進行保形沉積的溝渠，此導致不期望的溝渠高度減少。為了抵銷此減少的高度，可製造較所需要的深的溝渠。此增加了成本以及降低製造已確定結構的能力。
相反地，如圖4A所示，在一些實施例中，離子408以入射角度為雙峰分佈的方式提供，在特定實例中與上表面406的垂直線形成的入射角度範圍為30~60度。此導致形成如圖4B所示的斜面412，且不會過度消耗上表面406的材料，並可形成具有所需形狀或大小的溝渠414。
圖5A及5B提供使用定向反應性離子蝕刻處理來修改溝渠或導孔結構的另一個實例。在這實例中，裝置結構502包含基座部份504，其中介電材料506在基座部分504上方形成。將孔洞或溝渠510圖案化至介電材料506中，以及在溝渠510中形成襯層(liner)部分508。襯層部分由上表面進行蝕刻或化學機械研磨(chemical-mechanically polished；CMP)。有時會造成一個凹角(reentrant)結構，凹角結構具有朝向溝渠510的頂端區域的不期望的狹窄外形。如圖5B所示，與許多實施例相符，離子511導向至 裝置結構502，其具有雙峰分佈的軌跡。此導致離子511選擇性地蝕刻溝渠510的側壁505的上部部分507，而不是蝕刻溝渠510的側壁505的下部部分509，結果如圖所示形成具有改進過外形的溝渠512。
如圖4A~5B所詳述，反應性離子蝕刻可選擇性地以溝渠特徵的頂端角為目標，以蝕刻溝渠特徵去提供想要的形狀且不過度蝕刻鄰近溝渠的上表面。這種定向選擇性也可在一些情況下利用，即當溝渠的底部和/或溝渠側壁的底部部分欲被保護免受離子傷害或蝕刻時。一般來說，因為溝渠具有相當高的深寬比以及與基板表面的垂直線形成夠大角度的離子軌跡，因此離子可完全地被遮蔽而不會撞擊此溝渠的底部部分。例如，當離子角度達大約45度時，相同高度與寬度(深寬比約為1)的溝渠底部將會被遮蔽且被保護免受離子轟擊。
圖6A至圖6D是與額外的實施例相符的處理三維裝置結構的另一個實例。在此實例中顯示形成一個三維結構，其中形成凹陷的隧道區，其與基板表面平行。這類的處理型式對形成例如在圖6A~6D中所詳述的環繞式閘極(gate-all-around)裝置的裝置結構是有幫助的。在圖6A~6D中所說明的裝置結構可具有三層或更多層，其中頂層包含具有上表面的第一材料，鄰接頂層的第二層包含第二材料，以及鄰接第二層的第三層包含不同於第二材料的材料。這類的結構對於形成受蝕刻的結構(例如環繞式閘極結構)特別有幫助。當三層或更多層被蝕刻以形成圖案化特徵時，環繞 式閘極結構可以具有一對沿第一方向定位的相對的側壁以及一對被覆蓋的部分，所述被覆蓋的部分由第四材料所構成且配置在相對的側壁及圖案化特徵的頂部表面上。第四材料可被使用來定義圖案化特徵的暴露部分。為了要形成環繞式閘極結構，離子可以非零角度導向所述一對相對的側壁中的至少一個側壁。
為了說明這個處理，在圖6A中，鰭式結構600在基板或基部608上形成。鰭式結構600由配置於中間層604上方的頂層602、置於底層606上方的中間層604及底層606所組成。中間層604由不同於使用在形成頂層602及使用在形成底層606的材料所構成。在一些實例中，頂層602及底層606為相同材料，例如單結晶矽(single crystalline silicon)。在一些例子中，中間層604可以是矽鍺合金。中間層604的成分與頂層602及底層606相當不同，以便在反應性離子蝕刻下給予中間層604相對於頂層602及底層606間一個蝕刻選擇性。例如，反應性離子蝕刻環境可以是已知的氣態物質與離子的混合物，其可以相對於矽選擇性地蝕刻矽鍺(SiGe)。在一些實例中，中間層604的材料蝕刻選擇性可高於約5：1，這意思為當暴露在相同濃度及能量的離子及反應性物質時，中間層604的蝕刻可比頂層602及底層606至少快5倍。
現在轉到圖6B來說明一個後續的例子，罩幕部分610(例如光阻)設置在鰭式結構600的相對兩端上，以便定義暴露區域611。離子612導向鰭式結構600。如在圖3A的實施例中，離子612可以導向平行於X方向以及可與Z方向形成雙峰分佈的角 度，例如+/- 45度(僅為一個例子)。用這種方式，離子612實質上的通量會被與Y方向平行的鰭式結構600的相對兩側所截斷。當然，離子612也被罩幕部分610所截斷，但離子612可以被光罩部分610減弱而沒有撞擊頂層602的兩端。
因為中間層604進行蝕刻較頂層602及底層606快，所以中間層604可以被完全移除而完整地留下頂層602及底層606。 此在圖6C中所示，隧道614已在中間層604中形成。接著，如圖6D所示，材料622如所示形成在鰭式結構600的中央區中。材料622可以為例如多晶矽的半導體，材料622亦填充了隧道614，形成填充區624，造成圍繞一部分頂層602的多晶矽導體。上述所產生的結構可以充當環繞式閘極電晶體。由圖6A~6D中所略述的處理無法藉由傳統的反應性離子蝕刻來達成，因為其只能提供垂直於基板表面的離子。雖然圖6B描述提供了角度為雙峰分佈的離子(將離子導向鰭式結構600的兩個相對的側壁)，但在其它的實施例中，離子可以導向鰭式結構600個別的側壁，其仍然可有效地蝕刻在中間層604內的隧道。
雖然上述的實例涉及電晶體裝置的形成，然而在其它的實施例中，利用定向選擇性的反應性離子蝕刻可以達到蝕刻次表面孔洞(subsurface hole)、隧道、懸臂結構等，以形成包含微電機(microelectromechanical；MEMS)裝置的各種裝置與結構。
在更進一步的實施例中，可以應用反應性離子蝕刻來形成有角度的特徵，例如有角度的接點孔洞(contact hole)或有角度的 溝渠。這種有角度的接點孔洞或溝渠可以有高的深寬比，例如藉由傳統的反應性離子蝕刻處理所形成的溝渠或接點導孔(contact via)，其軸線定向為與基板表面垂直。不是由傳統的處理方式來達成的這種有角度的接點孔洞的形成對於安排接點或電路是有幫助的。例如，有角度的接點孔洞的形成可以促進接觸埋入區域(例如直接置於材料下方且無法移除的埋入式導體)。
為了使用具角度的反應性離子蝕刻來製造有角度的導孔或溝渠，第一罩幕材料層配置在待形成導孔的下層的上方。罩幕被蝕刻到圖案化區域中下層(待形成導孔或溝渠)的頂部。基板的外表面因此由構成表面特徵(在第一區域中包含罩幕材料)的第一個外表面以及由第二個外表面(由第二區域中下層的上表面來定義，也就是蝕刻的區域)定義。接著，以選擇性蝕刻下層比蝕刻罩幕層快的方式進行有角度的反應性離子蝕刻，以形成導孔或溝渠。這對於形成無法利用傳統的圖案化及反應性離子蝕刻方式(形成垂直方向的導孔或溝渠的)來製造的裝置結構式有幫助的。
為了說明這個過程，圖7A描述基板結構700的實例，其包含有基層702以及中介層704。一系列埋入式特徵(可以是接點708)定義在基層702的頂部上及被中介層704埋入。接著，期望與一個或多個埋入式特徵形成接觸。罩幕層710在中介層704上方形成，罩幕層710可以是一個層間介電層(interlevel dielectric)，且如圖7A所示，一系列的表面特徵(例如孔洞711)蝕刻入罩幕層710內去接觸中介層704。
接著如圖7B所示，使用以非垂直的入射角度提供的離子來進行反應性離子蝕刻處理，以便與Z方向形成一個非零角度。 為了簡明的目的，以圖來說明一系列三種不同示範的離子分佈712、714及716。選擇反應性離子蝕刻的條件以便給予高度的材料蝕刻選擇性，而使中介層704的蝕刻速率較罩幕層710至少快5倍。因此，深的導孔或溝渠可被蝕刻入中介層704中而罩幕層710仍保持完整。然而，因為離子以與垂直線形成角度來提供，因此導孔及溝渠的方向不是垂直的(平行於Z方向)而是平行於離子分佈712、714或716的方向或入射角度。由於反應性離子蝕刻產生易揮發的蝕刻產物(在氣態中被移除)，因此在反應性蝕刻期間自接點導孔720、722、724或726所移除的材料不會重新沉積，藉此使所形成的溝渠具有大的深寬比。如圖7B所示，導孔720~726延伸至基層702的頂部，且接點導孔722、724及726落在接點708上。接著，接點導孔722、724及726可被導電材料填滿以形成具一組特徵的電接點觸，此電接點配置於靠近中介層704的底面(繪示為接點708)。這些接點708中有一些位於頂部特徵706的正下方，頂部特徵706遮蔽了個別埋入式接點以防止利用垂直導孔所帶來的影響。這種頂部特徵706可以是導體或任何其它不想移除的特徵。因此，形成有角度的導孔的能力可幫助去接觸在第一層中所埋入的特徵，此第一層直接位於第二層中的特徵的下方，例如至少一個接點導孔。本實施例的此特徵可藉由增加對接點孔洞圖案化的位置的自由度來幫助放寬電路設計的規則。
在額外的實施例中，在反應性離子蝕刻過程中提供定向選擇性去改變罩幕特徵的形狀。這對於圖案化小的特徵以及傳統的微影及蝕刻處理所無法產生的圖案特徵是有幫助的。例如，當要定義明顯小於50奈米的特徵時，可使用傳統的微影來圖案化相對大的特徵及使用後續的傳統的蝕刻來縮小此特徵。在這情況下，特徵的大小將等向地被減少，即特徵的長度和寬度都會被減少。為了產生某些圖案的特徵，期望只在一個方向縮小特徵，例如只減少其寬度但不減少其長度。
在各種的實施例中，表面特徵的蝕刻的定向選擇性造成下述的結果：在蝕刻前，在平行於基板的第一平面內，表面特徵在第一方向具有第一長度以及在第二方向具有第一寬度，而經過蝕刻後，在平面內，表面特徵在第一方向具有第一長度以及在第二方向具有小於第一寬度的第二寬度。
圖8A~8D說明了一實施例，其中使用定向選擇性反應性離子蝕刻處理來沿著一方向而不沿其它方向來減少經圖案化特徵的尺寸。在本實例中所討論的經圖案化特徵是為了圖案轉移至下層的基板所使用作為罩幕的兩條直線。圖8A及8B顯示兩條線條(線條802A)的斜視圖及上方俯視圖，其中線條802A，形成在經具定向選擇性反應性離子蝕刻處理前的基板上。線條802A可以藉由傳統的微影及蝕刻處理來形成。如圖8B所示，線條802A在X-Y平面中有一長度。線條802A可由任何材料所製成，尤其可以是氮化矽、二氧化矽或光阻。
如果想要在一個方向(例如X方向)上縮小特徵的尺寸，但在其它方向上(例如Y方向)保持特徵的尺寸，那麼傳統的處理是不夠的。圖8C顯示線條802B的上方俯視圖，其描繪出經過傳統的蝕刻處理後線條802A改變後的形狀。注意到這些線條802B與線條802A相比在X及Y兩個方向上都縮小。在本揭露的實施例中，這問題可藉由應用定向選擇性反應性離子蝕刻來克服。例如，如圖8A所示，離子806可由提取孔隙來提供，以便離子806以平行於X軸的軌跡撞擊線條802A。在這例子中，離子806可以屬於離子束的部分，而如圖2C和2D所示，所述離子束可提供雙峰分佈的入射角度。
圖8D顯示線條802C的上方俯視圖，其描繪出經過定向選擇性蝕刻處理後線條802A改變後的形狀。如圖所示，因為定向選擇性反應性離子蝕刻處理已移除材料，其減少沿X方向的尺寸而沒有減少Y方向的尺寸，所以線條802C現在具有與線條802A相同的長度但較小的寬度。接著，在一些實施例中，藉由沿著Z方向進行蝕刻，線條802C可使用來定義基板804內的線條。這接下來的蝕刻可藉由任何方便的蝕刻工具來完成，例如傳統的反應性離子蝕刻工具。在其他實施例中，線條802C可以是經圖案化的基板的最後的特徵。無論哪種情況，小特徵被形成，例如具有沿著x方向小於50奈米的尺寸的特徵，在X-Y平面的特徵截面具有一形狀以及為特徵的圖案的部分，而此特徵的圖案是無法藉由傳統的蝕刻/微影技術來達成。線條在這被選擇作為一個應用定向反 應性離子蝕刻來改變蝕刻罩幕的形狀或尺寸的例子，但本揭露的內容並不限於線條。一般來說，可期望只在一個方向上改變其它類型的特徵的特徵尺寸。
本揭露的範圍並不限於由在此所描述的特定實施例。實際上，除了於此所描述的實施例之外，還有對本揭露的潤飾及其它不同的實施例從前述及附圖中對本領域熟習此技藝者將是顯而易見的。因此，上述其它的實施例及潤飾欲落在本揭露的範圍內。 而且，雖然本發明已在本文中為了特定的目的在特定的環境中的特定實施方式的上下文中描述，本領域熟習此技藝者將明瞭它的益處不限於此，並且本發明可在許多目的下及許多環境中有利地實現。因此，鑑於在此描述的本發明的全部範圍和精神來解釋以下所提出的專利申請範圍。

Claims (11)

  1. 一種處理基板的方法，包括：在包含反應性物質的反應性環境的存在下，將離子沿著與基板表面的垂直線形成的至少一個非零角度導向基板，所述基板包含表面特徵；以及使用所述離子結合所述反應性環境，以第一蝕刻速率來蝕刻所述表面特徵中的至少一個表面，所述第一蝕刻速率大於在沒有所述反應性環境的情況下將所述離子導向所述基板時的第二蝕刻速率，以及大於在提供所述反應性環境而沒有提供所述離子給所述基板時的第三蝕刻速率，其中所述表面特徵為溝渠，所述溝渠具有上表面、下表面以及至少一側壁，且所述至少一側壁與所述上表面形成非零角度，且其中所述離子蝕刻所述至少一側壁的上部部分比蝕刻所述上表面及所述下表面中的至少一者快。
  2. 如申請專利範圍第1項所述之處理基板的方法，其中在導引所述離子後，在與所述上表面鄰近的所述溝渠的上部部分中溝渠寬度增加。
  3. 一種處理基板的方法，包括：在包含反應性物質的反應性環境的存在下，將離子沿著與基板表面的垂直線形成的至少一個非零角度導向基板，所述基板包含表面特徵；以及使用所述離子結合所述反應性環境，以第一蝕刻速率來蝕刻所述表面特徵中的至少一個表面，所述第一蝕刻速率大於在沒有 所述反應性環境的情況下將所述離子導向所述基板時的第二蝕刻速率，以及大於在提供所述反應性環境而沒有提供所述離子給所述基板時的第三蝕刻速率，其中所述基板表面包括：第一材料，定義所述基板表面的第一區域中的第一外表面；以及配置於所述第一區域中的所述第一材料下方的第二材料，所述第二材料定義所述基板表面的第二區域中的第二外表面，其中所述離子沿著平行於所述至少一個非零角度的方向以所述第一蝕刻速率將有角度的特徵蝕刻入所述第二個材料中，且以小於所述第一蝕刻速率的所述第二蝕刻速率來蝕刻所述第一材料。
  4. 如申請專利範圍第3項所述之處理基板的方法，其中所述第一材料包括罩幕材料，且所述第二材料包含層間介電質。
  5. 如申請專利範圍第4項所述之處理基板的方法，其中所述基板更包括配置於鄰近所述層間介電質的底面的一組特徵，其中所述有角度的特徵為接點導孔，其中至少一所述接點導孔經設置以暴露所述一組特徵的第一特徵。
  6. 一種處理基板的方法，包括：在包含反應性物質的反應性環境的存在下，將離子沿著與基板表面的垂直線形成的至少一個非零角度導向基板，所述基板包含表面特徵；以及使用所述離子結合所述反應性環境，以第一蝕刻速率來蝕刻所述表面特徵中的至少一個表面，所述第一蝕刻速率大於在沒有所述反應性環境的情況下將所述離子導向所述基板時的第二蝕刻 速率，以及大於在提供所述反應性環境而沒有提供所述離子給所述基板時的第三蝕刻速率，其中所述蝕刻形成圖案化特徵，所述圖案化特徵包括：三層或更多層，其中頂層包含具有上表面的第一材料，鄰接所述頂層的第二層包含第二材料，且鄰接所述第二層的第三層包含不同於所述第二材料的材料；沿著第一方向定位的相對的一對側壁；以及一對經覆蓋的部分，包含配置在相對的所述側壁及所述上表面上的第四材料，以及在其間定義所述圖案化特徵的暴露部分，其中導引所述離子包含以非零角度將所述離子導向相對的所述一對側壁中至少一個側壁。
  7. 如申請專利範圍第6項所述之處理基板的方法，其中導引所述離子包含以所述第一蝕刻速率蝕刻所述第二層且以小於所述第一蝕刻速率的蝕刻速率來蝕刻頂層及第三層，其中隧道在所述第二層中形成。
  8. 如申請專利範圍第7項所述之處理基板的方法，其中所述頂層在蝕刻後形成環繞式閘極電晶體的通道。
  9. 一種處理基板的方法，包括：在包含反應性物質的反應性環境的存在下，將離子沿著與基板表面的垂直線形成的至少一個非零角度導向基板，所述基板包含表面特徵；以及使用所述離子結合所述反應性環境，以第一蝕刻速率來蝕刻 所述表面特徵中的至少一個表面，所述第一蝕刻速率大於在沒有所述反應性環境的情況下將所述離子導向所述基板時的第二蝕刻速率，以及大於在提供所述反應性環境而沒有提供所述離子給所述基板時的第三蝕刻速率，其中在蝕刻前，在平行於所述基板表面的第一平面內所述表面特徵在第一方向具有第一長度以及在第二方向具有第一寬度，且其中經過蝕刻後，在所述第一平面內所述表面特徵在所述第一方向具有所述第一長度以及在所述第二方向具有小於所述第一寬度的第二寬度。
  10. 一種形成三維裝置的方法，包括：在基板表面上提供垂直延伸至所述基板表面的結構，所述結構包含第一材料及第二材料；沿著與所述基板表面的垂直線形成的至少一個非零角度將離子導向基板；以及使用所述離子結合所述反應性環境，以第一蝕刻速率來蝕刻所述結構中的至少一個部分，所述第一蝕刻速率大於在沒有所述反應性環境的情況下將所述離子導向所述基板時的第二蝕刻速率，以及大於在提供所述反應性環境而沒有提供所述離子給所述基板時的第三蝕刻速率，其中所述三維裝置為鰭式場效電晶體，其中所述結構為鰭式結構，其中所述第一材料為所述鰭式結構的半導體核心以及所述第二材料為配置在所述半導體核心周圍的塗層，其中所述離子和所述反應性環境經配置而以所述第一蝕刻速率去蝕刻所述塗層以及經配置而以比所述第一蝕刻速率小的所述 第二蝕刻速率去蝕刻所述半導體核心。
  11. 一種形成三維裝置的方法，包括：在基板表面上提供垂直延伸至所述基板表面的結構，所述結構包含第一材料及第二材料；沿著與所述基板表面的垂直線形成的至少一個非零角度將離子導向基板；以及使用所述離子結合所述反應性環境，以第一蝕刻速率來蝕刻所述結構中的至少一個部分，所述第一蝕刻速率大於在沒有所述反應性環境的情況下將所述離子導向所述基板時的第二蝕刻速率，以及大於在提供所述反應性環境而沒有提供所述離子給所述基板時的第三蝕刻速率，其中所述三維裝置為環繞式閘極裝置，以及其中所述結構包括：包含第一材料的頂層、具有第二材料且鄰接所述頂層的中間層以及包含第三材料並鄰接所述中間層的底層，所述第三材料與所述第二材料不同；沿著第一方向定位的相對的一對側壁；以及一對經覆蓋的部分，包含配置在相對的所述側壁及所述上表面上的第四材料，以及在其間定義所述結構的暴露部分，其中導引所述離子包含以非零角度將所述離子導向相對的所述一對側壁中至少一個側壁，其中所述離子和所述反應性環境經配置而以所述第一蝕刻速率去蝕刻所述第二材料以及以比所述第一蝕刻速率小的蝕刻速率去蝕刻所述第一材料及所述第三材料，其中隧道在 所述中間層的暴露區域中形成。
TW103132882A 2013-09-26 2014-09-24 處理基板的方法與形成三維裝置的方法 TWI648782B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201361882926P 2013-09-26 2013-09-26
US61/882,926 2013-09-26
US201361896042P 2013-10-26 2013-10-26
US61/896,042 2013-10-26
US14/230,649 US9934981B2 (en) 2013-09-26 2014-03-31 Techniques for processing substrates using directional reactive ion etching
US14/230,649 2014-03-31

Publications (2)

Publication Number Publication Date
TW201513218A TW201513218A (zh) 2015-04-01
TWI648782B true TWI648782B (zh) 2019-01-21

Family

ID=52690005

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103132882A TWI648782B (zh) 2013-09-26 2014-09-24 處理基板的方法與形成三維裝置的方法

Country Status (3)

Country Link
US (2) US9934981B2 (zh)
TW (1) TWI648782B (zh)
WO (1) WO2015048126A1 (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9589811B2 (en) 2015-06-24 2017-03-07 Varian Semiconductor Equipment Associates, Inc. FinFET spacer etch with no fin recess and no gate-spacer pull-down
US10008384B2 (en) * 2015-06-25 2018-06-26 Varian Semiconductor Equipment Associates, Inc. Techniques to engineer nanoscale patterned features using ions
US9984889B2 (en) * 2016-03-08 2018-05-29 Varian Semiconductor Equipment Associates, Inc. Techniques for manipulating patterned features using ions
US10141161B2 (en) * 2016-09-12 2018-11-27 Varian Semiconductor Equipment Associates, Inc. Angle control for radicals and reactive neutral ion beams
US10229832B2 (en) * 2016-09-22 2019-03-12 Varian Semiconductor Equipment Associates, Inc. Techniques for forming patterned features using directional ions
US10049918B2 (en) 2016-09-29 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Directional patterning methods
US10345695B2 (en) * 2016-11-30 2019-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Extreme ultraviolet alignment marks
US10658184B2 (en) * 2016-12-15 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Pattern fidelity enhancement with directional patterning technology
US10692872B2 (en) * 2017-12-12 2020-06-23 Varian Semiconductor Equipment Associates, Inc. Device structure for forming semiconductor device having angled contacts
US11127593B2 (en) 2018-05-18 2021-09-21 Varian Semiconductor Equipment Associates, Inc. Techniques and apparatus for elongation patterning using angled ion beams
US10811304B2 (en) * 2018-07-16 2020-10-20 Varian Semiconductor Equipment Associates, Inc. Increased isolation of diffusion breaks in FinFET devices using an angled etch
US20200027832A1 (en) * 2018-07-17 2020-01-23 Varian Semiconductor Equipment Associates, Inc. Device structure and techniques for forming semiconductor device having angled conductors
US11640909B2 (en) 2018-12-14 2023-05-02 Applied Materials, Inc. Techniques and apparatus for unidirectional hole elongation using angled ion beams
WO2020181253A1 (en) * 2019-03-06 2020-09-10 Lekavicius Ignas Etching and thinning for the fabrication of lithographically patterned diamond nanostructures
US11749564B2 (en) 2020-09-22 2023-09-05 Applied Materials, Inc. Techniques for void-free material depositions

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW506006B (en) * 2000-02-28 2002-10-11 Nanovation Tech Inc Processes for etching III-V semiconductor in icp-rie, ecr-rie and caibe systems
US20110021027A1 (en) * 2009-07-23 2011-01-27 Globalfoundries Inc. Methods for fabricating non-planar electronic devices having sidewall spacers formed adjacent selected surfaces

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4680085A (en) 1986-04-14 1987-07-14 Ovonic Imaging Systems, Inc. Method of forming thin film semiconductor devices
JP2757838B2 (ja) 1995-10-25 1998-05-25 日本電気株式会社 半導体装置の製造方法
US6238582B1 (en) 1999-03-30 2001-05-29 Veeco Instruments, Inc. Reactive ion beam etching method and a thin film head fabricated using the method
US6787052B1 (en) 2000-06-19 2004-09-07 Vladimir Vaganov Method for fabricating microstructures with deep anisotropic etching of thick silicon wafers
CA2819867A1 (en) 2002-03-19 2003-09-25 Stichting Dienst Landbouwkundig Onderzoek Gntiii (udp-n-acetylglucosamine:beta-d mannoside beta (1,4)-n-acetylglucosaminyltransferase iii) expression in plants
US6762483B1 (en) * 2003-01-23 2004-07-13 Advanced Micro Devices, Inc. Narrow fin FinFET
JP4054325B2 (ja) 2004-08-11 2008-02-27 日本電信電話株式会社 半導体素子の作製方法及び半導体素子
KR100708530B1 (ko) 2004-12-31 2007-04-16 동부일렉트로닉스 주식회사 얕은 트랜치 소자 분리막 공정 중 디봇 형상 방지방법
JP4867171B2 (ja) * 2005-01-21 2012-02-01 富士電機株式会社 半導体装置の製造方法
US7696102B2 (en) 2005-03-31 2010-04-13 Gang Zhang Methods for fabrication of three-dimensional structures
US7709341B2 (en) * 2006-06-02 2010-05-04 Micron Technology, Inc. Methods of shaping vertical single crystal silicon walls and resulting structures
US8101510B2 (en) 2009-04-03 2012-01-24 Varian Semiconductor Equipment Associates, Inc. Plasma processing apparatus
US7767977B1 (en) 2009-04-03 2010-08-03 Varian Semiconductor Equipment Associates, Inc. Ion source
US8603591B2 (en) 2009-04-03 2013-12-10 Varian Semiconductor Ewuipment Associates, Inc. Enhanced etch and deposition profile control using plasma sheath engineering
US8421139B2 (en) * 2010-04-07 2013-04-16 International Business Machines Corporation Structure and method to integrate embedded DRAM with finfet
US8288741B1 (en) 2011-08-16 2012-10-16 Varian Semiconductor Equipment Associates, Inc. Apparatus and method for three dimensional ion processing
US9190498B2 (en) 2012-09-14 2015-11-17 Varian Semiconductor Equipment Associates, Inc. Technique for forming a FinFET device using selective ion implantation
US9287178B2 (en) * 2012-10-01 2016-03-15 Globalfoundries Inc. Multi-gate field effect transistor (FET) including isolated fin body
WO2014110379A1 (en) 2013-01-11 2014-07-17 Fei Company Ion implantation to alter etch rate
US9728623B2 (en) 2013-06-19 2017-08-08 Varian Semiconductor Equipment Associates, Inc. Replacement metal gate transistor
KR101509529B1 (ko) 2013-07-31 2015-04-07 아주대학교산학협력단 3차원 형태의 구리 나노구조물 및 그 형성 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW506006B (en) * 2000-02-28 2002-10-11 Nanovation Tech Inc Processes for etching III-V semiconductor in icp-rie, ecr-rie and caibe systems
US20110021027A1 (en) * 2009-07-23 2011-01-27 Globalfoundries Inc. Methods for fabricating non-planar electronic devices having sidewall spacers formed adjacent selected surfaces

Also Published As

Publication number Publication date
US10971368B2 (en) 2021-04-06
TW201513218A (zh) 2015-04-01
US9934981B2 (en) 2018-04-03
US20180182637A1 (en) 2018-06-28
US20150083581A1 (en) 2015-03-26
WO2015048126A1 (en) 2015-04-02

Similar Documents

Publication Publication Date Title
TWI648782B (zh) 處理基板的方法與形成三維裝置的方法
TWI425578B (zh) 製造半導體元件之凹陷閘極之方法
TWI719156B (zh) 對襯底進行加工的方法
JP5983953B2 (ja) ピッチを２倍にするリソグラフィ方法
CN109545684B (zh) 半导体结构及其形成方法
KR102329036B1 (ko) 반도체 디바이스 및 그 제조 방법
TW200843103A (en) Semiconductor device having multi-channel and method of fabricating the same
CN108321090B (zh) 半导体器件及其形成方法
KR100816733B1 (ko) 반도체 소자의 리세스 게이트 제조 방법
US7345338B1 (en) Bulb-shaped recess gate of a semiconductor device and method for fabricating the same
JP2007103455A (ja) フィン構造の半導体装置及びその製造方法
US20150129939A1 (en) Method and structure for forming contacts
TWI584375B (zh) 提高氧化物蝕刻選擇性的方法
US10388745B1 (en) Structure and method of forming transistor device having improved gate contact arrangement
KR100744041B1 (ko) 반도체 소자 제조 방법
JPS63197375A (ja) Ｍｏｓ型半導体装置及びその製造方法
KR100886004B1 (ko) 반도체 소자 제조 방법
TW200903654A (en) Method of forming a gate oxide layer
JP3376348B2 (ja) 半導体装置の製造方法、及び半導体装置
WO2023170732A1 (ja) プラズマ処理方法
CN112151360B (zh) 半导体结构及其形成方法
KR100723769B1 (ko) 플래쉬 메모리소자의 제조방법
KR100672771B1 (ko) 반도체 소자 제조 방법
KR20110022267A (ko) 반도체 장치 제조방법
CN114551333A (zh) 半导体结构的形成方法