CN106486353B - 形成半导体器件的方法 - Google Patents

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Abstract

本公开涉及形成半导体器件的方法。一种形成半导体器件的方法，包括：在有源图案上形成牺牲栅图案；在牺牲栅图案的彼此对立的侧壁上形成间隔物；在有源图案和间隔物上形成层间绝缘层；去除牺牲栅图案以形成暴露有源图案的区域的栅沟槽；在有源图案的由栅沟槽暴露的区域上形成栅电介质层；在小于1atm的压强执行第一热处理以去除层间绝缘层中的杂质；在比第一热处理的温度高的温度对栅电介质层执行第二热处理；以及在栅沟槽中形成栅电极。

Description

形成半导体器件的方法
技术领域
此处公开的发明构思涉及制造半导体器件的方法，更具体地，涉及使用真空中低温下的热处理制造半导体器件的方法。
背景技术
半导体器件包括存储数据的存储器件、处理数据的逻辑器件以及包括存储元件和逻辑元件两者的混合器件。为满足对具有高速度和/或低功耗的电子器件的增长的需求，期望制造具有高可靠性、高性能和/或高功能性的半导体器件。为满足这些技术要求，半导体器件的复杂性和/或集成密度正被提升。
发明内容
示例实施方式提供一种通过真空中低温下的热处理制造具有改善的可靠性的半导体器件的方法。
根据示例实施方式，一种形成半导体器件的方法可以包括：在衬底的上部形成限定有源图案的器件隔离层以形成有源图案；形成横跨有源图案的牺牲栅图案；在牺牲栅图案的彼此对立的侧壁上形成间隔物；在有源图案和间隔物上形成层间绝缘层；在去除牺牲栅图案后形成由间隔物限定的栅沟槽，该栅沟槽暴露有源图案的位于该栅沟槽内的区域；在有源图案的由栅沟槽暴露的区域上形成栅电介质层；通过执行第一热处理去除层间绝缘层中的杂质；在比第一热处理的温度高的温度对栅电介质层执行第二热处理；以及在栅沟槽中形成栅电极。第一热处理可以在小于1atm的压强下执行。
在示例实施方式中，形成栅电介质层可以包括在有源图案的所述区域上形成界面层、以及在界面层上形成高k电介质层，该高k电介质层相比界面层具有更高的介电常数。
在示例实施方式中，形成界面层可以包括对有源图案的被栅沟槽暴露的区域执行热氧化工艺和化学氧化工艺中的至少一种从而从有源图案的被栅沟槽暴露的区域生长界面层。
在示例实施方式中，高k电介质层可以直接接触间隔物的侧壁。
在示例实施方式中，执行第二热处理可以包括将高k电介质层中包含的材料扩散到界面层中。
在示例实施方式中，形成高k电介质层可以包括形成第一高k电介质层和在第一高k电介质层上的第二高k电介质层。第二高k电介质层可以在执行第二热处理后被形成。
在示例实施方式中，所述方法可以进一步包括对第二高k电介质层执行第三热处理。第三热处理可以在比第一热处理的温度高并且比第二热处理的温度低的温度执行。
在示例实施方式中，第一热处理可以在范围从1托到40托的压强和从400℃到900℃的温度执行。
在示例实施方式中，所述杂质可以包括氧气(O2)和水蒸气(H2O)中的至少一种。
在示例实施方式中，第二热处理可以在大气压强和从700℃到1200℃的温度被执行。
在示例实施方式中，栅电介质层的厚度可以在执行第二热处理期间被额外增大
Figure BDA0001089575240000021
到
Figure BDA0001089575240000022
在示例实施方式中，有源图案可以包括从器件隔离层之间突出的有源鳍。
根据示例实施方式，一种制造半导体器件的方法可以包括：在衬底的有源图案上形成层间绝缘层；在层间绝缘层中形成栅沟槽，该栅沟槽暴露有源图案的位于该栅沟槽内的区域；在有源图案的该区域上顺序形成界面层和高k电介质层，该高k电介质层相比界面层具有更高的介电常数；在范围从1托到40托的压强和从400℃到900℃的温度执行第一热处理。
在示例实施方式中，执行第一热处理可以包括层间绝缘层中的氧气(O2)和水蒸气(H2O)中的至少一种的去除。
在示例实施方式中，所述方法还可以包括对高k电介质层执行第二热处理。
在示例实施方式中，第二热处理可以在大气压下且在从700℃到1200℃的温度执行。
在示例实施方式中，所述方法还可以包括在形成层间绝缘层之前通过蚀刻衬底的上部形成限定有源图案的器件隔离沟槽、以及形成填充器件隔离沟槽的器件隔离层。
在示例实施方式中，所述方法还可以包括通过使器件隔离层凹陷暴露有源图案的上部。
根据示例实施方式，一种制造半导体器件的方法可以包括：在衬底的有源图案上形成层间绝缘层；在层间绝缘层中形成栅沟槽，该栅沟槽暴露有源图案的位于该栅沟槽内的区域；形成覆盖有源图案的所述区域的栅电介质层；将衬底转移至真空进样腔室并将真空进样腔室抽成真空；将衬底从真空进样腔室转移到工艺腔室，并在工艺腔室中对衬底执行第一热处理；以及在栅沟槽中栅电介质层上形成栅电极。工艺腔室中的压强可以被控制在范围从1托到40托的压强以执行第一热处理。
在示例实施方式中，所述方法还可以包括在执行第一热处理后在大气压强下对衬底执行第二热处理。
附图说明
通过参考附图详细描述示例实施方式，对本领域普通技术人员而言特征将变得明显，其中：
图1是根据示例实施方式的半导体器件的俯视图。
图2是示出根据示例实施方式的半导体器件的俯视图。
图3A是沿图2的线I-I'和II-II'截取的剖视图。
图3B是沿图2的线III-III'截取的剖视图。
图4A和4B是根据示例实施方式的用于在真空中于低温下热处理衬底的集群装置的俯视图和侧视图。
图5A到9A、12A和13A是沿图2的线I-I'和II-II'截取的剖视图，其被示出以提供对根据示例实施方式的制造半导体器件的方法的描述。
图5B到9B、12B和13B是沿图2的线III-III'截取的剖视图，其被示出以提供对根据示例实施方式的制造半导体器件的方法的描述。
图10A和10B是示于图9B中的M区域的放大图，其被示出以提供对根据示例实施方式的第一和第二热处理AN1和AN2的描述。
图11是示于图9B中的M区域的放大图，其被示出以提供对根据另外的实施方式的第二热处理AN2的描述。
图14A和14B分别是沿图2的线I-I'和II-II'、以及线III-III'截取的剖视图，其被示出以提供对根据示例实施方式的制造半导体器件的方法的描述。
图15是图14B中所示的M区域的放大图，其被示出以提供对根据示例实施方式的热处理的描述。
应该注意，这些图打算示出某些示例实施方式中使用的方法、结构和/或材料的普遍特征，并且打算对以下提供的文字描述进行补充。为了清晰，分子、层、区域和/或结构元件的相对厚度及定位可以被减小或夸大。在多个附图中类似或相同附图标记的使用打算表明类似或相同的元件或特征的存在。
具体实施方式
现在将在以下参考附图更充分地描述示例实施方式，在附图中示例实施方式将被示出。然而，示例实施方式可以以许多不同的形式被实施，不应被解释为限于此处阐释的形式；更确切地，这些示例实施方式被提供，使得此公开将会全面和完整，且将把示例实施方式的构思充分地传达给本领域技术人员。在附图中，为了清晰，层和区域的厚度可以被夸大。附图中相同附图标记指代相同元件，于是其描述将被省略。
将被理解，当一元件被称为“连接到”或“联接到”另外的元件时，它能被直接连接到或联接到所述另外的元件，或可以存在居间元件。用于描述元件或层之间关系的其它言词应该以相同方式被解释(例如“在……之间”与“直接在……之间”，“邻近”与“直接邻近”，“在……上”与“直接在……上”)。当在此处使用时，术语“和/或”包括相关所列项目中的一个或更多个项目的任意和所有组合。
还将理解，虽然术语“第一”、“第二”等可以在此被用来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语限制。这些术语仅用来将一个元件、部件、区域、层和/或部分与另一元件、部件、区域、层和/或部分区分开。因此，以下讨论的第一元件、部件、区域、层和/或部分可以被称为第二元件、部件、区域、层和/或部分，而不会背离示例实施方式的教导。
为了描述的容易，空间关系术语，诸如“在……之下”、“在……下面”、“下部”、“在……之上”、“上部”等，可以在此被使用以描述如图中示出的一个元件或特征的与另外的元件(们)或特征(们)的关系。将理解，除图中描绘的取向之外，空间关系术语还旨在涵盖装置在使用或在操作中的不同取向。例如，如果图中的装置被翻转，则被描述为“在”另外的元件或特征“下面”或“之下”的元件将取向“在”所述另外的元件或特征“之上”。因此，示例术语“在……下面”能涵盖在之上和在下面两取向。装置可以被另外取向(旋转90度或处于另外的取向)，且此处使用的空间关系描述语被相应地解释。
此处使用的术语仅为了描述具体实施方式，且不打算成为示例实施方式的限制。当在此处使用时，单数形式的“一”和“该”也打算包括复数形式，除非上下文清楚地另行表示。将进一步理解，如果在此处使用，则术语“包含”和/或“包括”指明所述及的特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它特征、整体、步骤、操作、元件、部件和/或其组合的存在或添加。
在此参考剖视图描述示例实施方式，所述剖视图是示例实施方式的理想化实施方式(和中间结构)的示意图。这样，作为例如制造技术和/或公差的结果的相对于图示的形状的变化将被预料到。因此，示例实施方式不应被解释为限于此处所示的区域的具体形状，而将包括例如由制造引起的形状上的偏离。因此，图中示出的区域本质上是示意性的，且它们的形状不旨在示出装置的区域的实际形状，且不旨在限制示例实施方式的范围。
根据此处描述的多种实施方式的器件和形成器件的方法可以在诸如集成电路的微电子器件中被实现，其中根据此处描述的多种实施方式的多个器件被集成在相同微电子器件中。因此，此处示出的剖视图(们)可以在微电子器件中的两个不同方向上被复制，这两个不同方向不必是正交的。因此，实施根据此处描述的多种实施方式的器件的微电子器件的俯视图可以包括基于微电子器件的功能的呈阵列和/或呈二维图案的多个器件。
根据此处描述的多种实施方式的器件依据微电子器件的功能可以被散布在其它器件当中。此外，根据此处描述的多种实施方式的微电子器件可以在垂直于所述两个不同方向的第三方向上被复制以提供三维的集成电路。
因此，此处所示的剖视图(们)为根据此处描述的多种实施方式的多个器件提供了支持，所述多个器件在俯视图中沿两个不同方向扩展和/或在透视图中在三个不同方向上扩展。例如，当单个有源区在一器件/结构的剖视图中被示出时，所述器件/结构可以包括多个有源区和其上的晶体管结构(或存储单元结构、栅结构等，这依情形而定)，如同被所述器件/结构的俯视图示出那样。
除非另有定义，此处所用的所有术语(包括技术术语和科学术语)具有与本领域技术人员通常理解相同的含义。还将理解，诸如通用词典中定义的术语的术语应被解释为具有与它们在本说明书和相关技术的背景下的含义一致的含义，且不应在理想化或过度形式化的意义上被解释，除非此处明确地如此定义。
图1是根据一些实施方式的半导体器件的俯视图。
参考图1，根据一些实施方式的半导体器件可以包括多个逻辑单元，如设置在衬底100上的第一到第四逻辑单元C1、C2、C3和C4。逻辑单元C1、C2、C3和C4中的每个可以包括多个晶体管。作为一示例，半导体器件可以包括：第一逻辑单元C1；在第一方向D1与第一逻辑单元C1间隔开的第二逻辑单元C2；在垂直于第一方向D1的第二方向D2与第一逻辑单元C1间隔开的第三逻辑单元C3；在第二方向D2与第二逻辑单元C2间隔开的第四逻辑单元C4。逻辑单元C1、C2、C3和C4中的每个可以包括通过器件隔离层104彼此分开的有源区。逻辑单元C1、C2、C3和C4中的每个可以包括通过器件隔离层104被彼此分开的PMOSFET区PR和NMOSFET区NR。
作为一示例，PMOSFET区PR和NMOSFET区NR可以在第二方向D2上彼此间隔开。第一逻辑单元C1的PMOSFET区PR在第一方向D1上可以邻近第二逻辑单元C2的PMOSFET区PR。在以下描述中，逻辑单元可以指被配置为执行逻辑操作的单元。半导体器件中逻辑单元的数量可以与附图中示出的数量不同。
图2是示出根据示例实施方式的半导体器件的俯视图。例如，图2是图1中的半导体器件的一部分(例如第一逻辑单元C1)的放大俯视图。图3A是沿图2的线I-I'和II-II'截取的剖视图。图3B是沿图2的线III-III'截取的剖视图。下文中，示例实施方式将被参考图1的第一逻辑单元C1描述，而其它逻辑单元可以基本与第一逻辑单元C1相同或类似。
参考图2、3A和3B，器件隔离层104可以被设置在衬底100中以限定PMOSFET区PR和NMOSFET区NR。器件隔离层104可以被形成在衬底100的上部中。作为一示例，器件隔离层104可以包括诸如硅氧化物的绝缘材料。
PMOSFET和NMOSFET区PR和NR可以在平行于衬底100的顶表面的平面中垂直于第一方向D1的第二方向D2上彼此间隔开，且器件隔离层104插置于其间。在一示例实施方式中，尽管PMOSFET和NMOSFET区PR和NR中的每个在附图中可以被示为单个连续区域，但是其可以被形成为包括通过器件隔离层104彼此分离的多个区域。
在第一方向D1延伸的多个有源图案AP可以被设置在PMOSFET和NMOSFET区PR和NR上。有源图案AP可以沿第二方向D2排列，例如彼此间隔开。有源图案AP可以有第一导电类型。器件隔离层104可以被布置在有源图案AP中的每个的两侧以限定有源图案AP。尽管图2中分别设置在PMOSFET和NMOSFET区PR和NR上的有源图案AP的数目是三个，但示例实施方式不限于此。
有源图案AP可以包括分别在器件隔离层104之间突出的有源鳍AF。更具体地，有源鳍AF中的每个可以在垂直于衬底100的顶表面的第三方向D3上从有源图案AP突出。有源鳍AF中的每个可以包括源/漏区SD和插置在源/漏区SD之间的沟道区CHR。
栅结构可以被配置在衬底100上。栅结构中的每个可以包括栅电极135、栅间隔物125、栅电介质层GD和栅覆盖层145。
栅电极135可以被设置在衬底100上从而横跨有源图案AP。栅电极135可以垂直地交叠有源鳍AF的沟道区CHR中的每个。也就是，栅电极135中的每个可以被成形为如线状，所述线在第二方向D2上延伸并横跨在器件隔离层104之间突出的有源鳍AF。
栅间隔物125可以被设置在栅电极135中的每个的彼此对立的侧壁上。栅间隔物125可以沿栅电极135在第二方向D2上延伸。栅间隔物125中的每个的顶表面可以被定位于从衬底100起比栅电极135中的每个的顶表面更高的高度处。此外，栅间隔物125中的每个的顶表面可以基本上与第一层间绝缘层150的顶表面共面，第一层间绝缘层150在下文被更详细地描述。栅间隔物125可以包括SiO2、SiCN、SiCON和SiN中的至少一种。在另外的示例中，栅间隔物125中的每个可以包括包含SiO2、SiCN、SiCON和SiN中的至少一种的多层结构。
栅电介质层GD可以被分别设置在栅电极135和衬底100之间，以及在栅电极135和栅间隔物125之间。栅电介质层GD中的每个可以沿栅电极135的底表面延伸。因此，栅电介质层GD可以覆盖沟道区CHR的顶表面和侧壁。从有源鳍AF水平延伸的栅电介质层GD可以部分覆盖器件隔离层104的与衬底100相对的顶表面。在一些实施方式中，器件隔离层104的顶表面可以有不被栅电介质层GD覆盖的部分。器件隔离层104的顶表面的未被栅电介质层GD覆盖的部分可以被以下更详细描述的第一层间绝缘层150覆盖。
栅电介质层GD中的每个可以包括直接接触沟道区CHR的界面层131和覆盖界面层131的高k电介质层133。也就是，界面层131可以被插置在有源鳍AF和高k电介质层133之间。界面层131可以被设置以使高k电介质层133和有源鳍AF之间的边界处的界面性能稳定。
界面层131可以包括例如硅氧化物和硅氮氧化物中的至少一种。高k电介质层133可以包括高k电介质材料。高k电介质层133相比界面层131可以具有更高的介电常数。作为一示例，高k电介质材料可以包括铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和铌锌酸铅中的至少一种。
栅覆盖层145可以被设置在栅电极135上。栅覆盖层145可以沿栅电极135在第二方向D2上延伸。栅覆盖层145可以包括相对于第一和第二层间绝缘层150和155有蚀刻选择性的材料，第一和第二层间绝缘层150和155在下文中被更详细地描述。更具体地，栅覆盖层145可以包括SiON、SiCN、SiCON和SiN中的至少一种。
源/漏区SD可以被设置在有源鳍AF的位于栅结构中的每个的彼此对立的两侧的部分中。源/漏区SD可以包括从有源图案AP外延生长的外延图案。在一些示例实施方式中，沟道区CHR的顶表面可以位于从衬底100起比源/漏区SD的底表面更高的高度。在一些示例实施方式中，源/漏区SD的顶表面可以位于与沟道区CHR的顶表面相同的高度或比沟道区CHR的顶表面更高。
源/漏区SD可以包括与衬底100不同的半导体元素。例如，源/漏区SD可以包括其晶格常数大于或小于衬底100的晶格常数的半导体元素。在这种情况下，由于源/漏区SD包括不同于衬底100的所述半导体元素，所以压应力或拉应力可以被形成在沟道区CHR中。作为一示例，当衬底100是硅衬底时，源/漏区SD可以包括硅锗(SiGe)或锗(Ge)。在这种情况下，压应力可以形成在沟道区CHR中，具有所述源/漏区SD的场效应晶体管可以优选地是PMOSFET。再例如，当衬底100是硅衬底时，源/漏区SD可以包括硅碳化物(SiC)。在这种情况下，拉应力可以形成在沟道区CHR中，具有该源/漏区SD的场效应晶体管可以优选地是NMOSFET。当场效应晶体管被运行时，通过在沟道区中引入压应力或拉应力，沟道区CHR中电荷载流子的迁移率可以被改善。源/漏区SD可以有不同于有源图案AP的导电类型的第二导电类型。
第一层间绝缘层150可以被布置在衬底100上。第一层间绝缘层150可以覆盖栅结构的侧壁和源/漏区SD。第一层间绝缘层150的顶表面可以基本上与栅结构的顶表面共面。覆盖栅结构的第二层间绝缘层155可以被布置在第一层间绝缘层150上。
接触CA可以穿过第一和第二层间绝缘层150和155被设置在栅电极135的彼此对立的两侧，并且可以被电连接到源/漏区SD。一个接触CA可以被连接到一个源/漏区SD，或可以被同时连接到多个源/漏区SD，但是本发明构思不限于此。每个接触CA可以包括导电柱CP和围绕导电柱CP的接触阻挡层BL。更具体地，接触阻挡层BL可以覆盖导电柱CP的侧壁和底表面。导电柱CP可以包括诸如钨的金属。接触阻挡层BL可以包括诸如钛和/或钛氮化物的金属和/或金属氮化物。尽管附图中未示出，但是硅化物层可以被分别插置在源/漏区SD和接触CA之间。也就是，接触CA可以通过硅化物层被电连接到源/漏区SD。硅化物层可以包括金属硅化物，诸如钛硅化物、钽硅化物和/或钨硅化物。
参考图2，栅接触CB和导电线CBL可以被设置在栅电极135上。第一通路V1可以被设置在栅接触CB和导电线CBL之间。导电线CBL可以通过第一通路V1和栅接触CB被电连接到栅电极135，并且可以将信号施加到栅电极135。
第一逻辑单元C1可以包括设置在PMOSFET区PR外部的第一布线传输线PW1和设置在NMOSFET区NR外部的第二布线传输线PW2。作为一示例，PMOSFET区PR上的第一布线传输线PW1可以用作用于将漏极电压(Vdd)或电源电压传输到半导体器件的路径。作为一示例，NMOSFET区NR上的第二布线传输线PW2可以用作用于将源极电压(Vss)或地电压传输到半导体器件的路径。
再参考图1和2，第一和第二布线传输线PW1和PW2可以平行于第一方向D1延伸，并且可以被在第二方向D2上彼此相邻的逻辑单元共用。作为一示例，第一布线传输线PW1可以被第一逻辑单元C1和第三逻辑单元C3共用。此外，第一布线传输线PW1可以被分别设置在第一和第二逻辑单元C1和C2中的PMOSFET区PR共用。
在一些实施方式中，第二通路V2可以被设置在接触CA中的一个上。因此，源/漏区SD可以通过接触CA中的所述一个和第二通路V2被电连接到第一布线传输线PW1。类似地，NMOSFET区上的源/漏区SD可以通过接触CA中的一个和第三通路V3被电连接到第二布线传输线PW2。
图4A和4B是根据一些实施方式的用于在真空中于低温下热处理衬底的集群装置的俯视图和侧视图。
参考图4A和4B，集群装置可以包括设备前端模块900、第一真空进样腔室(loadlock chamber)200、转移腔室300和工艺处理模块400。用于描述本实施方式的术语“真空”或“真空压强”将指低于一个大气压的任何压强。
设备前端模块(EFEM)900可以被布置在集群装置1前面。设备前端模块900可以包括用于装载和卸载每个载片盒C的装载口910和具有位于其中的第一衬底搬运机器人930的转位腔室(index chamber)920。第一衬底搬运机器人930可以在载片盒C和第一真空进样腔室200之间转移衬底。例如，第一衬底搬运机器人930可以从载片盒C中的一个取出衬底，并且可以装载衬底进入真空进样腔室200之一。第一衬底搬运机器人930可以在大气压下使用。
转位腔室920可以布置在装载口910和第一真空进样腔室200之间。当在俯视图中观察时，转位腔室920可以呈长方体的形式。转位腔室920可以包括前面板922、后面板924和两个侧面板926。第一衬底搬运机器人930可以在转位腔室920中水平移动。尽管未在附图中示出，但是转位腔室920可以包括含通气孔的受控气流系统和用于减少/防止颗粒污染物进入内部的层流系统。
用于在第一真空进样腔室200中运输衬底的通道可以被设置在与第一真空进样腔室200接触的后面板924上。所述通道可以分别通过第一闸阀GV1被打开和关闭。
装载口910可以在前面板922上被排列成一行。载片盒C可以是前开式晶片传送盒(FOUP)，该前开式晶片传送盒是具有敞开的前侧和打开/关闭门的载片盒集成容器。
第一真空进样腔室200可以被布置在设备前端模块900和转移腔室300之间。例如，两个第一真空进样腔室200可以被设置在设备前端模块900和转移腔室300之间。第一真空进样腔室200的内部空间可以选择性地被转变为大气压强或真空压强。第一真空进样腔室200可以包括衬底被装载在其中的第一安放单元210。
转移腔室300可以通过第二闸阀GV2被连接到第一真空进样腔室200。转移腔室300可以被布置在第一真空进样腔室200和工艺处理模块400之间。当在俯视图中观察时，转移腔室300可以具有多边形形状。转移腔室300可以包括位于其中的第二衬底搬运机器人330。第二衬底搬运机器人330可以在第一真空进样腔室200和工艺处理模块400之间转移衬底。第二衬底搬运机器人330可以是在真空环境中转移衬底的真空机器人。
再参考图4B，多个工艺处理模块400可以通过第三闸阀GV3被连接到转移腔室300。例如，转移腔室300可以被连接到三个工艺处理模块400以进行低温热处理，并且依据所需条件，数量可以按多种方式改变。工艺处理模块400中的每个可以包括第二真空进样腔室410和工艺腔室440。第二真空进样腔室410可以包括第二安放单元420，从转移腔室300输送的衬底被装载在第二安放单元420中。升降机单元430可以被设置在第二真空进样腔室410中。升降机单元430可以装载第二安放单元420到工艺腔室440的内部空间内/从工艺腔室440的内部空间卸载第二安放单元420。
集群装置1可以包括真空抽气单元500和惰性气体供应单元600。真空抽气单元500可以被连接到第一真空进样腔室200、转移腔室300、第二真空进样腔室410和工艺腔室440中的每个，并且在腔室200、300、410和440内部形成真空。
惰性气体供应单元600可以被连接到第一真空进样腔室200、转移腔室300、第二真空进样腔室410和工艺腔室440中的每个，并且可以将惰性气体供应到腔室200、300、410和440。在工艺腔室440中热处理的执行期间，惰性气体可以抑制衬底上的化学反应。惰性气体可以包括例如氦(He)、氖(Ne)、氩(Ar)、氪(Kr)、氙(Xe)和氡(Rn)中的至少一种。
如前文所述，第一、第二和第三闸阀GV1、GV2和GV3可以分别被设置在转位腔室920和第一真空进样腔室200之间、第一真空进样腔室200和转移腔室300之间、以及转移腔室300和第二真空进样腔室410之间。因此，集群装置1可以独立地控制腔室中的每个内的压强。
图5A到9A、12A和13A是沿图2的线I-I'和II-II'截取的剖视图，其示出根据一些实施方式的制造半导体器件的方法。图5B到9B、12B和13B是沿图2的线III-III'截取的剖视图，其示出根据一些实施方式的制造半导体器件的方法。图10A和10B是图9B中示出的M区域的放大图，其示出根据一些实施方式的第一和第二热处理AN1和AN2。图11是图9B中示出的M区域的放大图，其示出根据另外的实施方式的第二热处理AN2。
参考图2、5A和5B，器件隔离沟槽105可以被形成在衬底100上以限定有源图案AP。衬底100可以包括硅衬底、锗衬底、硅锗衬底或化合物半导体衬底。有源图案AP可以用第一导电类型掺杂剂掺杂。
器件隔离沟槽105可以通过在衬底100上形成掩模图案并使用掩模图案作为蚀刻掩模各向异性地蚀刻衬底100来形成。掩模图案可以包括第一掩模图案110和第二掩模图案115，它们被顺序堆叠在衬底上并且相对彼此具有蚀刻选择性。器件隔离沟槽105中的每个可以被形成为具有至少大约5的高宽比。器件隔离沟槽105中的每个的宽度可以随深度减小。因此，有源图案AP中的每个的宽度可以随深度增加，从而有源图案中的每个朝着衬底100的表面可以变得越来越窄。
参考图2、6A和6B，器件隔离层104可以被形成以填充器件隔离沟槽105。器件隔离层104可以通过以绝缘材料(例如硅氧化物)填充器件隔离沟槽105并平坦化绝缘层直到第一掩模图案110的顶表面被暴露来形成。因此，器件隔离层104可以被局部地形成在器件隔离沟槽105中。
参考图2、7A和7B，有源图案AP的上部区域(下文中，它被称作有源鳍AF)可以被暴露。有源鳍AF可以例如通过用湿法蚀刻工艺使器件隔离层104的上部凹陷来暴露。器件隔离层104可以使用相对有源图案AP具有蚀刻选择性的蚀刻配方来蚀刻。当器件隔离层104被蚀刻时，第一掩模图案110可以被去除。因此，有源鳍AF的顶表面可以被暴露。
牺牲栅图案106和栅掩模图案108可以被顺序形成在有源鳍AF上。牺牲栅图案106和栅掩模图案108中的每个可以按在第二方向D2上延伸的线形或条形形成，并且可以横跨有源鳍AF。例如，牺牲栅图案106和栅掩模图案108可以通过图案化顺序形成在有源鳍AF和器件隔离层104上的牺牲栅层(未示出)和栅掩模层(未示出)来形成。牺牲栅层可以包括多晶硅层。栅掩模层可以包括硅氮化物层或硅氮氧化物层。
栅间隔物125可以被形成在牺牲栅图案106中的每个的彼此对立的侧壁上。栅间隔物125可以通过在衬底100上保形地形成覆盖牺牲栅图案106的间隔物层并各向异性地蚀刻间隔物层来形成。间隔物层可以使用硅氧化物(SiO2)、硅碳氮化物(SiCN)、硅碳氮氧化物(SiCON)和硅氮化物(SiN)中的至少一种形成。作为另一示例，间隔物层可以以多层形成，该多层包括硅氧化物(SiO2)、硅碳氮化物(SiCN)、硅碳氮氧化物(SiCON)和硅氮化物(SiN)中的至少一种。
参考图2、8A和8B，源/漏区SD可以被形成在牺牲栅图案106中的每个的对立的两侧。例如，源/漏区SD可以通过使用衬底100作为种子层的选择性外延生长工艺来形成。作为一示例，选择性外延生长工艺可以包括化学气相沉积工艺或分子束外延工艺。为形成源/漏区SD，有源鳍AF可以用栅掩模图案108和栅间隔物125作为蚀刻掩模被选择性蚀刻。在有源鳍AF已经被蚀刻后，源/漏区SD可以使用暴露的有源图案AP作为种子层来被形成。通过形成源/漏区SD，沟道区CHR可以被限定在源/漏区SD之间。
源/漏区SD的顶表面可以位于从衬底100起比沟道区CHR的顶表面更高的高度。此外，源/漏区SD的顶表面可以具有非零曲率。例如，源/漏区SD可以是向上凸的。
源/漏区SD可以包括与衬底110的半导体元素不同的半导体元素。例如，源/漏区SD可以包括其晶格常数大于或小于衬底100的晶格常数的半导体元素。在这种情况下，由于源/漏区SD包括与衬底100的半导体元素不同的半导体元素，所以压应力或拉应力可以被形成在沟道区CHR中。例如，当衬底100是硅衬底时，源/漏区SD可以包括硅锗(SiGe)或锗(Ge)。在这种情况下，压应力可以被形成在沟道区CHR中，并且具有该源/漏区SD的场效应晶体管可以优选地是PMOSFET。在另外的实施方式中，当衬底100是硅衬底时，源/漏区SD可以包括硅碳化物(SiC)。在这种情况下，拉应力可以被形成在沟道区CHR中，并且具有该源/漏区SD的场效应晶体管可以是NMOSFET。当场效应晶体管被运行时，通过在沟道区中引入压应力或拉应力，沟道区中的载流子的迁移率可以被改善。
源/漏区SD可以用与有源图案AP的第一导电类型不同的第二导电类型掺杂剂掺杂。在一些实施方式中，第二导电类型掺杂剂可以在源/漏区SD形成时被原位掺杂。在另外的实施方式中，在形成源/漏区SD之后，第二导电类型掺杂剂可以被注入到源/漏区SD内。
第一层间绝缘层150可以被形成在源/漏区SD上。第一层间绝缘层150可以被形成在衬底100的整个区域上以覆盖牺牲栅图案106和栅掩模图案108。例如，第一层间绝缘层150可以包括硅氧化物层，并且可以通过流动化学气相沉积(FCVD)工艺形成。
第一层间绝缘层150可以被平坦化直到牺牲栅图案106的顶表面被暴露。第一层间绝缘层150的平坦化可以使用回蚀刻工艺或CMP(化学机械抛光)工艺来进行。栅掩模图案108可以通过平坦化工艺去除，然后牺牲栅图案106的顶表面可以被暴露。栅间隔物125的上部可以通过平坦化工艺被去除。因此，第一层间绝缘层150的顶表面可以与牺牲栅图案106的顶表面和栅间隔物125的顶表面共面。
牺牲栅图案106可以被去除以形成栅沟槽GT。栅沟槽GT可以通过使用选择性去除牺牲栅图案106的蚀刻工艺被形成。有源鳍AF的沟道区CHR可以被栅沟槽GT暴露。
参考图2、9A和9B，栅电介质层GD可以被形成以部分填充栅沟槽GT。栅电介质层GD可以通过在有源鳍AF的沟道区CHR上形成界面层131以及在界面层131上形成高k电介质层133来形成。高k电介质层133可以在栅沟槽GT中的界面层131上被形成为保形层。界面层131可以通过对沟道区CHR进行使用等离子体的氧化工艺而从沟道区CHR的暴露表面生长。也就是，界面层131可以作为对沟道区CHR的暴露表面进行的热氧化工艺和/或化学氧化工艺的结果而被形成。氧化工艺可以使用氧等离子体、臭氧等离子体和水蒸气等离子体(watervapor plasma)中的至少一种。界面层131可以包括硅氧化物(SiO2)和硅氮氧化物(SiON)中的至少一种。界面层可以具有第一厚度T1(见图10A)。
在形成界面层131后，高k电介质层133可以通过使用原子层沉积(ALD)来形成。高k电介质层可以包括高k电介质材料。例如，高k电介质材料可以包括铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和铌锌酸铅中的至少一种。高k电介质层133可以完全覆盖界面层131的顶表面、栅间隔物125的侧壁和顶表面、以及第一层间绝缘层150的顶表面。
参考图4A、4B和10A，第一热处理AN1可以对第一层间绝缘层150进行。第一热处理AN1可以是在真空中在低温下进行的热处理工艺，并且可以例如使用图4A和4B中示出的集群装置1来进行。然而，将理解，一些实施方式不需要集群装置1的使用，而是能用其它类型的加工设备来进行。
衬底100可以经设备前端模块900被装载到第一真空进样腔室200的第一安放单元210。当衬底100被装载到第一安放单元210时，第一真空进样腔室200的内部可以被真空抽气单元500抽空，并且可以被维持在真空中。例如，转移腔室300、第二真空进样腔室410和工艺腔室440可以已经处于基本上相同的真空压强。在将衬底100装载进第一真空进样腔室200内后，第一真空进样腔室200可以被控制，从而处于与转移腔室300、第二真空进样腔室410和工艺腔室440的真空压强基本上相同的真空压强。
衬底100可以经转移腔室300被转移到工艺处理模块400。衬底100可以在被装载在第二安放单元420上的状态下，被装载到工艺腔室440内。在装载衬底100后，第一热处理AN1可以在工艺腔室440中进行。例如，第一热处理AN1可以在范围从1托(Torr)到40托的真空压强且在范围从400℃到900℃的温度下进行。第一热处理AN1可以被进行从10秒到600秒的时间段。在第一热处理AN1被执行时，惰性气体可以通过惰性气体供应单元600被提供。因此，能在衬底100上发生的化学反应可以被抑制。
第一层间绝缘层150可以是多孔硅氧化物层。因此，作为在第一层间绝缘层150形成之后被执行的诸如清洁工艺、牺牲栅图案106的去除工艺、界面层131的形成工艺等的工艺中的一个或更多个的结果，杂质OX可以形成在第一层间绝缘层150中。例如，杂质OX可以包括氧气(O2)和水蒸气(H2O)中的至少一种。第一层间绝缘层150中的杂质OX可以通过低温和低压条件下的第一热处理AN1被排出到第一层间绝缘层150的外部。因此，杂质OX可以从第一层间绝缘层150被显著地去除。
如果第一热处理AN1在高于约40托的压强下进行，杂质OX的去除可以是困难的。此外，如果第一热处理AN1的温度低于约400℃，则充足的能量可以难以被传输到衬底以将杂质OX释放到第一层间绝缘层150外。然而，如果第一热处理AN1的温度高于约900℃，则由于过度扩散，杂质OX可以被扩散进界面层131内。
因此，由于第一热处理的所述压强、温度和时间，第一热处理专门以第一层间绝缘层150中的杂质OX为目标。
在完成第一热处理AN1后，衬底100可以被从工艺腔室440转移到第一真空进样腔室200。在解除第一真空进样腔室200中的真空后，衬底100可以被从集群装置1卸载。
参考图10B，第二热处理AN2可以被执行以将高k电介质层133作为目标。第二热处理AN2可以是高温下于大气压强中的热处理工艺。第二热处理AN2可以使用大气压热处理装置来执行，该大气压热处理装置与先前在图4A和4B中描绘的集群装置1不同。
大气压热处理装置可以从集群装置1省略第一真空进样腔室200和转移腔室300。也就是，由于不必控制大气压热处理装置中的真空压强，所以设备前端模块900可以被直接连接到工艺处理模块400。在一些实施方式中，在解除其中进行第一热处理AN1的工艺腔室440中的真空后，第二热处理AN2可以随后在工艺腔室440中被执行。
第二热处理AN2可以在大气压强(1atm)和范围从700℃到1200℃的温度下被执行。第二热处理AN2可以被执行从10秒到600秒。由于第二热处理AN2，高k电介质层133的介电特性可以被改善。此外，通过第二热处理AN2，高k电介质层133中包含的材料可以被扩散到界面层131内。更详细地，如果高k电介质层133由铪氧化物形成，则在高温下加热高k电介质层133期间，铪成分可以被扩散到界面层131内。也就是，高k电介质层133和界面层131可以通过第二热处理AN2的高温被化学混合。
当第二热处理AN2被执行的时候，界面层131可以又被生长多达第二厚度T2。例如，第二厚度T2可以是从到
Figure BDA0001089575240000162
残留在第一层间绝缘层150中的杂质OX中的一些可以被扩散到界面层131内，因此界面层131可以进一步生长。因此，界面层131可以具有大于第一厚度T1的第三厚度T3。作为结果，栅电介质层GD的厚度可以增加
Figure BDA0001089575240000163
到
Figure BDA0001089575240000164
在一些实施方式中，第二热处理AN2可以被省略。也就是，第二热处理AN2可以被选择性地执行。
图11示出一示例，其中第一热处理AN1被省略，仅第二热处理AN2被执行。参考图11，第二热处理AN2可以对高k电介质层133执行，而没有第一热处理AN1。用于执行第二热处理AN2的装置和工艺条件可以与以上参考图10B描述的装置和工艺条件相同。
当第一热处理AN1被省略时，杂质OX可以留存在第一层间绝缘层150中。在高温度下的第二热处理AN2期间，大量杂质OX可以被扩散到界面层131内。因此，界面层131通过杂质OX可以被过度生长。界面层131可以额外生长多达第四厚度T4。例如，第四厚度T4可以是从
Figure BDA0001089575240000171
到
Figure BDA0001089575240000172
结果，界面层131可以具有第五厚度T5。
当界面层131具有与第四厚度T4相应的额外厚度时，界面层131的特性可以退化。这可以导致晶体管的阈值电压偏移至远大于目标值。因此，半导体器件可靠性可以降低。另一方面，当根据示例实施方式的第一热处理AN1先于执行第二热处理AN2被执行时，界面层131的额外生长可以被显著减少(见图10A和10B)。因此，晶体管的阈值电压可以被控制到目标值，并且半导体器件的可靠性可以被改善。
另一方面，第一热处理AN1可以先于执行第二热处理AN2被执行。然而，采用这两种热处理条件的热处理的顺序不限于此顺序。例如，第一热处理AN1可以在形成栅沟槽GT之后并且在形成高k电介质层133之前被执行。也就是，本领域技术人员可以根据其目的适当地改变执行第一热处理AN1的顺序。
在实验示例1中，先前参考图10A和10B描述的第一和第二热处理AN1和AN2对栅电介质层GD执行。第一热处理AN1在约1托的压强和约430℃的温度下进行，第二热处理AN2在约1atm的压强和约880℃的温度下进行。在完成第一和第二热处理AN1和AN2之后，界面层131的再生长厚度被测量(实验示例1)。
在实验示例2中，先前参考图11描述的第二热处理AN2对栅电介质层GD执行。在这种情况下，第一热处理AN1被省略。第二热处理AN2在约1atm的压强和约880℃的温度下进行。完成第二热处理AN2后，界面层131的再生长厚度被测量(实验示例2)。以上实验示例的结果被示于表1中。
表1
Figure BDA0001089575240000181
如表1所示，界面层131的再生长可以通过增加真空条件下的第一热处理AN1被显著减少。
参考图12A和12B，导电层137可以形成在栅电介质层GD上。导电层137可以填充栅沟槽GT。导电层137可以包括导电金属氮化物(如钛氮化物或钽氮化物)和金属材料(如钛、钽、钨、铜或铝)中的至少一种。导电层137可以通过诸如CVD或溅射工艺的沉积工艺形成。
参考图13A和13B，通过使导电层137凹陷，栅电极135可以被形成从而至少部分地填充栅沟槽GT中的每个。更详细地，可以对导电层137和高k电介质层133执行平坦化工艺直到第一层间绝缘层150的顶表面被暴露。因此，栅电介质层GD和导电层137可以被局部地形成在栅沟槽GT中的每个内。导电层137和高k电介质层133的平坦化工艺可以包括CMP(化学机械抛光)工艺。
然后，通过使导电层137的上部凹陷，栅电极135可以被分别形成在栅沟槽GT中。使导电层137凹陷可以包括执行关于导电层137的选择性蚀刻工艺。通过选择性蚀刻工艺，栅电极135的顶表面可以位于比第一层间绝缘层150的顶表面更低的高度。在示例实施方式中，高k电介质层133的位于比栅电极135的顶表面更高的高度的部分可以在蚀刻工艺期间被去除。高k电介质层133可以被设置在栅电极135和界面层131之间、以及栅电极135和栅间隔物125之间。栅电介质层GD和栅电极135可以在第二方向D2上延伸。
栅覆盖层145可以随后形成在凹陷的栅电极135的顶表面上。栅覆盖层145可以被形成来完全填充栅电极135的凹陷区域。栅覆盖层145可以由相对于第一层间绝缘层150和以下描述的第二层间绝缘层155具有蚀刻选择性的材料形成。例如，栅覆盖层145可以包括硅氮氧化物(SiON)、硅碳氮化物(SiCN)、硅碳氮氧化物(SiCON)和硅氮化物(SiN)中的至少一种。栅覆盖层145可以使用原子层沉积(ALD)、等离子体增强化学气相沉积(PECVD)或高密度等离子体化学气相沉积(HDPCVD)来形成。
再参见图2、3A和3B，第二层间绝缘层155可以形成在第一层间绝缘层150和栅覆盖层145上。第二层间绝缘层155可以包括硅氧化物层或低k氧化物层。例如，低k氧化物层可以包括以碳掺杂的硅氧化物层，诸如SiCOH。第二层间绝缘层155可以通过化学气相沉积(CVD)工艺形成。
接触孔可以被形成为穿透第二层间绝缘层155和第一层间绝缘层150，并且暴露源/漏区SD。例如，接触孔可以通过栅覆盖层145和栅间隔物125自对准。
尽管未在附图中示出，但是硅化物层可以形成在通过接触孔暴露的源/漏区SD的上部上。硅化物层可以包括例如钛硅化物、钽硅化物和钨硅化物中的至少一种。随后，接触CA可以被形成为接触接触孔中的硅化物层。接触CA可以包括接触柱CP和围绕接触柱CP的接触阻挡层BL。更具体地，接触阻挡层BL可以被形成来部分填充接触孔。然后，导电材料可以被形成为完全填充接触孔，并且平坦化工艺可以被执行直到第二层间绝缘层155的顶表面被暴露。接触阻挡层BL可以包括诸如钛/钛氮化物的金属氮化物。该导电材料可以包括诸如钨的金属。
图14A和14B是分别沿图2的线I-I'和II-II'、以及线III-III'截取的剖视图，并且示出根据示例实施方式的制造半导体器件的方法。图15是图14B中示出的M区域的放大图，其被示出以提供对根据示例实施方式的热处理的描述。在以下描述中，仅不同之处将被详细描述，而没有对先前参考图5A到13B描述的制造半导体器件的方法的重复和重叠的描述。
参考图14A和14B，第二高k电介质层134可以形成在第一高k电介质层133上。也就是，栅电介质层GD可以包括顺序堆叠的界面层131、第一高k电介质层133和第二高k电介质层134。第一高k电介质层133可以与先前参考图9A和9B描述的高k电介质层133相同。
更具体地，在执行第一和第二热处理AN1和AN2后，第二高k电介质层134可以被形成在第一高k电介质层133上。例如，第二高k电介质层134可以包括诸如镧氧化物的高k材料，并且可以使用原子层沉积(ALD)工艺形成。
然后，第三热处理AN3可以对第二高k电介质层134执行。第三热处理AN3可以在与第一热处理AN1的工艺条件相同的工艺条件下执行。因此，第三热处理AN3可以使用先前参考图4A和4B描述的集群装置1来执行。例如，第三热处理AN3可以在范围自1托到40托的真空压强和范围从400℃到900℃的温度下被执行。第三热处理AN3可以被执行10秒到600秒的时间。
第二高k电介质层134中包含的材料可以通过第三热处理AN3被扩散到界面层131内。更具体地，如果第二高k电介质层134由镧氧化物形成，则镧成分可以扩散到界面层131内。在这种情况下，存留在第一层间绝缘层150内的杂质OX可以以类似于参考图10A描述的第一热处理AN1的方式从第一层间绝缘层150释放出。杂质OX可以不扩散到界面层131内。为了有效地扩散第二高k电介质层134的材料到界面层131内，第三热处理AN3可以在比第一热处理AN1的温度高的温度下被执行。此外，第三热处理AN3可以在比第二热处理AN2的温度低的温度下被执行。
尽管未在附图中示出，但是如果参考图11描述的第二热处理AN2在执行第三热处理AN3之前被执行，则存留在第一层间绝缘层150中的杂质OX可以扩散进入界面层131，然后界面层131可以过度地生长。
在实验示例3中，先前参考图15描述的第三热处理AN3对第二高k电介质层134执行。第三热处理AN3在约3托的压强和约700℃的温度下被执行。完成第三热处理AN3后，界面层131的再生长厚度被测量(实验示例3)。
在实验示例4中，代替第三热处理AN3，第二热处理AN2对第二高k电介质层134进行。第二热处理AN2在约1atm的压强和约700℃的温度下被执行。完成第二热处理AN2后，界面层131的再生长厚度被测量(实验示例4)。以上实验示例的结果示于表2中。
表2
如表2所示，相比于大气压强，通过在真空条件下执行第三热处理AN3，界面层131的再生长可以被显著地减少。
在另外的实施方式中，第二高k电介质层134可以在执行第一和第二热处理AN1和AN2之前被形成。在这种情况下，第三热处理AN3可以对栅电介质层GD执行。然后，第二热处理AN2可以在大气压强和高温下被选择性地执行。在再另外的实施方式中，第二高k电介质层可以在如图11所示仅第二热处理AN2被执行后形成。然后，第三热处理AN3可以被执行。
然后，栅电极135和栅覆盖层145可以形成在栅电介质层GD上。这可以被执行以类似于以上参考图12A到13A以及图12B到13B描述的方法。
尽管已经参考示例实施方式描述了本发明构思，但是对本领域技术人员而言将显然的是，可以进行多种改变和变型，而不背离本发明构思的精神和范围。因此，应该理解，以上实施方式不是限制性的，而是示范性的。因此，本发明构思的范围将通过所附权利要求及其等同物的最宽的可允许的解释确定，而不应被以上描述约束或限制。
本申请要求享有2015年8月24日在韩国知识产权局提交的韩国专利申请第10-2015-0118992号的优先权，其公开通过全文引用合并于此。

Claims (18)

1.一种形成半导体器件的方法，包括：
在衬底的上部形成限定有源图案的器件隔离层以形成所述有源图案；
在所述有源图案上形成牺牲栅图案；
在所述牺牲栅图案的彼此对立的侧壁上形成间隔物；
在所述有源图案和所述间隔物上形成层间绝缘层；
去除所述牺牲栅图案以形成由所述间隔物限定的栅沟槽，所述栅沟槽暴露所述有源图案的位于所述栅沟槽内的区域；
在所述有源图案的由所述栅沟槽暴露的所述区域上形成栅电介质层；
通过执行第一热处理从所述层间绝缘层去除杂质；
对所述栅电介质层执行第二热处理，其中所述第二热处理在比所述第一热处理的温度高的温度被执行；以及
在所述栅沟槽中形成栅电极，
其中所述第一热处理在小于1atm的压强被执行。
2.如权利要求1所述的方法，其中形成所述栅电介质层包括：
在所述有源图案的所述区域上形成界面层；以及
在所述界面层上形成高k电介质层，所述高k电介质层相比所述界面层具有更高的介电常数。
3.如权利要求2所述的方法，其中形成所述界面层包括对所述有源图案的由所述栅沟槽暴露的所述区域执行热氧化工艺和化学氧化工艺中的至少一种从而从所述有源图案的由所述栅沟槽暴露的所述区域生长所述界面层。
4.如权利要求2所述的方法，其中所述高k电介质层直接接触所述间隔物的侧壁。
5.如权利要求2所述的方法，其中执行所述第二热处理包括将所述高k电介质层中包含的材料扩散到所述界面层内。
6.如权利要求2所述的方法，其中形成所述高k电介质层包括形成第一高k电介质层和在所述第一高k电介质层上的第二高k电介质层，以及
其中所述第二高k电介质层在执行所述第二热处理后被形成。
7.如权利要求6所述的方法，还包括：
对所述第二高k电介质层执行第三热处理，
其中所述第三热处理在比所述第一热处理的温度高且比所述第二热处理的温度低的温度被执行。
8.如权利要求1所述的方法，其中所述第一热处理在范围从1托到40托的压强和范围在400℃与900℃之间的温度被执行。
9.如权利要求1所述的方法，其中所述杂质包括氧气(O2)和水蒸气(H2O)中的至少一种。
10.如权利要求1所述的方法，其中所述第二热处理在大气压强和700℃与1200℃之间的温度被执行。
11.如权利要求1所述的方法，其中执行所述第二热处理期间，所述栅电介质层的厚度增加从
Figure FDA0002301684450000021
到
Figure FDA0002301684450000022
的量。
12.如权利要求1所述的方法，其中所述有源图案包括在所述器件隔离层之间突出的有源鳍。
13.一种形成半导体器件的方法，包括：
在衬底的有源图案上形成层间绝缘层；
在所述层间绝缘层中形成栅沟槽，所述栅沟槽暴露所述有源图案的位于所述栅沟槽内的区域；
在所述有源图案的由所述栅沟槽暴露的所述区域上顺序形成界面层和高k电介质层，所述高k电介质层相比所述界面层具有更高的介电常数；
在从1托到40托的压强和从400℃到900℃的温度执行第一热处理；以及
在执行所述第一热处理之后对所述高k电介质层执行第二热处理，其中所述第二热处理在比所述第一热处理的温度高的温度被执行。
14.如权利要求13所述的方法，其中执行所述第一热处理包括从所述层间绝缘层去除包含氧气(O2)和水蒸气(H2O)中的至少一种的杂质。
15.如权利要求13所述的方法，其中所述第二热处理在大气压强和范围从700℃到1200℃的温度被执行。
16.如权利要求13所述的方法，还包括：
通过在形成所述层间绝缘层之前蚀刻所述衬底的上部形成限定所述有源图案的器件隔离沟槽；以及
在所述器件隔离沟槽中形成器件隔离层。
17.如权利要求16所述的方法，还包括：
使所述器件隔离层凹陷以暴露所述有源图案的上部。
18.一种制造半导体器件的方法，包括：
在衬底的有源图案上形成层间绝缘层；
在所述层间绝缘层中形成栅沟槽，所述栅沟槽暴露所述有源图案的位于所述栅沟槽内的区域；
在所述有源图案的由所述栅沟槽暴露的所述区域上形成栅电介质层；
将所述衬底转移到真空进样腔室并将所述真空进样腔室抽成真空；
将所述衬底从所述真空进样腔室转移到处于真空下的工艺腔室，并且在所述工艺腔室中对所述衬底执行第一热处理；以及
在所述栅沟槽中于所述栅电介质层上形成栅电极，
其中所述工艺腔室内的压强被控制在从1托到40托的压强以执行所述第一热处理，
其中所述方法还包括：
在执行所述第一热处理之后在大气压强下对所述衬底执行第二热处理。
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