CN113725162A - 半导体结构的制作方法 - Google Patents

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周鸿儒
彭远清
郭俊铭
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Abstract

半导体结构的制作方法，包括制作半导体结构，其包括外延成长第一组成与第二组成交错的多个层状物的堆叠。层状物的该堆叠延伸越过半导体基板的第一区与第二区。蚀刻半导体基板的第二区中的层状物的堆叠以形成开口。进行钝化制程以将氯导向开口的至少一表面。在进行钝化制程之后，成长外延衬垫层于开口中。

Description

半导体结构的制作方法
技术领域
本发明实施例涉及半导体结构的制作方法，更特别涉及在外延制程之前钝化开口露出的表面。
背景技术
电子产业对更小且更快速的电子装置的需求持续增加，其可支援更多的复杂功能。综上所述，半导体产业中的持续趋势为制造低成本、高效能、与低能号的集成电路。因此可缩小半导体集成电路尺寸(如最小结构尺寸)以达这些远程目标，进而改善产能与降低相关成本。然而尺寸缩小议会增加半导体制造制成的复杂度。为了实现半导体集成电路与装置单元的持续进展，半导体制造制程与技术亦需类似进展。
虽然平面晶体管持续符合许多装置型态的技术需求，近来仍导入多栅极装置以增加栅极-通道耦合、降低关闭状态电流、与减少短通道效应而改善栅极控制。多栅极装置的一者为鳍状场效晶体管。鳍状场效晶体管的名称来自于鳍状结构，其形成于基板上并自基板延伸，且可用于形成场效晶体管的通道。另一多栅极装置为全绕式栅极晶体管，其可部分解决与鳍状场效晶体管相关的效能挑战。全绕式栅极装置的名称来自于其栅极结构可延伸并完全围绕通道，可比鳍状场效晶体管提供更加的静电控制。鳍状场效晶体管与全绕式栅极装置可与现有的互补式金属氧化物半导体制程(比如用于平面晶体管的制程)相容，且其三维结构在大幅缩小尺寸时仍可维持栅极控制并缓解短通道效应。一般而言，当平面装置效能不符合效能需求时，可实施鳍状场效晶体管装置。当鳍状场效晶体管不符合效能需求时，可实施全绕式栅极装置。因此必须准备基板以用于多种装置型态。现有技术无法完全符合所有方面的需求。
发明内容
本发明一实施例说明半导体结构的制作方法。方法包括外延成长第一组成与第二组成交错的多个层状物的堆叠。层状物的堆叠延伸越过半导体基板的第一区与第二区。方法包括蚀刻半导体基板的第二区中的层状物的堆叠，以形成开口。进行钝化制程以将氯导向开口的至少一表面。在进行钝化制程之后，成长外延衬垫层于开口中。
此处说明的另一实施例包括半导体结构的制作方法，其包括形成含有第一硅锗层与第二硅锗层的堆叠。形成第一硅层于第一硅锗层与第二硅锗层之间。蚀刻堆叠的第一区，包括移除第一硅层、第一硅锗层、与第二硅锗层的每一者的部分以提供开口，且开口的第一侧壁包括第一硅锗层、第一硅层、与第二硅锗层。进行钝化制程于第一侧壁上，以形成钝化侧壁。外延成长硅层于钝化侧壁上。
此处所述的又一实施例包括半导体结构的制作方法，其包括成长交错的硅层与硅锗层的外延堆叠于基板上。蚀刻开口于外延堆叠中，以露出基板表面。将氯化氢导向具有蚀刻的开口的基板；以及在导入氯化氢之后，在第一温度成长硅外延材料的第一部分于开口中，且在第二温度成长硅外延材料的第二部分于第一部分上，且第二温度大于第一温度。
附图说明
图1是本发明一或多个实施例中，制作多栅极装置或其部分的方法的流程图。
图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图9B、图10A、图10B、图11A、及图11B是一实施例中，依据图1的方法所形成的半导体结构200的等角图。
图2B、图3B、图4B、图5B、图6B、图7B、及图8B是一实施例中，依据图1的方法所形成的半导体结构200的剖视图。
图12是一实施例中，图1的方法的特定步骤的图式。
其中，附图标记说明如下：
T：过渡时段
X-X'：第一剖面
100：方法
102，104，106，108，110，112，114，116，118，120：步骤
200：半导体结构
202：基板
202：基板表面
204：外延堆叠
206，208，702：外延层
210：硬遮罩层
212：第一区
214：第二区
302：开口
502：侧壁
602：外延衬垫层
902，904：鳍状物单元
906：浅沟槽隔离结构
1002，1004：栅极堆叠
1006：介电层
1102：层间介电层
1104：源极/漏极结构
1108：金属栅极
具体实施方式
下述详细描述可搭配图式说明，以利理解本发明的各方面。值得注意的是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。
应理解的是，下述公开内容提供许多不同实施例或实例以实施本发明的不同结构。特定构件与排列的实施例是用以简化本发明而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本发明的多个实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。
此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。
值得注意的是，本发明一些实施例的一些装置型态为多栅极晶体管。多栅极晶体管的栅极结构形成于通道区的至少两侧上。这些多栅极装置可包含p型金属氧化物半导体多栅极装置或n型金属氧化物半导体多栅极装置。此处的特定例子由于鳍状结构，可视作鳍状场效晶体管。此处所述的实施例中，多栅极晶体管的种类可视作全绕式栅极装置。全绕式栅极装置包括的栅极结构或其部分可形成于通道区的四侧上(比如围绕通道区的一部分)。此处所述的实施例中，装置的通道区可位于纳米线通道、棒状通道、及/或其他合适通道设置中。此处所述的实施例中，装置可具有与单一的连续栅极结构相关的一或多个通道区(如纳米线)。然而本技术领域中具有通常知识者应理解本教示可用于单一通道(如单一纳米线)或任何数目的通道。本技术领域中具有通常知识者应理解本发明实施例亦有利于其他例子的半导体装置。
本发明实施例比现有技术提供更多优点，但应理解其他实施例可提供不同优点，此处不必说明所有优点，且所有实施例不必具有特定优点。在本发明实施例中，提供制程流程与装置结构，其可包含纳米线或纳米片装置、平面装置、及/或鳍状场效晶体管装置于单一基板上。举例来说，可形成n型装置(如n型场效晶体管)与p型装置(如p型场效晶体管)。可以肯定的是在一些实施例中，p型场效晶体管装置可包含纳米线或纳米片装置，而n型场效晶体管装置可包含鳍状场效晶体管装置。在一些实施例中，n型场效晶体管与p型场效晶体管装置均可包含纳米线或纳米片装置，而具有不同效能需求的其他n型场效晶体管及/或p型场效晶体管可包含鳍状场效晶体管或平面装置。本发明实施例导入的装置与方法可准备基板以定义形成这些装置所用的区域。换言之，此处的装置与方法可提供基板上的区域以形成纳米线或纳米片装置，以及基板上的另一区域以形成鳍状场效晶体管装置(或者平面晶体管或不需全绕式栅极的纳米线的其他装置型态)。此处提供的方法可改善形成于基板上的层状物组成，以减少来自基板的这些区域的不想要的物种。本技术领域中具有通常知识者在本发明实施例的教示下，可轻易思及其他实施例与优点。
图1显示制作半导体的方法100，其包括制作半导体结构。方法100可用于形成半导体结构，其包括多个含有多栅极装置的半导体装置。此处所述的用语“多栅极装置”指的是具有至少一些栅极材料位于至少一通道的多侧上的装置(如半导体晶体管)。在一些例子中，多栅极装置可视作全绕式栅极装置，其栅极材料位于至少一通道的至少四侧上。通道区可视作“纳米线”，其包含多种几何形状(如圆柱体或棒状)与多种尺寸的通道区。此外，一些例子的多栅极装置可包含鳍状场效晶体管装置，或鳍状场效晶体管装置与全绕式栅极装置的组合。应理解方法100的步骤可用于互补式金属氧化物半导体技术制程流程且仅简述于此。可在方法100之前、之后、及/或之中进行额外步骤。
图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图9B、图10A、图10B、图11A、及图11B是一实施例中，依据图1的方法100的多种阶段的半导体结构200的等角图。图2B、图3B、图4B、图5B、图6B、图7B、及图8B对应上述个别等角图的剖视图，其为一实施例的半导体结构200沿着第一剖面X-X'(见图2A)的剖视图。图12是一实施例中，对应图1的方法100的步骤的图式。
应理解的是，半导体结构200的部分可由互补式金属氧化物半导体技术制程流程所制作，因此一些制程仅简述于此。此外，半导体结构200可包含多种其他装置与结构，比如其他型态的布植区、装置(如额外晶体管、双极接面晶体管、电阻、电容器、电感、二极管、熔丝、静态随机存取存储器、及/或其他逻辑电路或类似物)，但已简化相关图式与说明以利理解本发明实施例的发明概念。在一些实施例中，方法100中形成的半导体结构200可包含内连线的多个半导体装置(如晶体管，其包含p型场效晶体管、n型场效晶体管、或类似物)。此外，应注意方法100的制程步骤(包括搭配图式说明的任何内容)仅为例示性，而非局限本发明实施例至请求项未实际记载处。
方法100一开始的步骤102提供基板。如图2所示的例子，一实施例的步骤102提供基板202。在一些实施例中，基板202可为半导体基板如硅基板。基板202可包含多种层状物，其可包含导电层或绝缘层形成于半导体基板上。基板202可包含多种掺杂设置，端视本技术领域已知的设计需求而定。
在一实施例中，基板202包括第一区212以用于第一设置的装置，与第二区214以用于第二设置的装置。举例来说，一实施例的第一区212设计为用于全绕式栅极晶体管，而第二区214设计为用于鳍状场效晶体管。在另一实施例中，第一区212设计为用于全绕式栅极晶体管，而第二区214设计为用于平面晶体管。虽然例示性的图式显示单一的第二区214与一或多个第一区212，应注意基板202上可存在任何数目的第一区与第二区。
如上所述，基板202可为硅。然而基板202亦可包含其他半导体如锗、碳化硅、硅锗、或钻石。基板202可改为包含半导体化合物及/或半导体合金。此外，基板202可视情况包括外延层，其可具有应力以增进效能、可包括绝缘层上硅结构、及/或具有其他合适的增进结构。
在一实施例中，方法100的步骤102进行抗击穿布植。举例来说，可进行抗击穿布植于装置的通道区之下的区域中，以避免击穿或不想要的扩散。在一些实施例中，可进行一或多个抗击穿布植以用于n型装置区与p型装置区的每一者。
如图1所示，方法100的步骤104接着成长一或多个外延层于基板上，以形成外延堆叠。在一些实施例中，形成硬遮罩于外延堆叠上。如图2所示的例子，一实施例的步骤104可形成外延堆叠204于基板202上。外延堆叠204可包含第一组成的外延层206夹设于第二组成的外延层208之间。第一组成与第二组成可不同。在一实施例中，第一组成的外延层206可为硅锗层，而第二组成的外延层208可为硅层。然而其他实施例可能包含氧化速率及/或蚀刻选择性不同的其他第一组成与第二组成。
第一区212中的硅层如外延层208或其部分，可形成半导体结构200的全绕式栅极晶体管的通道区。举例来说，硅层如外延层208可视作“纳米线”，其可用于形成全绕式栅极装置(如形成于第一区212中的n型或p型的全绕式栅极装置)的通道区，如下所述。这些纳米线亦可用于形成全绕式栅极装置的源极/漏极结构的部分，如下所述。同样地，此处所述的用语“纳米线”指的是圆柱状或其他设置如棒状的半导体层。之后可移除第一区212中的全绕式栅极的通道区中，夹设的硅锗层如外延层206。因此硅锗层如外延层206可作为后续形成的栅极结构的占位物，而栅极结构可包覆第一区212中的硅层如外延层208。
值得注意的是，图2A及图2B显示六个硅锗层如外延层206以及六个硅层如外延层208，其仅用于说明目的而非局限本发明实施例至请求项未实际记载处。应理解可形成任何数目的外延层于外延堆叠204中，且外延层的数目取决于全绕式栅极装置所需的通道区数目。在一些实施例中，硅层如外延层208的数目介于4至10之间。虽然图式中的外延堆叠204的最上层为硅层如外延层208，但其他设置仍属可能。
在一些实施例中，每一硅锗层如外延层206的厚度为约4nm至8nm。在一些实施例中，硅锗层如外延层206的厚度实质上一致。在一些例子中，外延堆叠204的最顶层(如顶部的硅层如外延层208)可比其余的外延层厚，在后续化学机械研磨制程时可缓解外延堆叠204的最顶层的可能损失，如下所述。在一些实施例中，每一硅层如外延层208的厚度为约5nm至8nm。在一些实施例中，堆叠的硅层如外延层208的厚度实质上一致。在一些实施例中，硅层如外延层208可作为后续形成于第一区212中的多栅极装置(如全绕式栅极装置)的通道区，且其厚度选择端视装置效能考量而定。硅锗层如外延层206可用于定义后续形成的多栅极装置所用的相邻通道区之间的间隙距离，其厚度选择依据装置效能考量而定。
举例来说，外延成长外延堆叠204的层状物的方法可为分子束外延制程、有机金属化学气相沉积制程、及/或其他合适的外延成长制程。在一些实施例中，外延成长的层状物如硅层(外延层208)可与基板202包含相同材料。在一些实施例中，外延成长的外延层206及208可与基板202包含不同材料。在多种实施例中，外延层206(如硅锗层)与外延层208(如硅层)实质上无掺质(其外加掺质浓度为约0cm-3至约1x1017cm-3)，其中在外延成长制程时不刻意进行掺杂。
如图2A及图2B所示，一实施例的步骤104可形成硬遮罩层210于外延堆叠204上。在一些实施例中，硬遮罩层210包括氧化物层(如含氧化硅的电氧化物层)，与形成于氧化物层上的氮化物层(如含氮化硅的垫氮化物层)。在一些实施例中，氧化物层可包含热成长的氧化物、化学气相沉积的氧化物、及/或原子层沉积的氧化物，而氮化物层可包含化学气相沉积或其他合适技术所沉积的氮化物层。举例来说，氧化物层的厚度介于近似5nm与近似40nm之间。在一些实施例中，氮化物层的厚度可介于近似20nm至近似160nm之间。硬遮罩层210可作为后续图案化步骤所用的遮罩单元，如下所述。
值得注意的是在步骤102中与图2A及图2B的例子中，外延堆叠204可越过整个基板202。举例来说，一些实施例的外延堆叠204越过整个半导体晶圆。
方法100的步骤106接着进行蚀刻制程以蚀刻基板的第二区。步骤106可包含光微影制程以定义基板的第二区，并保护基板的第一区免于蚀刻。此外，一实施例的第二区可定义为形成非全绕式栅极晶体管(如平面晶体管或鳍状场效晶体管)的区域。图3A及图3B显示一实施例的步骤106。在一些实施例中，可进行光微影步骤以形成图案化的光阻层而露出第二区214。举例来说，一些实施例的光微影步骤可包含形成光组层于半导体结构200上、曝光光阻至一图案(比如遮罩第一区)、进行曝光后烘烤制程、并显影光阻以形成图案化的光阻层。在一些实施例中，形成图案化的光阻层之后，可进行蚀刻制程以蚀刻第二区214中的硬遮罩层210与外延堆叠204，而图案化的光阻层及/或硬遮罩层210仍遮罩第一区212。在一些例子中，蚀刻制程可包含湿蚀刻、干蚀刻、或上述的组合。此外，一些实施例可采用一或多道不同蚀刻化学剂，以有效蚀刻每一硬遮罩层210与外延堆叠204的外延层206及208。蚀刻移除第二区214中的外延堆叠204，可形成开口302于第二区214中。在一实施例中，进行第一干蚀刻制程(如砷蚀刻或碳氟化物蚀刻)以形成开口302，并在第一干蚀刻之后进行第二湿蚀刻。在一些例子中，可进行蚀刻制程直到露出第二区214中的下方的基板202的表面。在蚀刻制程之后可移除光阻，且移除方法可采用溶剂、光阻剥除、灰化、或其他合适技术。
方法100的步骤108接着进行钝化制程。钝化制程可缓解不想要的现象，比如扩散物种至步骤106所提供的开口的底部与侧壁上的特定区域中。在一实施例中，钝化制程抑制锗自硅锗层如外延层206扩散至硅层如外延层208及/或基板202的露出表面。钝化制程可将氯化氢(如气态)导向基板，比如导向步骤106的蚀刻所提供的开口中。在一些实施例中，可导入氢气载气以搭配氯化氢。氯化氢可钝化步骤106的蚀刻所形成的开口侧壁，如下所述。
可减少开口侧壁及/或露出的基板表面的悬吊键，以钝化这些表面。具体而言，一些实施例的硅层如外延层208与露出的基板202的组成为硅，其于蚀刻之后会产生悬吊键。若保留而未缓解这些悬吊键，其可能吸引自相邻的硅锗层如外延层206扩散的锗(在温度升高时)。因此钝化制程可避免或缓解锗自硅锗层如外延层206扩散至硅层如外延层208与基板202的上表面。钝化制程的机制将详述于下，但不限于任何特定理论。
一实施例的步骤108如图4A及图4B所示，钝化制程将氯化氢物种导入开口302中的第二区214中的基板202上。可将氯化氢物种如气体导入腔室中的外延制程(如下述步骤110及/或112，比如分子束外延制程、有机金属化学气相沉积制程、及/或其他合适的外延成长制程。)
在制程时(如提供氯化氢时)可增加步骤108的钝化制程温度，直到腔室或基板达到适于进行步骤110的温度。在一实施例中，钝化至呈时的温度可增加近似35％至60％。在一实施例中，钝化制程的温度可介于近似325℃至650℃之间。
虽然上述的氯化氢提供氯源，但应理解其他氯源亦属可能。在另一实施例的方法100中，可省略步骤108。举例来说，在蚀刻开口之后，可成长下述步骤110的外延衬垫层。
在一实施例中，导入氯化氢(特别是氯原子)可钝化开口302的侧壁及/或开口302的下表面。氯原子会附着到硅层如外延层208及/或开口下表面(如基板202的露出表面)的硅材上的悬吊键。这在后续高温制程使硅锗中的锗解离与扩散时，造成键结点位无法用于锗键结。如图5A及图5B所示，对处理后的侧壁502与处理后的基板表面202A进行钝化。处理的侧壁502与基板表面202A含有氯以键结至硅层如外延层208的悬吊键上。锗较倾向被氯捕获并排出腔室如，而非扩散至硅层如外延层208，且可自腔室移除如废气产物。在一些实施例中，锗扩散随着温度升高而增加，因此在步骤110及/或步骤112的温度上升的外延成长制程之前提供步骤108的钝化，有利于限制温度上升时的锗扩散。
在一些实施例中，可同位进行步骤108的钝化制程与步骤110。步骤108与步骤110之间的过渡时段将详述于下，其可包含将氯源与硅源导入腔室的时段。
在一实施例中，步骤108的钝化制程压力与步骤110的外延成长压力实质上类似。在一实施例中，压力可介于近似75torr至近似350Torr。在其他实施例中，压力可介于近似275torr至近似325Torr之间。在一实施例中，调整压力以适当地限制硅锗层如外延层206的再流动。
在一些实施例中，步骤108的钝化制程额外形成开口302的侧壁502(其具有硅层如外延层208的边缘)，亦稍微蚀刻硅锗层如外延层206的侧壁。蚀刻硅锗层如外延层206的侧壁的方法，可采用废气产物中的锗源(如二氯化锗)。
方法100的步骤110接着进行初始外延成长制程，以形成外延衬垫层。外延衬垫层形成于第二区中的基板上，特别是形成于步骤106蚀刻第二区所提供的开口中。在一实施例中，步骤108之后进行步骤110。另一实施例可省略步骤108，而步骤106的蚀刻之后可进行步骤110。又一实施例可省略步骤110，而方法100可接着进行步骤112。如图6A及图6B所示，一实施例的步骤110可形成外延衬垫层602于第二区214中的开口302中的基板202上。如图6A及6B所示，一实施例的步骤110可形成外延衬垫层602于第二区214中的开口302中的基板202上。在一实施例中，外延衬垫层602形成于定义开口302的处理后的基板表面202A与侧壁502上。在一些实施例中，外延衬垫层602包括硅，但其他材料亦属可能。在一实施例中，不刻意掺杂外延衬垫层602的硅。
在一实施例中，外延成长外延衬垫层602的方法可为分子束外延制程、有机金属化学气相沉积制程、及/或其他合适的外延成长制程。在一些实施例中，可原位进行外延成长外延衬垫层602的步骤与步骤108的钝化制程。在一些实施例中，外延衬垫层602与基板202可包含相同材料。在一些实施例中，外延衬垫层602与基板202可包含不同材料。如上所述，至少一些例子的外延衬垫层602包括外延成长的硅。在多种实施例中，外延衬垫层实质上无掺质(比如外加掺质浓度为约0cm-3至约1x1017cm-3)，比如在外延成长制程时不刻意进行掺杂。
在一实施例中，步骤110的制程温度低于步骤112的成长温度，如下所述。在一实施例中，步骤110的成长温度介于近似500℃至600℃之间。图12显示相对于步骤108的钝化制程时的温度，可增加形成外延衬垫层的制程温度。在一实施例中，步骤110的制程压力与步骤108的压力大致类似。在一实施例中，压力可介于近似75torr至近似350torr之间。在另一实施例中，压力介于近似275torr至325torr之间。在一实施例中，调整压力以适当地限制硅锗层如外延层206的再流动。
在一实施例中，钝化侧壁502指的是与硅层如外延层208相邻的硅锗层如外延层206的锗，不会连接至硅层如外延层206，因为氯已钝化表面(比如氯已填入悬吊键)，如上述内容与图5A及图5B所示。
在一实施例中，步骤110的温度足以自钝化的侧壁502脱附氯(比如使二氯化硅的键结断裂)，自含锗表面(如二氯化锗)脱附任何氯、及/或自开口302的侧壁上的硅或锗材料脱附氢气。自硅脱附二氯化硅的脱附峰值可为最高温度，因此此温度可为步骤110移除物种(比如在成长外延衬垫层之前)所需的最低温度。因此一实施例的步骤110之外延成长制程温度大致等于或大于586℃(如自硅脱附二氯化硅的脱附峰值温度)。
在一实施例中，形成外延衬垫层602的方法包括导入反应性气体如二氯硅烷，以形成硅的外延衬垫层602。虽然二氯硅烷为硅源之一，但其他实施例中可采用其他硅前驱物以搭配或取代二氯硅烷。在一实施例中，可原位进行步骤108及110的制程，而反应性气体可自步骤108的钝化制程中的氯化氢改变为步骤110的外延成长中的二氯硅烷。然而值得注意的是，可在步骤108及110之间提供过渡时段。
步骤108及110之间的过渡时段包含同时流入氯源与硅源。在一实施例中，在过渡时段时的氯源(如氯化氢反应性气体)与硅源(如二氯硅烷)的体积比例(如sccm)近似1至近似8。这可视作在过渡时段时同时流入氯化氢与硅源(如二氯化硅)。在一实施例中，过渡时段中的二氯硅烷气体的体积与步骤110的外延成长制程时的二氯硅烷体积实质上相同。过渡时段的温度可与步骤110相同，比如在图12所示的步骤108的温度斜向上升之后进行的过渡时段。在一实施例中，在整个步骤108及110(含过渡时段)采用氢气的载气。图12标示过渡时段T。
在过渡时段之后，可维持硅源(如二氯硅烷)的流速以用于使步骤110成长外延衬垫层602。在一实施例中，硅源流速可介于近似300sccm至500sccm之间以成长外延衬垫层。
在一实施例中，外延衬垫层602可介于1nm至10nm之间。在另一例中，外延衬垫层602可介于1nm至5nm之间。在又一实施例中，外延衬垫层602可介于近似1nm至2nm之间。
方法100的步骤112接着成长外延层于第二区中的基板上。如图7A及图7B所示，一实施例的步骤112形成外延层702于第二区214中保留的开口302中的基板202上。在一些实施例中，外延层702包括硅，然而其他实施例亦属可能。在一实施例中，不刻意掺杂外延层702的硅。外延层702或其部分可形成半导体结构200的鳍状场效晶体管装置的通道区。举例来说，外延层702可用于形成第二区214中的鳍状场效晶体管装置的通道区，如下所述。外延层702或其部分可形成半导体结构200的平面晶体管装置的通道区。
在一实施例中，外延成长外延层702的方法可为分子束外延制程、有机金属化学气相沉积制程、及/或其他合适的外延成长制程。在一些实施例中，可原位进行外延成长外延层702的步骤与成长外延衬垫层602的步骤。在一些实施例中，外延层702可与基板202及/或外延衬垫层602包括相同材料。在一些实施例中，外延层702与基板202可包含不同材料。如上所述，至少一些例子中的外延层702包括外延成长硅。在一些实施例中，外延层702可改为包含其他材料如锗、半导体化合物(如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟)、半导体合金(如硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化铟镓、磷化镓铟、及/或磷砷化镓铟)、或上述的组合。在多种实施例中，外延层702实质上无掺质(比如外加掺质浓度违约0cm-3至约1x1017cm-3)。举例来说，在外延成长制程时不刻意进行掺杂。在其他实施例中，可原位掺杂或之后布植以掺杂外延层702或其部分。在一实施例中，外延层702与外延衬垫层602的组成相同。在其他实施例中，相同组成为硅。
在一实施例中，步骤112的制程温度大于步骤110的成长温度。在一实施例中，步骤112的成长温度比步骤110的温度高约20％至45％。在一实施例中，第一温度介于近似500℃至650℃之间，而第二温度介于近似675℃至850℃之间。如图12所示，步骤110的成长与步骤112的成长之间的制程温度增加。在一实施例中，步骤112的制程压力(torr)小于步骤110的成长压力。在一实施例中，可在步骤110的外延成长及/或步骤112的外延成长之中及/或之后减少压力(比如torr斜向下降)。在一实施例中，步骤112的压力下降至步骤110的压力的近似2％至10％。举例来说，一实施例的步骤112的压力下降至近似5torr至25torr。虽然图12显示步骤112的温度呈阶状增加，其他实施例的步骤110时的温度可逐渐增加(比如在成长外延衬垫层的后半段时)。
方法100的步骤114进行化学机械研磨制程。一实施例的步骤114关于图8A及图8B的例子，其可进行化学机械研磨制程。在一些实施例中，化学机械研磨制程自第一区212移除硬遮罩层210，并平坦化半导体结构200的上表面。化学机械研磨制程可移除外延层702的顶部。
在一些实施例中，方法100的步骤116接着图案化与形成鳍状物单元。如图9A及图9B所示，一些实施例的步骤116分别形成自基板202延伸的多个鳍状物单元902及904于第一区212与第二区214中。图9A显示第一区212，而图9B显示第二区214。具体而言，多个鳍状物单元902形成于第一区212中(图9A)，而多个鳍状物单元904形成于第二区214中(图9B)。在多种实施例中，每一鳍状物单元902包括自基板202形成的基板部分，且外延堆叠204的每一外延层的部分包括外延层206及208。在一些实施例中，每一鳍状物单元904包括自基板202形成的基板部分，以及外延层702的一部分。
鳍状物单元902及904的制作方法可采用合适制程，包括光微影与蚀刻制程。光微影制程可包含形成光阻层于基板202上(比如形成于图8A及图8B的半导体结构200上)、曝光光阻至一图案、进行曝光后烘烤制程、并显影光阻以形成含光阻的遮罩单元。在一些实施例中，图案化光阻以形成遮罩单元的方法，可采用电子束微影制程。接着可采用遮罩单元保护基板202的一些区域与形成其上的层状物，而蚀刻制程可(i)形成沟槽于第一区212中未保护区域，并穿过外延层206及208至基板202中，进而保留多个延伸的鳍状物单元902，以及(ii)形成沟槽于第二区214中的未保护区域，并穿过外延层702至基板202中，进而保留多个延伸的鳍状物单元904。沟槽的蚀刻方法可采用干蚀刻(如反应性离子蚀刻)、湿蚀刻、及/或其他合适制程。在多种实施例中，沟槽可填有介电材料以形成浅沟槽隔离结构而夹设鳍状物。
在一些实施例中，填入沟槽的介电材料可包含氧化硅、氮化硅、氮氧化硅、氟硅酸盐玻璃、低介电常数的介电层、上述的组合、及/或本技术领域已知的其他合适的材料。在多种实施例中，介电材料的沉积方法为化学气相沉积制程、次压化学气相沉积制程、可流动的化学气相沉积制程、原子层沉积制程、物理气相沉积制程、及/或其他合适制程。在一些实施例中，介电材料(与之后形成的浅沟槽隔离结构)可包含多层结构，比如具有一或多个衬垫层。
在形成隔离结构如浅沟槽隔离的一些实施例中，可在沉积介电材料之后薄化并平坦化(如化学机械研磨)沉积的介电材料。化学机械研磨制程可平坦化半导体结构200的上表面以形成浅沟槽隔离结构。在多种实施例中，接着使夹设鳍状物单元的浅沟槽隔离结构凹陷。如图9A及图9B所示，浅沟槽隔离结构906凹陷后，鳍状物单元902及904可延伸高于浅沟槽隔离结构906。在一些实施例中，凹陷制程可包含干蚀刻制程、湿蚀刻制程、及/或上述的组合。在一些实施例中，可控制蚀刻时间以控制凹陷深度，造成鳍状物单元902及904露出的上侧部分具有所需高度。在一些实施例中，可露出外延堆叠204的每一层状物与实质上所有的外延层702。
值得注意的是图9A及图9B显示的一实施例中，形成全绕式栅极晶体管于第一区212中，并形成鳍状场效晶体管于第二区214中。然而可改用或额外采用其他装置型态，比如不具有鳍状物为主的通道区。
方法100的步骤118接着形成牺牲层或结构，特别是虚置栅极结构。虽然本发明实施例关于置换栅极制程(如栅极后制制程)，其形成全绕式栅极装置与鳍状场效晶体管所用的虚置栅极结构且之后取代虚置栅极结构，但其他设置仍属可能。
如图10A及图10B所示，一些实施例的步骤118形成栅极堆叠(如虚置栅极堆叠)1002于第一区212中的鳍状物单元902上，并形成栅极堆叠(如虚置栅极堆叠)1004于第二区214中的鳍状物单元904上。在一实施例中，栅极堆叠1002及1004为之后将移除的牺牲栅极堆叠，如下所述。
一些实施例在形成栅极堆叠1002及1004之前，可形成介电层1006。在一些实施例中，介电层1006沉积于基板202与鳍状物单元902及904之上，包括相邻鳍状物单元902及904之间的沟槽之中。在一些实施例中，介电层1006可包含氧化硅、氮化硅、高介电常数的介电材料、或其他合适材料。在多种实施例中，介电层1006的沉积方法可为化学气相沉积制程、次压化学气相沉积制程、可流动的化学气相沉积制程、原子层沉积制程、物理气相沉积制程、或其他合适制程。举例来说，介电层1006可用于避免后续制程(如后续形成虚置栅极的步骤)损伤鳍状物单元902及904。
在采用栅极后制制程的一些实施例中，栅极堆叠1002及1004为虚置栅极堆叠，而半导体结构200的后续制程阶段可将虚置栅极堆叠置换为最终栅极堆叠。具体而言，后续制程阶段可将栅极堆叠1002及1004置换成高介电常数的介电层与金属栅极，其设置与位置可类似于栅极堆叠1002及1004。栅极堆叠1002及1004之下的鳍状物单元902及904的部分可视作通道区。举例来说，栅极堆叠1002及1004亦可定义鳍状物单元902及904的源极/漏极区，比如与通道区相邻且位于通道区两侧上的区域。
在形成栅极堆叠1002及1004之后，方法100的步骤120接着形成装置的额外结构(如本技术领域所知的额外结构)。制程包括但不限于形成间隔物单元于栅极堆叠的侧壁上，以及形成源极/漏极结构以与每一鳍状物单元902及904的通道区相邻。在一些实施例中，源极/漏极结构的形成方法可为外延成长半导体层于源极/漏极区中露出的鳍状物单元902及904上。其他实施例在成长源极/漏极结构之前，可使源极/漏极区中的鳍状物单元902及904凹陷。一些实施例在形成源极/漏极结构之后，方法100包括形成层间介电层。如图11A及图11B所示，一实施例中的步骤120形成层间介电层1102于基板202上。一些实施例在形成层间介电层1102之前，形成接点蚀刻停止层于基板202上。
在一些实施例中，层间介电层1102的材料包括四乙氧基硅烷的氧化物、未掺杂的硅酸盐玻璃、或掺杂氧化硅如硼磷硅酸盐玻璃、氟硅酸盐玻璃、磷硅酸盐玻璃、硼硅酸盐玻璃、及/或其他合适的介电材料。层间介电层1102的沉积方法可为电浆辅助化学气相沉积制程或其他合适的沉积技术。图11A及11B显示源极/漏极结构1104。值得注意的是，可适当掺杂源极/漏极结构1104以提供p型晶体管或n型晶体管。举例来说，图11A的全绕式栅极装置可为p型晶体管或n型晶体管，而图11B的鳍状场效晶体管装置可为相同或不同的装置型态。
一些实施例在沉积层间介电层(及/或接点蚀刻停止层或其他介电层)之后，可进行平坦化制程以露出栅极堆叠1002及1004的上表面。方法100的步骤120可接着移除虚置栅极堆叠(见步骤118)。在一些例子中，一开始可由合适的蚀刻制程自第一区212的全绕式栅极装置与第二区214的鳍状场效晶体管装置，移除虚置栅极堆叠的虚置栅极(如多晶硅栅极)。
一实施例与一些例子的步骤120接着可选择性移除第一区212中的全绕式栅极装置的通道区中的外延层。这可视作通道释放步骤。实施例在移除虚置栅极所提供的沟槽中，可移除鳍状物单元中的选定外延层(比如栅极结构将形成其上的鳍状物的区域或通道区)。举例来说，可自通道区之中与基板202的通道区移除外延层206。在一些实施例中，可由选择性湿蚀刻制程移除硅锗层如外延层206。在一些实施例中，选择性湿蚀刻包括氨及/或臭氧。举例来说，选择性湿蚀刻可包含氢氧化四甲基铵。保留于全绕式栅极装置的鳍状物单元902的通道区中的硅层如外延层208，可形成通道区。
在释放全绕式栅极装置的通道区中的硅层如外延层208之后，方法100的步骤120可形成最终栅极结构。最终栅极结构可为高介电常数的介电层与金属栅极的堆叠，但其他组成亦属可能。在一些实施例中，栅极结构可形成与多通道相关的栅极。第一区212的全绕式栅极装置的通道区中的多个纳米线(硅层如外延层208，目前具有间隙于外延层208之间)可提供上述多通道。类似地，栅极结构可为高介电常数的介电层与金属栅极的堆叠，其可形成于第二区214中的鳍状场效晶体管的通道区中的外延层702所提供的通道上。
如图11A及图11B所示的例子，一些实施例的步骤120形成栅极介电层于第一区212中的全绕式栅极装置的沟槽中。沟槽的形成方法为移除虚置栅极及/或释放纳米线，如上所述。在多种实施例中，栅极介电层包括界面层与形成于界面层上的高介电常数的栅极介电层。此处所述的高介电常数的栅极介电层包括高介电常数(比如大于热氧化硅的介电常数，约3.9)的介电材料。
在一些实施例中，界面层可包含介电材料如氧化硅、氧化铪硅、或氮氧化硅。界面层的形成方法可为化学氧化、热氧化、原子层沉积、化学气相沉积、及/或其他合适方法。高介电常数的栅极介电层可包含高介电常数的介电层如氧化铪。在其他实施例中，高介电常数的栅极介电层可包含其他高介电常数的介电层，比如二氧化钛、氧化铪锆、三氧化钽、硅酸铪、二氧化锆、氧化锆硅、氧化镧、氧化铝、氧化锆、氧化钛、五氧化二钽、氧化钇、钛酸锶、钛酸钡、氧化钡锆、氧化铪镧、氧化铪硅、氧化镧硅、氧化铝硅、氧化铪钽、氧化铪钛、钛酸钡锶、三氧化二铝、氮化硅、氮氧化硅、上述的组合、或其他合适材料。高介电常数的栅极介电层的形成方法可为原子层沉积、物理气相沉积、化学气相沉积、氧化、及/或其他合适方法。
金属栅极1108亦包括金属层形成于全绕式栅极装置的栅极介电层上(在第一区212中)，并形成于鳍状场效晶体管装置的栅极介电层上(在第二区214中)。金属层可包含金属、金属合金、或金属硅化物。此外，栅极介电层与金属栅极的堆叠的形成方法可包含沉积形成多种栅极材料与一或多个衬垫层，并进行一或多道化学机械研磨制程以移除多余栅极材料，进而平坦化半导体结构200的上表面。
在一些实施例中，金属栅极1108的金属层可包含单层或多层结构，比如增进装置效能的具有选定功函数的金属层(功函数金属层)、衬垫层、湿润层、粘着层、金属合金、或金属硅化物的多种组合。举例来说，金属层可包含钛、银、铝、氮化钛铝、碳化钽、碳氮化钽、氮化钽硅、锰、锆、氮化钛、氮化钽、钌、钼、铝、氮化钨、铜、钨、铼、铱、钴、镍、其他合适金属材料、或上述的组合。在多种实施例中，金属层的形成方法可为原子层沉积、物理气相沉积、化学气相沉积、电子束蒸镀、或其他合适制程。此外，可分开形成n型场效晶体管与p型场效晶体管所用的金属层，因此不同型态的场效晶体管可采用不同金属层。金属层可提供n型或p型功函数，以作为晶体管(如全绕式栅极或鳍状场效晶体管装置)的栅极。在至少一些实施例中，金属层可包含多晶硅层。至于形成全绕式栅极装置于第一区212中的步骤，栅极结构可包含夹设每一硅层如外延层208的部分，而硅层如外延层208可各自形成全绕式栅极装置的通道。
可对半导体结构200进行后续制程以形成本技术领域已知的多种结构与区域。举例来说，后续制程可形成接点开口、接点金属、以及多种接点/通孔/线路与多层内连线结构(比如金属层与层间介电层)于基板202上，其设置以连接多种结构以形成含有一或多个多栅极装置的功能电路。在其他例子中，多层内连线可包含垂直内连线如通孔或接点，以及水平内连线如金属线路。多种内连线结构可采用多种导电材料，包括铜、钨、及/或硅化物。在一例中，可采用镶嵌及/或双镶嵌制程以形成铜相关的多层内连线结构。此外，可在方法100之前、之中、与之后实施额外制程，且方法的多种实施例可置换或省略一些上述的制程步骤。
因此一些实施例的方法100可降低及/或消除锗扩散至相邻硅材(如基板与外延堆叠的硅层)的现象。若不减少锗扩散，锗可能扩散形成残留物于相邻的硅材上。具体而言，锗污染会负面影响之后转变为全绕式栅极装置的通道的硅材(硅层如外延层208)。举例来说，高温如外延制程时的温度可提供能量至锗原子，以克服扩散阻障并结合至硅层上。此外，残留于硅材料上的锗会氧化以形成氧化锗于表面并劣化装置效能。此方法可用于一或多个步骤以减少锗扩散的风险，比如上述钝化步骤(步骤108)及/或外延衬垫层的步骤(步骤110)，其可一起实施或分开实施。如上所述，步骤110可插入较薄的硅层(比如在较低温度下)以避免锗扩散，及/或步骤108可提供氯化氢处理以钝化表面而减少悬吊键的存在，进而避免锗键结至所述悬吊键。
因此本发明一实施例说明半导体结构的制作方法。方法包括外延成长第一组成与第二组成交错的多个层状物的堆叠。层状物的堆叠延伸越过半导体基板的第一区与第二区。方法包括蚀刻半导体基板的第二区中的层状物的堆叠，以形成开口。进行钝化制程以将氯导向开口的至少一表面。在进行钝化制程之后，成长外延衬垫层于开口中。
在其他实施例中，方法更包括采用半导体基板的第一区中的层状物的堆叠的第二组成，形成全绕式栅极晶体管的通道。在一实施例中，外延成长第一组成与第二组成交错的层状物的堆叠的步骤，包括成长硅锗层以外延成长第一组成的多个外延层；以及成长硅层以外延成长第二组成的多个外延层。在一实施例中，方法更包括：成长额外的外延材料于外延衬垫层上。在一实施例中，更包括形成额外外延材料的鳍状物，其中鳍状物包括半导体基板的第二区中的鳍状场效晶体管的通道区。一实施例在第一温度进行成长额外外延材料的步骤，在第二温度进行成长外延衬垫层的步骤，且第二温度小于第一温度。在一实施例中，进行钝化制程的步骤包括使氯键结至第一组成的层状物而不键结至第二组成的层状物。在一实施例中，进行钝化制程的步骤包括使氯键结至第一组成的层状物，且第一组成为硅。在其他实施例中，第二组成为硅锗。在一些实施例中，蚀刻开口的步骤露出第二区中的半导体基板的表面。在一些实施例中，进行钝化制程的步骤包括将氯导向半导体基板的露出表面。
此处说明的另一实施例包括半导体结构的制作方法，其包括形成含有第一硅锗层与第二硅锗层的堆叠。形成第一硅层于第一硅锗层与第二硅锗层之间。蚀刻堆叠的第一区，包括移除第一硅层、第一硅锗层、与第二硅锗层的每一者的部分以提供开口，且开口的第一侧壁包括第一硅锗层、第一硅层、与第二硅锗层。进行钝化制程于第一侧壁上，以形成钝化侧壁。外延成长硅层于钝化侧壁上。
在一实施例中，钝化制程包括导入氯化氢。在一实施例中，外延成长硅层的步骤包括在第一温度成长硅的第一层；以及在第二温度成长硅的第二层，且第二温度大于第一温度。一实施例在第三温度进行钝化制程，且第三温度小于第一温度与第二温度。在一实施例中，钝化制程时的钝化制程温度自第三温度斜向增加至第一温度。
此处所述的又一实施例包括半导体结构的制作方法，其包括成长交错的硅层与硅锗层的外延堆叠于基板上。蚀刻开口于外延堆叠中，以露出基板表面。将氯化氢导向具有蚀刻的开口的基板；以及在导入氯化氢之后，在第一温度成长硅外延材料的第一部分于开口中，且在第二温度成长硅外延材料的第二部分于第一部分上，且第二温度大于第一温度。
在其他实施例中，采用硅外延材料的第一部分与第二部分的至少一者，以形成鳍状场效晶体管装置的鳍状物。在一实施例中，采用外延堆叠的硅层以形成全绕式栅极装置的通道。在一实施例中，将氯化氢导向具有蚀刻的开口的基板的步骤，可使氯原子键结至基板表面。
上述实施例的特征有利于本技术领域中具有通常知识者理解本发明。本技术领域中具有通常知识者应理解可采用本发明作基础，设计并变化其他制程与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中具有通常知识者亦应理解，这些等效置换并未脱离本发明精神与范畴，并可在未脱离本发明的精神与范畴的前提下进行改变、替换、或更动。

Claims (1)

1.一种半导体结构的制作方法，包括：
外延成长一第一组成与一第二组成交错的多个层状物的一堆叠，且所述层状物的该堆叠延伸越过一半导体基板的一第一区与一第二区；
蚀刻该半导体基板的该第二区中的所述层状物的该堆叠，以形成一开口；
进行一钝化制程以将氯导向该开口的至少一表面；以及
在进行该钝化制程之后，成长一外延衬垫层于该开口中。
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