KR20170024221A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 기판 상부에 활성 패턴을 정의하는 소자 분리막들을 형성하는 것; 상기 활성 패턴을 가로지르는 희생 게이트 패턴, 및 이의 양 측벽들을 덮는 한 쌍의 스페이서들을 형성하는 것; 상기 활성 패턴과 상기 스페이서들을 덮는 층간 절연막을 형성하는 것; 상기 희생 게이트 패턴을 제거하여, 상기 스페이서들에 의해 정의되는 게이트 트렌치를 형성하는 것; 상기 게이트 트렌치에 의해 노출된 상기 활성 패턴의 일 영역 상에 게이트 유전막을 형성하는 것; 제1 열처리 공정을 수행하여, 상기 층간 절연막 내의 불순물을 제거하는 것; 상기 게이트 유전막 상에 제2 열처리 공정을 수행하는 것, 상기 제2 열처리 공정은 상기 제1 열처리 공정보다 더 높은 온도에서 수행되고; 및 상기 게이트 트렌치를 채우는 게이트 전극을 형성하는 것을 포함한다. 상기 제1 열처리 공정은 1기압보다 낮은 압력에서 수행된다.

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 저온 진공 열처리 공정을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자는 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 많은 전자 산업에서 사용되고 있다. 반도체 소자는 데이터를 저장하는 기억 소자, 데이터를 연산처리 하는 논리 소자, 및 다양한 기능을 동시에 수행할 수 있는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 이에 따라, 미세한 패턴들을 정의하는 노광 공정의 공정 마진 감소 등의 여러 문제점들이 발생되어 반도체 소자의 구현이 점점 어려워지고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명이 해결하고자 하는 과제는 저온 진공 열처리 공정으로 신뢰성이 향상된 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명의 개념에 따른, 반도체 소자의 제조 방법은, 기판 상부에 활성 패턴을 정의하는 소자 분리막들을 형성하는 것; 상기 활성 패턴을 가로지르는 희생 게이트 패턴, 및 이의 양 측벽들을 덮는 한 쌍의 스페이서들을 형성하는 것; 상기 활성 패턴과 상기 스페이서들을 덮는 층간 절연막을 형성하는 것; 상기 희생 게이트 패턴을 제거하여, 상기 스페이서들에 의해 정의되는 게이트 트렌치를 형성하는 것; 상기 게이트 트렌치에 의해 노출된 상기 활성 패턴의 일 영역 상에 게이트 유전막을 형성하는 것; 제1 열처리 공정을 수행하여, 상기 층간 절연막 내의 불순물을 제거하는 것; 상기 게이트 유전막 상에 제2 열처리 공정을 수행하는 것, 상기 제2 열처리 공정은 상기 제1 열처리 공정보다 더 높은 온도에서 수행되고; 및 상기 게이트 트렌치를 채우는 게이트 전극을 형성하는 것을 포함할 수 있다. 상기 제1 열처리 공정은 1기압보다 낮은 압력에서 수행될 수 있다.
상기 게이트 유전막을 형성하는 것은: 상기 일 영역을 덮는 계면막을 형성하는 것; 및 상기 계면막 상에 고유전막을 형성하는 것을 포함할 수 있다.
상기 계면막을 형성하는 것은, 상기 일 영역 상에 열적 산화 및 화학적 산화 중 적어도 하나를 수행하여, 상기 일 영역으로부터 상기 계면막을 성장시키는 것을 포함할 수 있다.
상기 고유전막은 상기 스페이서들의 측벽들과 직접 접촉하도록 형성될 수 있다.
상기 제2 열처리 공정을 수행하는 것은, 상기 고유전막 내의 물질들을 상기 계면막 내로 확산시키는 것을 포함할 수 있다.
상기 고유전막을 형성하는 것은, 순차적으로 적층된 제1 고유전막 및 제2 고유전막을 형성하는 것을 포함하되, 상기 제2 고유전막은 상기 제2 열처리 공정이 수행된 이후에 형성될 수 있다.
상기 제조 방법은, 상기 제2 고유전막 상에 제3 열처리 공정을 수행하는 것을 더 포함하되, 상기 제3 열처리 공정은 상기 제1 열처리 공정보다 더 높고 상기 제2 열처리 공정보다 더 낮은 온도에서 수행될 수 있다.
상기 제1 열처리 공정은 1 Torr 내지 40 Torr 및 400℃ 내지 900℃에서 수행될 수 있다.
상기 불순물은 O2 및 H2O중 적어도 하나를 포함할 수 있다.
상기 제2 열처리 공정은 700℃ 내지 1200℃에서 수행될 수 있다.
상기 제2 열처리 공정을 수행하는 동안, 상기 게이트 유전막의 두께는 약 0.1Å 내지 약 0.5Å 더 증가할 수 있다.
상기 제조 방법은, 상기 층간 절연막을 형성하기 전에, 상기 희생 게이트 패턴 양측의 상기 활성 패턴에 소스/드레인 영역들을 형성하는 것을 더 포함할 수 있다.
상기 게이트 전극을 형성하는 것은: 상기 제2 열처리 공정을 수행한 후, 상기 게이트 유전막을 덮으며 상기 게이트 트렌치를 채우는 도전막을 형성하는 것; 및 상기 도전막을 리세스하여, 상기 게이트 트렌치 내에 게이트 전극을 형성하는 것을 포함할 수 있다.
상기 활성 패턴은 상기 소자 분리막들 사이로 돌출된 활성 핀을 포함할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판의 활성 패턴 상에 층간 절연막을 형성하는 것; 상기 층간 절연막에 상기 활성 패턴의 일 영역을 노출하는 게이트 트렌치를 형성하는 것; 상기 일 영역을 덮는 계면막 및 고유전막을 순차적으로 형성하는 것; 및 상기 층간 절연막 상에 1 Torr 내지 40 Torr 및 400℃ 내지 900℃에서 제1 열처리 공정을 수행하는 것을 포함할 수 있다.
상기 제1 열처리 공정을 수행하는 것은, 상기 층간 절연막 내의 O2 및 H2O 중 적어도 하나를 제거하는 것을 포함할 수 있다.
상기 제조 방법은, 상기 고유전막 상에 제2 열처리 공정을 수행하는 것을 더 포함할 수 있다.
상기 제2 열처리 공정은 상압에서 700℃ 내지 1200℃에서 수행될 수 있다.
상기 제조 방법은, 상기 제1 열처리 공정을 수행한 후, 상기 고유전막을 덮으며 상기 게이트 트렌치를 채우는 도전막을 형성하는 것; 및 상기 도전막을 리세스하여, 상기 게이트 트렌치 내에 게이트 전극을 형성하는 것을 더 포함할 수 있다.
상기 제조 방법은, 상기 층간 절연막을 형성하기 전에, 상기 기판의 상부를 식각하여, 상기 활성 패턴을 정의하는 소자 분리 트렌치들을 형성하는 것; 및 상기 소자 분리 트렌치들을 채우는 소자 분리막들을 형성하는 것을 더 포함할 수 있다.
상기 제조 방법은, 상기 소자 분리막들을 리세스하여, 상기 활성 패턴의 상부를 노출시키는 것을 더 포함할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판의 활성 패턴 상에 층간 절연막을 형성하는 것; 상기 층간 절연막에 상기 활성 패턴의 일 영역을 노출하는 게이트 트렌치를 형성하는 것; 상기 일 영역을 덮는 게이트 유전막을 형성하는 것; 상기 기판을 1기압보다 낮은 진공 상태의 로드락 챔버로 이송하는 것; 상기 기판을 상기 로드락 챔버에서 제1 프로세스 챔버로 이송하여, 상기 제1 프로세스 챔버 내에서 상기 기판에 제1 열처리 공정을 수행하는 것; 및 상기 게이트 유전막을 덮으며 상기 게이트 트렌치를 채우는 게이트 전극을 형성하는 것을 포함할 수 있다. 상기 제1 열처리 공정을 수행하는 것은, 상기 제1 프로세스 챔버 내의 상태를 1 Torr 내지 40 Torr로 제어하는 것을 포함할 수 있다.
상기 기판을 제1 프로세스 챔버로 이송하는 것은, 상기 제1 프로세스 챔버의 압력과 상기 로드락 챔버의 압력을 동일하게 조절하는 것을 포함할 수 있다.
상기 기판을 제1 프로세스 챔버로 이송하는 것은, 트랜스퍼 챔버 내의 기판 이송 로봇을 이용해 상기 기판을 이송하는 것을 포함하고, 상기 트랜스퍼 챔버는 상기 로드락 챔버와 상기 제1 프로세스 챔버 사이에 배치될 수 있다.
상기 제조 방법은, 상기 제1 열처리 공정을 수행하고 진공을 해제한 뒤, 상기 기판에 제2 열처리 공정을 수행하는 것을 더 포함할 수 있다.
상기 제2 열처리 공정을 수행하는 것은: 상기 제1 열처리 공정을 수행한 후, 상기 기판을 상기 제1 프로세스 챔버에서 상기 로드락 챔버로 이송하는 것; 상기 로드락 챔버의 진공을 해제한 뒤, 상기 기판을 상기 로드락 챔버로부터 회수하는 것; 및 상기 기판을 제2 프로세스 챔버로 이송하는 것을 포함하고, 상기 제2 열처리 공정은 상기 제2 프로세스 챔버에서 수행될 수 있다.
상기 제2 열처리 공정을 수행하는 것은: 상기 제1 열처리 공정을 수행한 후, 상기 제1 프로세스 챔버의 진공을 해제하는 것을 포함하고, 상기 제2 열처리 공정은 상기 제1 프로세스 챔버에서 수행될 수 있다.
상기 제1 열처리 공정을 수행하는 것은, 상기 제1 프로세스 챔버 내의 상태를 1 Torr 내지 40 Torr 및 400℃ 내지 900℃로 제어하는 것을 포함할 수 있다.
상기 제1 프로세스 챔버는 불활성기체 공급부와 연결되고, 상기 제1 열처리 공정을 수행하는 것은, 상기 불활성기체 공급부를 통해 상기 제1 프로세스 챔버 내에 불활성기체를 공급하는 것을 포함할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 저온 진공 열처리 공정으로 층간 절연막 내 불순물을 제거하여, 이어지는 고온 열처리 공정에서 게이트 유전막 내 계면막이 과도하게 성장하는 것을 억제할 수 있다. 따라서, 트랜지스터의 문턱 전압을 용이하게 조절하여 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 3a는 도 2의 I-I'선 및 II-II'선에 따른 단면도이다.
도 3b는 도 2의 III-III'선에 따른 단면도이다.
도 4a 및 도 4b는 각각 본 발명의 실시예들에 따른 저온 진공 열처리 공정을 위한 클러스터 설비를 나타내는 평면도 및 측면도이다.
도 5a 내지 도 9a, 도 12a 및 도 13a는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 도 2의 I-I'선에 따른 단면도들이다.
도 5b 내지 도 9b, 도 12b 및 도 13b는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 도 2의 II-II'선에 따른 단면도들이다.
도 10a 및 도 10b는 본 발명의 실시예들에 따른 제1 및 제2 열처리 공정들을 설명하기 위한 것으로, 도 9b의 M 영역을 확대한 확대도들이다.
도 11은 본 발명의 다른 실시예들에 따른 제2 열처리 공정(AN2)을 설명하기 위한 것으로, 도 9b의 M 영역을 확대한 확대도이다.
도 14a 및 도 14b는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 각각 도 2의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 15는 본 발명의 실시예들에 따른 열처리 공정을 설명하기 위한 것으로, 도 14b의 M 영역을 확대한 확대도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 소자는 기판(100) 상에 제공된 복수의 로직 셀들(C1, C2, C3, C4)을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은 복수의 트랜지스터들을 포함할 수 있다. 일 예로, 상기 반도체 소자는 제1 로직 셀(C1), 상기 제1 로직 셀(C1)과 제1 방향(D1)으로 이격된 제2 로직 셀(C2), 상기 제1 로직 셀(C1)과 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 이격된 제3 로직 셀(C3), 및 상기 제2 로직 셀(C2)과 상기 제2 방향(D2)으로 이격된 제4 로직 셀(C4)을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은 소자 분리막들(104)에 의하여 분리된 활성 영역들을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은, 상기 소자 분리막들(104)에 의해 분리된 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다.
일 예로, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 제1 방향(D1)으로 이격될 수 있다. 상기 제1 로직 셀(C1)의 PMOSFET 영역(PR)은 상기 제2 로직 셀(C2)의 PMOSFET 영역(PR)과 상기 제1 방향(D1)으로 인접할 수 있다. 이하, 본 명세서에서 로직 셀은 하나의 논리 동작을 하기 위한 단위를 지칭할 수 있다. 로직 셀들의 개수는 4개로 도시되었으나 이에 한정되지 않는다.
도 2는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 예를 들어, 도 2는 도 1의 제1 로직 셀(C1)의 평면도일 수 있다. 이하에서, 도 1의 제1 로직 셀(C1)을 참조하여 본 발명의 실시예들이 설명되나, 상기 제1 로직 셀(C1) 이외의 로직 셀들도 상기 제1 로직 셀(C1)과 동일하거나 이에 상응하는 구조를 가질 수 있다. 도 3a는 도 2의 I-I'선 및 II-II'선에 따른 단면도이다. 도 3b는 도 2의 III-III'선에 따른 단면도이다.
도 2, 도 3a 및 도 3b를 참조하면, 기판(100)에 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의하는 소자 분리막들(104)이 배치될 수 있다. 상기 소자 분리막들(104)은 상기 기판(100)의 상부에 형성될 수 있다. 일 예로, 상기 소자 분리막들(104)은 실리콘 산화막 같은 절연 물질을 포함할 수 있다.
상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 소자 분리막들(104)을 사이에 두고 상기 기판(100)의 상면에 평행한 제1 방향(D1)으로 이격될 수 있다. 일 실시예로, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 각각 하나의 영역으로 도시되어 있으나, 이와 달리, 상기 소자 분리막들(104)에 의하여 분리된 복수의 영역들을 포함할 수 있다.
상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 복수의 활성 패턴들(AP)이 제공될 수 있다. 상기 활성 패턴들(AP)은 상기 제1 방향(D1)을 따라 배열될 수 있다. 상기 활성 패턴들(AP)은 제1 도전형을 가질 수 있다. 소자 분리막들(104)이 상기 활성 패턴들(AP)의 각각의 양 측에 배치되어, 상기 활성 패턴들(AP)을 정의할 수 있다. 상기 활성 패턴들(AP)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 각각 3개씩 도시되었으나, 이에 한정되지 않는다.
상기 활성 패턴들(AP)은 상기 소자 분리막들(104) 사이에서 돌출된 활성 핀들(AF)을 각각 포함할 수 있다. 구체적으로, 각각의 상기 활성 핀들(AF)은 상기 활성 패턴(AP)으로부터 상기 기판(100)의 상면에 수직한 방향인 제3 방향(D3)으로 돌출될 수 있다. 각각의 상기 활성 핀들(AF)은 소스/드레인 영역들(SD) 및 상기 소스/드레인 영역들(SD) 사이에 개재된 채널 영역(CHR)을 포함할 수 있다.
상기 기판(100) 상에, 상기 활성 패턴들(AP)을 가로지르는 게이트 전극들(135)이 배치될 수 있다. 상기 게이트 전극들(135)은 상기 활성 핀들(AF)의 상기 채널 영역들(CHR)과 각각 수직적으로 중첩될 수 있다. 즉, 상기 게이트 전극들(135)은 상기 소자 분리막들(104) 사이로 돌출된 상기 활성 핀들(AF)을 가로지르며 상기 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다.
각각의 상기 게이트 전극들(135)의 양 측벽들 상에 게이트 스페이서들(125)이 배치될 수 있다. 상기 게이트 스페이서들(125)은 상기 게이트 전극들(135)을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 상기 게이트 스페이서들(125) 각각의 상면은 상기 게이트 전극들(135) 각각의 상면보다 높을 수 있다. 나아가, 상기 게이트 스페이서들(125) 각각의 상면은, 후술할 제1 층간 절연막(150)의 상면과 공면을 이룰 수 있다. 상기 게이트 스페이서들(125)은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서들(125)은 각각 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함하는 다중 막(multi-layer)을 포함할 수 있다.
상기 게이트 전극들(135)과 상기 기판(100) 사이, 및 상기 게이트 전극들(135)과 상기 게이트 스페이서들(125) 사이에 게이트 유전막들(GD)이 각각 배치될 수 있다. 각각의 상기 게이트 유전막들(GD)은 상기 게이트 전극(135)의 바닥면을 따라 연장될 수 있다. 따라서, 상기 게이트 유전막들(GD)은 상기 채널 영역들(CHR)의 상면들 및 측벽들을 덮을 수 있다. 상기 게이트 유전막들(GD)은 상기 활성 핀들(AF)으로부터 수평적으로 연장되어 상기 소자 분리막들(104)의 상면들을 부분적으로 덮을 수 있다. 일 예에 따르면, 상기 소자 분리막들(104)의 상면들은 상기 게이트 유전막들(GD)에 의해 덮이지 않는 부분들을 가질 수 있다. 상기 게이트 유전막들(GD)에 의해 덮이지 않는 상기 소자 분리막들(104)의 상면들은 후술할 제1 층간 절연막(150)에 의해 덮일 수 있다.
각각의 상기 게이트 유전막들(GD)은, 상기 채널 영역(CHR)과 직접 접촉하는 계면막(131), 및 상기 계면막(131)을 덮는 고유전막(133)을 포함할 수 있다. 즉, 상기 계면막(131)은 상기 활성 핀(AF)과 상기 고유전막(133) 사이에 개재될 수 있다. 이로써, 상기 계면막(131)은 상기 고유전막(133)과 상기 활성 핀(AF)의 사이의 계면을 안정화시킬 수 있다. 한편, 상기 계면막(131)은 상기 게이트 스페이서들(125)을 따라 상기 제3 방향(D3)으로 연장되지 못할 수 있다. 따라서, 상기 고유전막(133)은 상기 게이트 스페이서들(125)의 측벽들과 직접 접촉할 수 있다.
상기 계면막(131)은, 예를 들어, SiO2 및 SiON 중 적어도 하나를 포함할 수 있다. 상기 고유전막(133)은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
상기 게이트 전극들(135) 상에 게이트 캡핑막들(145)이 각각 배치될 수 있다. 상기 게이트 캡핑막들(145)은 상기 게이트 전극들(135)을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 상기 게이트 캡핑막들(145)은 후술하는 제1 및 제2 층간 절연막들(150, 155)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 상기 게이트 캡핑막들(145)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
각각의 상기 게이트 구조체들(GS)의 양 측의 상기 활성 핀들(AF)에 상기 소스/드레인 영역들(SD)이 배치될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 활성 패턴들(AP)로부터 에피택시얼하게 성장된 에피택시얼 패턴들일 수 있다. 수직적 관점에서, 일 실시예로, 상기 채널 영역들(CHR)의 상면들은 상기 소스/드레인 영역들(SD)의 바닥면들보다 높을 수 있다. 다른 실시예로, 상기 소스/드레인 영역들(SD)의 상면들은 상기 채널 영역들(CHR)의 상면들과 같거나 더 높을 수 있다.
상기 소스/드레인 영역들(SD)은 상기 기판(100)과 다른 반도체 원소를 포함할 수 있다. 일 예로, 상기 소스/드레인 영역들(SD)은 상기 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 상기 소스/드레인 영역들(SD)이 상기 기판(100)과 다른 반도체 원소를 포함함으로써, 상기 채널 영역들(CHR)에 압축응력(compressive stress) 또는 인장응력(tensile stress)이 제공될 수 있다. 일 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 소스/드레인 영역들(SD)은 실리콘-게르마늄(embedded SiGe) 또는 게르마늄을 포함할 수 있다. 이 경우, 상기 채널 영역들(CHR)에 압축응력을 제공할 수 있으며, 이러한 상기 소스/드레인 영역들(SD)을 포함하는 전계 효과 트랜지스터는 피모스(PMOS)인 것이 바람직할 수 있다. 다른 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 소스/드레인 영역들(SD)은 실리콘 카바이드(SiC)를 포함할 수 있다. 이 경우 상기 채널 영역들(CHR)에 인장응력을 제공할 수 있으며, 이러한 상기 소스/드레인 영역들(SD)을 포함하는 전계 효과 트랜지스터는 엔모스(NMOS)인 것이 바람직할 수 있다. 이와 같이 상기 소스/드레인 영역들(SD)은 상기 채널 영역들(CHR)에 압축응력 또는 인장응력을 제공함으로써, 전계 효과 트랜지스터가 동작할 때 상기 채널 영역들(CHR) 내에 생성된 캐리어들의 이동도가 향상될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 활성 패턴(AP)과 다른 제2 도전형을 가질 수 있다.
상기 기판(100) 상에 제1 층간 절연막(150)이 배치될 수 있다. 상기 제1 층간 절연막(150)은 상기 게이트 구조체들(GS)의 측벽들 및 상기 소스/드레인 영역들(SD)을 덮을 수 있다. 상기 제1 층간 절연막(150)의 상면은 상기 게이트 구조체들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 상기 제1 층간 절연막(150) 상에, 상기 게이트 구조체들(GS)을 덮는 제2 층간 절연막(155)이 배치될 수 있다.
나아가, 각각의 상기 게이트 전극들(135)의 양 측에, 상기 제1 및 제2 층간 절연막들(150, 155)을 관통하여 상기 소스/드레인 영역들(SD)과 전기적으로 연결되는 콘택들(CA)이 배치될 수 있다. 하나의 상기 콘택(CA)은 하나의 상기 소스/드레인 영역(SD)과 연결되거나, 또는 복수개의 상기 소스/드레인 영역들(SD)과 동시에 연결될 수 있으며, 특별히 제한되는 것은 아니다. 각각의 상기 콘택들(CA)은 도전 기둥(CP), 및 상기 도전 기둥(CP)을 감싸는 콘택 베리어 막(BL)을 포함할 수 있다. 구체적으로, 상기 콘택 베리어 막(BL)은 상기 도전 기둥(CP)의 측벽들 및 바닥면을 덮을 수 있다. 상기 도전 기둥(CP)은 금속 물질, 예를 들어 텅스텐을 포함할 수 있다. 상기 콘택 베리어 막(BL)은 금속 질화물, 예를 들어 Ti/TiN을 포함할 수 있다.
도시되진 않았지만, 상기 소스/드레인 영역들(SD)과 상기 콘택들(CA) 사이에 실리사이드층들이 각각 개재될 수 있다. 즉, 상기 콘택들(CA)은 상기 실리사이드층들을 통해 상기 소스/드레인 영역들(SD)과 전기적으로 연결될 수 있다. 상기 실리사이드층들은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다.
어느 하나의 상기 게이트 전극(135) 상에 게이트 콘택(CB) 및 도전 라인(CBL)이 제공될 수 있다. 상기 게이트 콘택(CB) 및 상기 도전 라인(CBL) 사이에 제1 비아(V1)가 배치될 수 있다. 상기 도전 라인(CBL)은, 상기 제1 비아(V1) 및 상기 게이트 콘택(CB)을 통해 상기 어느 하나의 게이트 전극(135)과 전기적으로 연결되어, 상기 어느 하나의 게이트 전극(135)에 신호를 인가할 수 있다.
상기 제1 로직 셀(C1)은 상기 PMOSFET 영역(PR)의 외곽에 제공되는 제1 배선(PW1), 및 상기 NMOSFET 영역(NR)의 외곽에 제공되는 제2 배선(PW2)을 포함할 수 있다. 일 예로, 상기 PMOSFET 영역(PR) 상의 상기 제1 배선(PW1)은 드레인 전압(Vdd), 즉, 파워 전압이 제공되는 통로일 수 있다. 일 예로, 상기 NMOSFET 영역(NR) 상의 상기 제2 배선(PW2)은 소스 전압(Vss), 즉, 접지 전압이 제공되는 통로일 수 있다.
도 1 및 도 2를 다시 참조하면, 상기 제1 및 제2 배선들(PW1, PW2)은 상기 제2 방향(D2)으로 연장하며, 상기 제2 방향(D2)으로 인접한 로직 셀들 사이에 공유될 수 있다. 일 예로, 상기 제1 배선(PW1)은 상기 제1 로직 셀(C1)과 제3 로직 셀(C3) 사이에 공유될 수 있다. 나아가, 상기 제1 배선(PW1)은 상기 제1 로직 셀(C1)의 상기 PMOSFET 영역(PR)과 제2 로직 셀(C2)의 PMOSFET 영역(PR) 사이에 공유될 수 있다.
일 실시예에 따르면, 어느 하나의 상기 콘택(CA) 상에 제2 비아(V2)가 제공될 수 있다. 이로써, 상기 어느 하나의 콘택(CA)과 연결되는 소스/드레인 영역(SD)은 상기 어느 하나의 콘택(CA) 및 상기 제2 비아(V2)를 통하여 상기 제1 배선(PW1)에 전기적으로 연결될 수 있다. 유사하게, NMOSFET 영역(NR) 상의 소스/드레인 영역(SD) 역시 어느 하나의 상기 콘택(CA) 및 제3 비아(V3)를 통해 상기 제2 배선(PW2)에 전기적으로 연결될 수 있다.
도 4a 및 도 4b는 각각 본 발명의 실시예들에 따른 저온 진공 열처리 공정을 위한 클러스터 설비를 나타내는 평면도 및 측면도이다.
도 4a 및 도 4b를 참조하면, 저온 진공 열처리 공정을 위한 클러스터 설비(1)는 설비 전방 단부 모듈(900), 제1 로드락 챔버들(200), 트랜스퍼 챔버(300) 그리고 공정 처리 모듈들(400)을 포함할 수 있다. 본 명세서에서 사용하는 용어 “진공” 또는 “진공압”은 상압인 1기압보다 작은 절대 압력을 나타낼 수 있다. 즉, 상기 “진공” 또는 상기 “진공압”은 음의 값을 갖는 게이지 압력일 수 있다.
상기 설비 전방 단부 모듈(Equipment Front End Module;EFEM)(900)은 상기 클러스터 설비(1)의 전면에 배치될 수 있다. 상기 설비 전방 단부 모듈(900)은 카세트들(C)이 각각 로딩 및 언로딩되는 로드 포트들(load port)(910)과, 제1 기판 이송 로봇(930)이 구비된 인덱스 챔버(920)를 포함할 수 있다. 상기 제1 기판 이송 로봇(930)은 상기 카세트들(C)과 상기 제1 로드락 챔버들(200)간에 기판을 이송할 수 있다. 일 예로, 상기 제1 기판 이송 로봇(930)은 어느 하나의 상기 카세트(C)로부터 하나의 기판을 인출하여, 어느 하나의 상기 제1 로드락 챔버(200) 내에 상기 기판을 로딩할 수 있다. 상기 제1 기판 이송 로봇(930)은 상압에서 작동되는 ATM(Atmosphere) 로봇이 사용될 수 있다.
상기 인덱스 챔버(920)는 상기 로드 포트들(910)과 상기 제1 로드락 챔버(200) 사이에 배치될 수 있다. 상기 인덱스 챔버(920)는 평면적 관점에서 직육면체의 형태를 가질 수 있으며, 상기 인덱스 챔버(920)는 전면 패널(922)과 후면 패널(924) 그리고 양측면 패널들(926)을 포함할 수 있다. 상기 인덱스 챔버(920) 내에서, 상기 제1 기판 이송 로봇(930)은 수평적으로 이동할 수 있다. 도시하지 않았지만, 상기 인덱스 챔버(920)는 내부 공간으로 입자 오염물이 들어오는 것을 방지하기 위하여, 벤트들(vents) 및 층류 시스템(laminar flow system)과 같은 제어된 공기 유동 시스템을 포함할 수 있다.
상기 제1 로드락 챔버들(200)과 접하는 상기 후면 패널(924)에, 상기 제1 로드락 챔버들(200)과의 기판 이송을 위한 통로들이 배치될 수 있다. 상기 통로들은 제1 게이트 밸브들(GV1)에 의해 각각 개폐될 수 있다.
상기 로드 포트들(910)은 상기 전면 패널(922) 상에 일렬로 배치될 수 있다. 상기 카세트들(C)은 전방이 개방된 몸체와 몸체의 전방을 개폐하는 도어를 갖는 전면 개방 일체식 포드(front open unified pod)일 수 있다.
상기 제1 로드락 챔버들(200)은 상기 설비 전방 단부 모듈(900)과 상기 트랜스퍼 챔버(300) 사이에 배치될 수 있다. 일 예로, 상기 설비 전방 단부 모듈(900)과 상기 트랜스퍼 챔버(300) 사이에는 2개의 상기 제1 로드락 챔버들(200)이 제공될 수 있다. 상기 제1 로드락 챔버들(200)은, 이들의 내부공간을 대기압과 진공압으로 선택적으로 전환시킬 수 있다. 각각의 상기 제1 로드락 챔버들(200)에는 기판이 적재되는 제1 적재 유닛(210)가 배치될 수 있다.
상기 트랜스퍼 챔버(300)는 제2 게이트 밸브들(GV2)을 통해 상기 제1 로드락 챔버들(200)과 연결될 수 있다. 상기 트랜스퍼 챔버(300)는 상기 제1 로드락 챔버들(200)과 상기 공정 처리 모듈들(400) 사이에 배치될 수 있다. 평면적 관점에서, 상기 트랜스퍼 챔버(300)는 다각형의 형상을 가질 수 있다. 상기 트랜스퍼 챔버(300)의 내부에는 기판을 이송하기 위한 제2 기판 이송 로봇(330)이 배치될 수 있다. 상기 제2 기판 이송 로봇(330)은 상기 트랜스퍼 챔버(300) 내에 고정된 상태로, 상기 제1 로드락 챔버들(200)과 상기 공정 처리 모듈들(400)간에 기판을 이송할 수 있다. 상기 제2 기판 이송 로봇(330)은 진공 환경에서 기판을 이송시킬 수 있는 진공 로봇이 사용될 수 있다.
도 4b를 다시 참조하면, 복수개의 상기 공정 처리 모듈들(400)은 제3 게이트 밸브들(GV3)을 통해 상기 트랜스퍼 챔버(300)와 연결될 수 있다. 일 예로, 상기 트랜스퍼 챔버(300)에는 저온 진공 열처리를 위한 3개의 상기 공정 처리 모듈들(400)이 연결될 수 있으며, 그 개수는 다양하게 변경될 수 있다.
각각의 상기 공정 처리 모듈들(400)은 제2 로드락 챔버(410), 및 상기 제2 로드락 챔버(410) 상의 프로세스 챔버(440)를 포함할 수 있다. 상기 제2 로드락 챔버(410) 내에는, 상기 트랜스퍼 챔버(300)로부터 이송된 기판이 적재되는 제2 적재 유닛(420)이 배치될 수 있다. 또한 상기 제2 로드락 챔버(410) 내에는, 상기 제2 적재 유닛(420)을 상기 프로세스 챔버(440)의 내부공간으로 로딩/언로딩시키기 위한 승강 유닛(430)이 배치될 수 있다.
상기 클러스터 설비(1)는 진공배기부(500)와 불활성기체 공급부(600)를 포함할 수 있다. 상기 진공배기부(500)는 상기 제1 로드락 챔버들(200), 상기 트랜스퍼 챔버(300), 상기 제2 로드락 챔버들(410), 및 상기 프로세스 챔버들(440) 각각에 연결되어, 각 챔버 내의 압력을 진공으로 만들 수 있다.
상기 불활성기체 공급부(600)는 상기 제1 로드락 챔버들(200), 상기 트랜스퍼 챔버(300), 상기 제2 로드락 챔버들(410), 및 상기 프로세스 챔버들(440) 각각에 연결되어, 각 챔버 내에 불활성기체를 공급할 수 있다. 상기 불활성기체는, 특히 상기 프로세스 챔버들(440) 내에서 수행되는 열처리 공정 동안, 기판 내 화학 반응을 억제할 수 있다. 나아가, 상기 불활성기체는 상기 챔버들 간의 차압을 형성할 수 있다. 상기 불활성기체는, 예를 들어, 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 제논(Xe) 및 라돈(Rn) 중에서 선택된 적어도 어느 하나일 수 있다.
앞서 설명한 바와 같이, 인덱스 챔버(920)와 상기 제1 로드락 챔버들(200) 간, 상기 제1 로드락 챔버들(200)과 상기 트랜스퍼 챔버(300) 간, 및 상기 트랜스퍼 챔버(300)와 상기 제2 로드락 챔버들(410) 간에는 상기 제1 내지 제3 게이트 밸브들(GV1, GV2, GV3)이 각각 배치될 수 있다. 따라서, 상기 클러스터 설비(1)는 각각의 챔버들의 압력을 독립적으로 제어할 수 있다.
도 5a 내지 도 9a, 도 12a 및 도 13a는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 도 2의 I-I'선에 따른 단면도들이다. 도 5b 내지 도 9b, 도 12b 및 도 13b는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 도 2의 II-II'선에 따른 단면도들이다. 도 10a 및 도 10b는 본 발명의 실시예들에 따른 제1 및 제2 열처리 공정들을 설명하기 위한 것으로, 도 9b의 M 영역을 확대한 확대도들이다. 도 11은 본 발명의 다른 실시예들에 따른 제2 열처리 공정(AN2)을 설명하기 위한 것으로, 도 9b의 M 영역을 확대한 확대도이다.
도 2, 도 5a 및 도 5b를 참조하면, 기판(100)을 패터닝하여 활성 패턴들(AP)을 정의하는 소자 분리 트렌치들(105)이 형성될 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 상기 활성 패턴들(AP)은 제1 도전형의 도펀트로 도핑될 수 있다.
상기 소자 분리 트렌치들(105)을 형성하는 것은, 상기 기판(100) 상에 마스크 패턴들을 형성한 후, 이를 식각 마스크로 사용하여 상기 기판(100)을 이방성 식각하는 것을 포함할 수 있다. 일 예에 따르면, 상기 마스크 패턴들은, 서로 식각 선택성을 가지면서 차례로 적층되는, 제1 마스크 패턴(110) 및 제2 마스크 패턴(115)을 포함할 수 있다. 상기 소자 분리 트렌치들(105) 각각은 적어도 5의 종횡비를 갖도록 형성될 수 있다. 일 예에 따르면, 상기 소자분리 트렌치들(105) 각각은 아래로 갈수록 좁아지도록 형성될 수 있다. 이에 따라, 상기 활성 패턴들(AP) 각각은 위로 갈수록 좁아지는 모양을 갖도록 형성될 수 있다.
도 2, 도 6a 및 도 6b를 참조하면, 상기 소자 분리 트렌치들(105)을 채우는 소자 분리막들(104)이 형성될 수 있다. 상기 소자 분리막들(104)을 형성하는 것은, 상기 소자 분리 트렌치들(105)을 채우는 절연막(예를 들어, 실리콘 산화막)을 형성한 후, 상기 제1 마스크 패턴(110)의 상면이 노출될 때까지 이를 평탄화하는 것을 포함할 수 있다. 이에 따라, 상기 소자 분리막들(104)은 상기 소자 분리 트렌치들(105) 내에 국소적으로 형성될 수 있다.
도 2, 도 7a 및 도 7b를 참조하면, 먼저 상기 활성 패턴들(AP)의 상부 영역들(이하, 활성 핀들(AF))이 노출될 수 있다. 상기 활성 핀들(AF)을 노출시키는 것은, 예를 들면, 습식 식각 기술을 사용하여, 상기 소자 분리막들(104)의 상부를 리세스시키는 것을 포함할 수 있다. 상기 소자 분리막들(104)의 식각은 상기 활성 패턴들(AP)에 대해 식각 선택성을 갖는 식각 레서피를 이용할 수 있다. 상기 소자 분리막들(104)을 식각하는 동안 상기 제1 마스크 패턴(110)이 제거될 수 있으며, 이에 따라 상기 활성 핀들(AF)의 상면들이 노출될 수 있다.
상기 활성 핀들(AF) 상에 차례로 적층된 희생 게이트 패턴들(106) 및 게이트 마스크 패턴들(108)이 형성될 수 있다. 상기 희생 게이트 패턴들(106) 및 상기 게이트 마스크 패턴들(108)의 각각은 상기 활성 핀들(AF)을 가로지르며 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 구체적으로, 상기 희생 게이트 패턴들(106) 및 상기 게이트 마스크 패턴들(108)은, 상기 활성 핀들(AF) 및 상기 소자 분리막들(104) 상에 희생 게이트막(미도시) 및 게이트 마스크막(미도시)을 순차적으로 형성하고, 이를 패터닝하여 형성될 수 있다. 상기 희생 게이트막은 폴리 실리콘막을 포함할 수 있다. 상기 게이트 마스크막은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
각각의 상기 희생 게이트 패턴들(106)의 양 측벽들 상에 게이트 스페이서들(125)이 형성될 수 있다. 상기 게이트 스페이서들(125)은 상기 희생 게이트 패턴(106)이 형성된 상기 기판(100) 상에 스페이서막을 콘포멀하게 형성하고, 상기 기판(100) 상에 전면 이방성 식각 공정을 수행하여 형성될 수 있다. 상기 스페이서막은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 이용하여 형성될 수 있다. 다른 예로, 상기 스페이서막은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함하는 다중 막(multi-layer)으로 형성될 수 있다.
도 2, 도 8a 및 도 8b를 참조하면, 각각의 상기 희생 게이트 패턴들(106) 양측에 소스/드레인 영역들(SD)이 형성될 수 있다. 구체적으로, 상기 소스/드레인 영역들(SD)은 상기 기판(100)을 씨드층(seed laye)으로 하는 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정에 의해 형성될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 구체적으로, 먼저 상기 게이트 마스크 패턴들(108) 및 상기 게이트 스페이서들(125)을 식각 마스크로 이용하여, 상기 활성 핀들(AF)이 선택적으로 식각될 수 있다. 상기 활성 핀들(AF)이 식각된 후, 노출된 상기 활성 패턴들(AP)의 상면들을 씨드층(seed laye)으로 하여 상기 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 소스/드레인 영역들(SD)이 형성됨에 따라, 상기 소스/드레인 영역들(SD) 사이에는 채널 영역들(CHR)이 정의될 수 있다.
상기 소스/드레인 영역들(SD)의 상면들은 상기 채널 영역들(CHR)의 상면들보다 높을 수 있다. 또한, 상기 소스/드레인 영역들(SD)의 상면들은 0(zero)이 아닌 곡률을 가질 수 있다. 일 예로, 상기 소스/드레인 영역들(SD)은 위로 볼록한 상면들을 가질 수 있다.
상기 소스/드레인 영역들(SD)은 상기 기판(100)과 다른 반도체 원소를 포함할 수 있다. 일 예로, 상기 소스/드레인 영역들(SD)은 상기 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 상기 소스/드레인 영역들(SD)이 상기 기판(100)과 다른 반도체 원소를 포함함으로써, 상기 채널 영역들(CHR)에 압축응력(compressive stress) 또는 인장응력(tensile stress)이 제공될 수 있다. 일 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 소스/드레인 영역들(SD)은 실리콘-게르마늄(embedded SiGe) 또는 게르마늄을 포함할 수 있다. 이 경우, 상기 채널 영역들(CHR)에 압축응력을 제공할 수 있으며, 상기 소스/드레인 영역들(SD)을 포함하는 전계 효과 트랜지스터는 피모스(PMOS)인 것이 바람직할 수 있다. 다른 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 소스/드레인 영역들(SD)은 실리콘 카바이드(SiC)를 포함할 수 있다. 이 경우, 상기 채널 영역들(CHR)에 인장응력을 제공할 수 있으며, 상기 소스/드레인 영역들(SD)을 포함하는 전계 효과 트랜지스터는 엔모스(NMOS)인 것이 바람직할 수 있다. 이와 같이 상기 소스/드레인 영역들(SD)은 상기 채널 영역들(CHR)에 압축응력 또는 인장응력을 제공함으로써, 본 발명의 실시예들에 따른 전계 효과 트랜지스터가 동작할 때, 상기 채널 영역들(CHR) 내에 생성된 캐리어들의 이동도가 향상될 수 있다.
상기 소스/드레인 영역들(SD)은 상기 활성 패턴들(AP)의 제1 도전형과 다른 제2 도전형의 도펀트로 도핑될 수 있다. 일 예로, 상기 제2 도전형의 도펀트는 상기 소스/드레인 영역들(SD)의 형성 시에 인시튜(in-situ)로 도핑될 수 있다. 다른 예로, 상기 소스/드레인 영역들(SD)의 형성 후, 상기 소스/드레인 영역들(SD) 내에 상기 제2 도전형의 도펀트를 주입하는 이온 주입 공정이 수행될 수 있다.
이어서, 상기 소스/드레인 영역들(SD)을 덮는 제1 층간 절연막(150)이 형성될 수 있다. 구체적으로, 상기 제1 층간 절연막(150)은 상기 기판(100)의 전면 상에 상기 희생 게이트 패턴들(106) 및 상기 게이트 마스크 패턴들(108)을 덮는 절연막을 형성함으로써 형성될 수 있다. 일 예로, 상기 제1 층간 절연막(150)은 실리콘 산화막을 포함할 수 있으며, FCVD(Flowable Chemical Vapor Deposition) 공정에 의해 형성될 수 있다.
후속으로, 상기 희생 게이트 패턴들(106)의 상면들이 노출될 때까지 상기 제1 층간 절연막(150)이 평탄화될 수 있다. 상기 제1 층간 절연막(150)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정으로 인해, 상기 게이트 마스크 패턴들(108)이 제거되어 상기 희생 게이트 패턴들(106)의 상면들이 노출될 수 있다. 상기 평탄화 공정으로 인해, 상기 게이트 스페이서들(125)의 상부들이 제거될 수 있다. 결과적으로, 상기 제1 층간 절연막(150)의 상면은 상기 희생 게이트 패턴들(106)의 상면들 및 상기 게이트 스페이서들(125)의 상면들과 공면을 이룰 수 있다.
상기 희생 게이트 패턴들(106)이 제거되어 게이트 트렌치들(GT)이 형성될 수 있다. 상기 게이트 트렌치들(GT)은 상기 희생 게이트 패턴들(106)을 선택적으로 제거하는 식각 공정으로 형성될 수 있다. 상기 게이트 트렌치들(GT)에 의해 상기 활성 핀들(AF)의 상기 채널 영역들(CHR)이 노출될 수 있다.
도 2, 도 9a 및 도 9b를 참조하면, 상기 게이트 트렌치들(GT)의 일부를 채우는 게이트 유전막(GD)이 형성될 수 있다. 상기 게이트 유전막(GD)을 형성하는 것은, 상기 활성 핀들(AF)의 상기 채널 영역들(CHR)을 덮는 계면막(131)을 형성하는 것, 및 상기 계면막(131) 상에 고유전막(133)을 형성하는 것을 포함할 수 있다. 상기 고유전막(133)은 상기 게이트 트렌치들(GT)을 완전히 채우지 않도록 콘포말하게 형성될 수 있다.
상기 채널 영역들(CHR) 상에 플라즈마를 이용한 산화 공정을 수행하여, 상기 채널 영역들(CHR)로부터 상기 계면막(131)을 성장시킬 수 있다. 즉 상기 계면막(131)은, 노출된 상기 채널 영역들(CHR)의 열적 산화(Thermal Oxidation) 및/또는 화학적 산화(Chemical Oxidation)의 결과물일 수 있다. 상기 산화 공정은 산소(O2), 오존(O3) 및 수증기(H2O) 중 적어도 하나의 플라즈마를 이용할 수 있다. 상기 계면막(131)은 SiO2 및 SiON 중 적어도 하나를 포함할 수 있다. 성장된 상기 계면막(131)은 제1 두께(T1)를 가질 수 있다 (도 10a 참조).
상기 계면막(131)을 형성한 후 원자층 증착 공정(ALD)을 수행하여, 상기 고유전막(133)을 형성할 수 있다. 상기 고유전막(133)은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다. 상기 고유전막(133)은, 상기 계면막(131)의 상면, 상기 게이트 스페이서들(125)의 측벽들과 상면들, 및 상기 제1 층간 절연막(150)의 상면을 모두 덮을 수 있다.
도 4a, 도 4b 및 도 10a를 참조하면, 상기 제1 층간 절연막(150) 상에 제1 열처리 공정(AN1)이 수행될 수 있다. 상기 제1 열처리 공정(AN1)은 저온 진공 열처리 공정일 수 있으며, 앞서 도 4a 및 도 4b에서 설명한 클러스터 설비(1)를 이용해 수행될 수 있다.
구체적으로, 상기 고유전막(133)이 형성된 상기 기판(100)을 상기 클러스터 설비(1)에 적용할 수 있다. 상기 기판(100)은 설비 전방 단부 모듈(900)을 통해 제1 로드락 챔버(200)의 제1 적재 유닛(210)에 적재될 수 있다. 상기 기판(100)이 상기 제1 적재 유닛(210)에 적재되면, 진공배기부(500)를 통해 상기 제1 로드락 챔버(200)의 내부는 진공이 될 수 있다. 일 예로, 트랜스퍼 챔버(300), 제2 로드락 챔버들(410) 및 프로세스 챔버들(440)은 이미 실질적으로 동일한 진공압이 형성되어 있을 수 있으며, 상기 제1 로드락 챔버(200)는 상기 기판(100) 적재 후 상기 진공압과 동일해지도록 제어될 수 있다.
상기 기판(100)이 상기 트랜스퍼 챔버(300)를 통해 상기 공정 처리 모듈(400)로 이송될 수 있다. 상기 기판(100)은 제2 적재 유닛(420)에 적재된 상태로 상기 프로세스 챔버(440)에 로딩될 수 있다. 상기 기판(100)이 로딩된 후, 상기 프로세스 챔버(440) 내에서 상기 제1 열처리 공정(AN1)이 수행될 수 있다. 일 예로, 상기 제1 열처리 공정(AN1)은 1 Torr 내지 40 Torr 및 400℃ 내지 900℃에서 수행될 수 있다. 상기 제1 열처리 공정(AN1)은 10 sec 내지 600 sec동안 수행될 수 있다. 상기 제1 열처리 공정(AN1)이 수행될 때, 불활성기체 공급부(600)를 통해 불활성기체가 공급되어, 상기 기판(100) 상에서 발생할 수 있는 화학반응을 억제할 수 있다.
상기 제1 층간 절연막(150)은 다공성의 실리콘 산화막일 수 있다. 따라서, 상기 제1 층간 절연막(150)을 형성한 후 수행되는 세정 공정, 희생 게이트 패턴들(106) 제거 공정, 계면막(131) 형성 공정 등으로 인해 상기 제1 층간 절연막(150) 내엔 불순물들(OX)이 형성될 수 있다. 일 예로, 상기 불순물들(OX)은 O2 및 H2O중 적어도 하나를 포함할 수 있다. 저온 저압인 상기 제1 열처리 공정(AN1)을 통해, 상기 제1 층간 절연막(150) 내의 상기 불순물들(OX)이 외부로 아웃개싱(outgassing)될 수 있다. 이로써, 상기 제1 층간 절연막(150) 내의 상기 불순물들(OX)을 상당히 제거할 수 있다.
만약, 상기 제1 열처리 공정(AN1)의 압력이 40 Torr보다 크다면 상기 불순물들(OX)이 외부로 쉽게 방출되지 못할 수 있다. 나아가, 상기 제1 열처리 공정(AN1)의 온도가 400℃보다 낮은 경우 상기 불순물들(OX)이 외부로 방출되기 위한 충분한 에너지가 전달되기 어려울 수 있다. 또한, 상기 제1 열처리 공정(AN1)의 온도가 900℃보다 높은 경우 상기 불순물들(OX)이 과도하게 확산되어 상기 계면막(131) 내로 확산될 수 있다.
일 예로, 상기 제1 열처리 공정(AN1)이 완료된 후, 상기 프로세스 챔버(440)로부터 상기 제1 로드락 챔버(200)로 상기 기판(100)을 반송할 수 있다. 상기 제1 로드락 챔버(200)의 진공을 해제한 뒤, 상기 기판(100)을 상기 클러스터 설비(1)로부터 회수할 수 있다. 회수된 상기 기판(100)은, 후술할 제2 열처리 공정(AN2)을 위한 별도의 설비로 이송될 수 있다. 다른 예로, 상기 제1 열처리 공정(AN1)이 완료된 후, 상기 프로세스 챔버(440)의 진공을 해제한 뒤, 이어서 후술할 제2 열처리 공정(AN2)이 상기 프로세스 챔버(440) 내에서 진행될 수 있다.
도 10b를 참조하면, 상기 고유전막(133) 상에 제2 열처리 공정(AN2)이 수행될 수 있다. 상기 제2 열처리 공정(AN2)은 고온 상압 열처리 공정일 수 있다. 일 예로, 상기 제2 열처리 공정(AN2)은 앞서 도 4a 및 도 4b에서 설명한 클러스터 설비(1)와는 다른 상압 열처리용 클러스터 설비를 사용할 수 있다. 상기 상압 열처리용 설비는, 상기 클러스터 설비(1)에서 제1 로드락 챔버들(200) 및 트랜스퍼 챔버(300)가 생략될 수 있다. 즉 상기 상압 열처리용 설비는 진공 제어가 필요 없기 때문에, 설비 전방 단부 모듈(900)이 공정 처리 모듈들(400)과 직접 연결될 수 있다. 또는, 상기 제2 열처리 공정(AN2)은 상기 제1 열처리 공정(AN1)이 수행된 프로세스 챔버(440)의 진공을 해제한 뒤, 이어서 진행될 수 있다.
상기 제2 열처리 공정(AN2)은 상압(1기압) 및 700℃ 내지 1200℃에서 수행될 수 있다. 상기 제2 열처리 공정(AN2)은 10 sec 내지 600 sec동안 수행될 수 있다. 일 예로, 상기 제2 열처리 공정(AN2)을 통해, 상기 고유전막(133)의 유전 특성을 향상시킬 수 있다. 다른 예로, 상기 제2 열처리 공정(AN2)을 통해, 상기 고유전막(133) 내의 물질들을 상기 계면막(131) 내로 확산시킬 수 있다. 구체적으로, 상기 고유전막(133)이 하프늄 산화물로 형성된 경우, 상기 고유전막(133)을 고온으로 가열하면 하프늄 성분이 상기 계면막(131) 내로 확산될 수 있다. 즉, 상기 고유전막(133)과 상기 계면막(131)이 화학적으로 혼합될 수 있다.
상기 제2 열처리 공정(AN2)을 수행하는 동안, 상기 계면막(131)은 제2 두께(T2)만큼 더 성장될 수 있다. 일 예로, 상기 제2 두께는 약 0.1Å 내지 약 0.5Å일 수 있다. 이는, 상기 제1 층간 절연막(150) 내에 약간 잔류하는 불순물들(OX)이 상기 계면막(131)으로 확산되어, 상기 계면막(131)이 더 성장하기 때문이다. 따라서, 상기 계면막(131)은 상기 제1 두께(T1)보다 더 큰 제3 두께(T3)를 가질 수 있다. 결과적으로, 상기 제2 열처리 공정(AN2)을 수행하는 동안, 상기 게이트 유전막(GD)의 두께는 약 0.1Å 내지 약 0.5Å 더 증가될 수 있다.
한편, 다른 예로, 상기 제2 열처리 공정(AN2)은 생략될 수 있다. 즉, 상기 제2 열처리 공정(AN2)은 선택적으로 수행될 수 있다. 이 경우, 상기 제1 열처리 공정(AN1)을 수행하면서 순차적으로 온도를 상승시켜, 상기 제2 열처리 공정(AN2)과 동일한 결과를 달성할 수 있다.
도 11은 제1 열처리 공정(AN1)을 생략하고 제2 열처리 공정(AN2)만 수행되는 예를 나타낸 것이다. 도 11을 참조하면, 앞서 설명한 제1 열처리 공정(AN1) 없이 상기 고유전막(133) 상에 제2 열처리 공정(AN2)이 수행될 수 있다. 상기 제2 열처리 공정(AN2)이 수행되는 설비 및 구체적인 조건은 앞서 도 10b를 참조하여 설명한 것과 동일할 수 있다.
상기 제1 열처리 공정(AN1)이 생략될 경우, 상기 제1 층간 절연막(150) 내의 불순물들(OX)이 그대로 잔류할 수 있다. 고온의 상기 제2 열처리 공정(AN2) 동안, 다량의 상기 불순물들(OX)이 상기 계면막(131) 내로 확산될 수 있다. 상기 불순물들(OX)은, 외부로 빠져 나왔다가 상기 계면막(131) 내로 확산되거나, 또는 상기 게이트 스페이서들 및 상기 고유전막(133)을 관통하며 상기 계면막(131) 내로 확산될 수도 있다. 앞서 도 10b와는 달리, 상기 계면막(131)이 상기 불순물들(OX)에 의해 과도하게 성장하여, 상기 계면막(131)은 제4 두께(T4)만큼 더 두꺼워질 수 있다. 일 예로, 상기 제2 두께는 약 0.5Å 내지 약 1Å일 수 있다.
상기 계면막(131)이 상기 제4 두께(T4)만큼 더 성장될 경우, 상기 계면막(131)의 특성은 열화되고, 이로 인해 트랜지스터의 문턱 전압이 목표값보다 과도하게 쉬프트될 수 있다. 결과적으로, 소자의 신뢰성을 감소시킬 수 있다. 한편, 본 발명의 실시예들에 따른 제1 열처리 공정(AN1)이 상기 제2 열처리 공정(AN2) 이전에 수행될 경우, 상기 계면막(131)의 성장을 상당히 줄일 수 있다 (도 10a 및 도 10b 참조). 따라서, 트랜지스터의 문턱 전압을 목표값으로 조절할 수 있으며, 결과적으로 소자의 신뢰성을 향상시킬 수 있다.
한편, 도시되진 않았지만, 상기 제1 열처리 공정(AN1)은 상기 제2 열처리 공정(AN2)이 수행되기 이전에 수행되면 되고, 그 순서가 특별히 제한되지 않을 수 있다. 일 예로, 상기 제1 열처리 공정(AN1)은 상기 게이트 트렌치들(GT)이 형성된 후, 및 상기 고유전막(133)이 형성되기 전에 수행될 수 있다. 즉, 상기 제1 열처리 공정(AN1)은 상기 제1 층간 절연막(150) 내의 상기 불순물들(OX)을 제거하기 위한 것이므로, 상기 제1 열처리 공정(AN1)의 수행 순서는 당업자가 이의 목적에 맞추어 적절히 변경할 수 있다.
일 실험예로, 앞서 도 10a 및 도 10b를 참조하여 설명한 상기 제1 및 제2 열처리 공정들(AN1, AN2)을 상기 게이트 유전막(GD) 상에 수행하였다. 구체적으로, 상기 제1 열처리 공정(AN1)은 1 Torr 및 430℃에서 수행되었고, 상기 제2 열처리 공정(AN2)은 1 기압 및 880℃에서 수행되었다. 상기 제1 및 제2 열처리 공정들(AN1, AN2)이 종료된 후, 상기 계면막(131)이 재성장된 두께를 측정하였다 (실험예 1).
다른 실험예로, 앞서 도 11을 참조하여 설명한 상기 제2 열처리 공정(AN2)을 상기 게이트 유전막(GD) 상에 수행하였다. 제1 열처리 공정(AN1)은 생략되었다. 구체적으로, 상기 제2 열처리 공정(AN2)은 1 기압 및 880℃에서 수행되었다. 상기 제2 열처리 공정(AN2)이 종료된 후, 상기 계면막(131)이 재성장된 두께를 측정하였다 (실험예 2).
위의 실험예들의 결과를 아래의 표 1에 나타내었다.
실험예 1 실험예 2
재성장된 계면막 두께 0.18 Å 0.5 Å
상기 표 1에 나타난 바와 같이, 상기 제1 열처리 공정(AN1) 전에 진공 조건인 상기 제1 열처리 공정(AN1)을 추가함으로써, 상기 계면막(131)의 재성장을 상당히 줄일 수 있다.
도 12a 및 도 12b를 참조하면, 상기 게이트 유전막(GD) 상에 상기 게이트 트렌치들(GT)을 채우는 도전막(137)이 형성될 수 있다. 상기 도전막(137)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다. 상기 도전막(137)은 CVD 또는 스퍼터링 공정과 같은 증착 공정에 의해 형성될 수 있다.
도 12a 및 도 12b를 참조하면, 상기 도전막(137)을 리세스하여, 각각의 상기 게이트 트렌치들(GT)의 일부를 채우는 게이트 전극(135)이 형성될 수 있다. 구체적으로, 상기 제1 층간 절연막(150)의 상면이 노출될 때까지 상기 도전막(137) 및 상기 고유전막(133)을 평탄화하는 공정이 수행될 수 있다. 그 결과, 각각의 상기 게이트 트렌치들(GT) 내에 상기 게이트 유전막(GD) 및 상기 도전막(137)이 국소적으로 형성될 수 있다. 상기 도전막(137) 및 상기 고유전막(133)의 평탄화 공정은 CMP 공정을 포함할 수 있다.
이어서, 상기 도전막(137)의 상부를 리세스하여, 상기 게이트 트렌치들(GT) 내에 상기 게이트 전극들(135)을 각각 형성할 수 있다. 상기 도전막(137)을 리세스 하는 것은, 상기 도전막(137)의 선택적 식각 공정을 포함할 수 있다. 상기 식각 공정을 통하여, 상기 게이트 전극들(135)의 상면들은 상기 제1 층간 절연막(150)의 상면보다 낮아질 수 있다. 일 예에 있어서, 상기 식각 공정 동안, 상기 게이트 전극(135)의 상면보다 높은 레벨에 위치하는 상기 고유전막(133)의 일부분이 제거될 수 있다. 그 결과, 상기 고유전막(133)은 상기 게이트 전극(135)과 상기 계면막(131) 사이, 및 상기 게이트 전극(135)과 상기 게이트 스페이서들(125) 사이에 개재될 수 있다. 상기 게이트 유전막(GD) 및 상기 게이트 전극(135)은 상기 제1 방향(D1)으로 연장될 수 있다.
후속으로, 리세스된 상기 게이트 전극들(135)의 상면들을 덮는 게이트 캡핑막들(145)이 각각 형성될 수 있다. 상기 게이트 캡핑막들(145)은 상기 게이트 전극들(135)의 리세스된 영역들을 완전히 채우도록 형성될 수 있다. 상기 게이트 캡핑막들(145)은 상기 제1 층간 절연막(150) 및 후술할 제2 층간 절연막(155)에 대하여 식각 선택성이 있는 물질로 형성될 수 있다. 일 예로, 상기 게이트 캡핑막들(145)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 상기 게이트 캡핑막들(145)은 원자층 증착(ALD), 플라즈마 강화 화학 기상 증착(PECVD) 또는 고밀도 플라스마 화학 기상 증착(HDPCVD)으로 형성될 수 있다.
도 2, 도 3a 및 도 3b를 다시 참조하면, 상기 제1 층간 절연막(150) 및 상기 게이트 캡핑막들(145) 상에 제2 층간 절연막(155)이 형성될 수 있다. 상기 제2 층간 절연막(155)은 실리콘 산화막 또는 low-k 산화막을 포함할 수 있다. 일 예로, 상기 low-k 산화막은 SiCOH와 같이 탄소로 도핑된 실리콘 산화막을 포함할 수 있다. 상기 제2 층간 절연막(155)은 CVD 공정에 의해 형성될 수 있다.
이어서, 상기 제2 층간 절연막(155) 및 상기 제1 층간 절연막(150)을 관통하여 상기 소스/드레인 영역들(SD)을 노출하는 콘택 홀들이 형성될 수 있다. 일 예로, 상기 콘택 홀들은 상기 게이트 캡핑막들(145) 및 상기 게이트 스페이서들(125)에 의해 자기 정렬되는 자기 정렬 콘택 홀들(self-align contact holes)일 수 있다.
도시되진 않았지만, 상기 콘택 홀들을 통해 노출된 상기 소스/드레인 영역들(SD)의 상부들에 실리사이드층들이 형성될 수 있다. 상기 실리사이드층들은, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다.
후속으로, 상기 콘택 홀들 내에, 상기 실리사이드층들과 접촉하는 콘택들(CA)이 각각 형성될 수 있다. 각각의 상기 콘택들(CA)은 도전 기둥(CP), 및 상기 도전 기둥(CP)을 감싸는 콘택 베리어 막(BL)을 포함할 수 있다. 구체적으로, 상기 콘택 홀들(160)을 부분적으로 채우는 콘택 베리어 막(BL)이 형성될 수 있다. 이어서, 상기 콘택 홀들(160)을 완전히 채우는 도전성 물질막이 형성되고, 상기 제2 층간 절연막(155)의 상면이 노출될 때까지 평탄화 공정이 수행될 수 있다. 상기 콘택 베리어 막(BL)은 금속 질화물, 예를 들어 Ti/TiN을 포함할 수 있고, 상기 도전성 물질막은 금속 물질, 예를 들어 텅스텐을 포함할 수 있다.
도 14a 및 도 14b는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 각각 도 2의 I-I'선 및 II-II'선에 따른 단면도들이다. 도 15는 본 발명의 실시예들에 따른 열처리 공정을 설명하기 위한 것으로, 도 14b의 M 영역을 확대한 확대도이다. 본 실시예에서는, 앞서 도 5a 내지 도 13b를 참조하여 설명한 반도체 소자의 제조방법과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 14a 및 도 14b를 참조하면, 도 9a 및 도 9b의 결과물 상에 제2 고유전막(134)이 형성될 수 있다. 즉, 게이트 유전막(GD)은 순차적으로 적층된 계면막(131), 제1 고유전막(133) 및 제2 고유전막(134)을 포함할 수 있다. 상기 제1 고유전막(133)은 앞서 도 9a 및 도 9b를 참조하여 설명한 고유전막(133)과 동일할 수 있다.
구체적으로, 제1 및 제2 열처리 공정들(AN1, AN2)이 수행된 후, 상기 제1 고유전막(133) 상에 제2 고유전막(134)을 형성할 수 있다. 일 예로, 상기 제2 고유전막(134)은 고유전 물질로 란탄 산화물을 포함할 수 있으며, 원자층 증착 공정(ALD)으로 형성될 수 있다.
이어서, 상기 제2 고유전막(134) 상에 제3 열처리 공정(AN3)이 수행될 수 있다. 상기 제3 열처리 공정(AN3)은 상기 제1 열처리 공정(AN1)과 동일하게 저온 진공 열처리 공정일 수 있으며, 따라서 앞서 도 4a 및 도 4b에서 설명한 클러스터 설비(1)를 이용해 수행될 수 있다. 일 예로, 상기 제3 열처리 공정(AN3)은 1 Torr 내지 40 Torr 및 400℃ 내지 900℃에서 수행될 수 있다. 상기 제3 열처리 공정(AN3)은 10 sec 내지 600 sec동안 수행될 수 있다.
상기 제3 열처리 공정(AN3)을 통해, 상기 제2 고유전막(134) 내의 물질들을 상기 계면막(131) 내로 확산시킬 수 있다. 구체적으로, 상기 제2 고유전막(134)이 란탄 산화물로 형성된 경우, 상기 란탄 성분이 상기 계면막(131) 내로 확산될 수 있다. 이때, 도 10a를 참조하여 설명한 제1 열처리 공정(AN1)과 유사하게, 제1 층간 절연막(150) 내에 잔류하는 불순물들(OX)이 상기 계면막(131) 내로 확산되지 않고 외부로 방출될 수 있다. 다만, 상기 제3 열처리 공정(AN3)은, 상기 제2 고유전막(134)의 물질들을 상기 계면막(131)으로 효율적으로 확산시키기 위하여, 선택적으로 상기 제1 열처리 공정(AN1)보다 더 높은 온도로 수행될 수 있다. 또한, 상기 제2 열처리 공정(AN2)보다 더 낮은 온도에서 수행될 수 있다.
도시되진 않았지만, 만약 상기 제3 열처리 공정(AN3)을 앞서 도 11을 참조하여 설명한 제2 열처리 공정(AN2)과 유사하게 수행할 경우, 상기 잔류하는 불순물들(OX)이 상기 계면막(131) 내로 확산되어, 상기 계면막(131)이 과도하게 성장될 수 있다.
일 실험예로, 앞서 도 15를 참조하여 설명한 상기 제3 열처리 공정(AN3)을 상기 제2 고유전막(134) 상에 수행하였다. 구체적으로, 상기 제3 열처리 공정(AN3)은 3 Torr 및 700℃에서 수행되었다. 상기 제3 열처리 공정(AN3)이 종료된 후, 상기 계면막(131)이 재성장된 두께를 측정하였다 (실험예 3).
다른 실험예로, 상기 제3 열처리 공정(AN3) 대신 상압의 상기 제2 열처리 공정(AN2)을 상기 제2 고유전막(134) 상에 수행하였다. 구체적으로, 상기 제2 열처리 공정(AN2)은 1 기압 및 700℃에서 수행되었다. 상기 제2 열처리 공정(AN2)이 종료된 후, 상기 계면막(131)이 재성장된 두께를 측정하였다 (실험예 4).
위의 실험예들의 결과를 아래의 표 2에 나타내었다.
실험예 3 실험예 4
재성장된 계면막 두께 0.2 Å 1 Å
상기 표 2에 나타난 바와 같이, 상기 제3 열처리 공정(AN3)을 진공 조건으로 수행함으로써, 상압 조건과 비교했을 때 상기 계면막(131)의 재성장을 상당히 줄일 수 있다.
다른 예로, 상기 제2 고유전막(134)은 상기 제1 및 제2 열처리 공정들(AN1, AN2)이 수행되기 전에 형성될 수 있다. 이때, 상기 게이트 유전막(GD) 상에 상기 제3 열처리 공정(AN3)이 수행될 수 있다. 이후, 선택적으로 상압 및 고온의 상기 제2 열처리 공정(AN2)이 수행될 수 있다. 또 다른 예로, 상기 제2 열처리 공정(AN2)만 수행된 도 11의 결과물 상에 상기 제2 고유전막(134)이 형성될 수 있다. 이후, 상기 제3 열처리 공정(AN3)이 수행될 수 있다.
이어서, 상기 게이트 유전막(GD) 상에 게이트 전극들(135) 및 게이트 캡핑막들(145)이 형성될 수 있다. 이는 앞서 도 12a 내지 도 13b를 참조하여 설명한 것과 유사하게 수행될 수 있다.

Claims (20)

  1. 기판 상부에 활성 패턴을 정의하는 소자 분리막들을 형성하는 것;
    상기 활성 패턴을 가로지르는 희생 게이트 패턴, 및 이의 양 측벽들을 덮는 한 쌍의 스페이서들을 형성하는 것;
    상기 활성 패턴과 상기 스페이서들을 덮는 층간 절연막을 형성하는 것;
    상기 희생 게이트 패턴을 제거하여, 상기 스페이서들에 의해 정의되는 게이트 트렌치를 형성하는 것;
    상기 게이트 트렌치에 의해 노출된 상기 활성 패턴의 일 영역 상에 게이트 유전막을 형성하는 것;
    제1 열처리 공정을 수행하여, 상기 층간 절연막 내의 불순물을 제거하는 것;
    상기 게이트 유전막 상에 제2 열처리 공정을 수행하는 것, 상기 제2 열처리 공정은 상기 제1 열처리 공정보다 더 높은 온도에서 수행되고; 및
    상기 게이트 트렌치를 채우는 게이트 전극을 형성하는 것을 포함하되,
    상기 제1 열처리 공정은 1기압보다 낮은 압력에서 수행되는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 게이트 유전막을 형성하는 것은:
    상기 일 영역을 덮는 계면막을 형성하는 것; 및
    상기 계면막 상에 고유전막을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 열처리 공정은 1 Torr 내지 40 Torr 및 400℃ 내지 900℃에서 수행되는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 불순물은 O2 및 H2O중 적어도 하나를 포함하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 제2 열처리 공정은 700℃ 내지 1200℃에서 수행되는 반도체 소자의 제조 방법.
  6. 기판의 활성 패턴 상에 층간 절연막을 형성하는 것;
    상기 층간 절연막에 상기 활성 패턴의 일 영역을 노출하는 게이트 트렌치를 형성하는 것;
    상기 일 영역을 덮는 계면막 및 고유전막을 순차적으로 형성하는 것; 및
    상기 층간 절연막 상에 1 Torr 내지 40 Torr 및 400℃ 내지 900℃에서 제1 열처리 공정을 수행하는 것을 포함하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 제1 열처리 공정을 수행하는 것은, 상기 층간 절연막 내의 O2 및 H2O 중 적어도 하나를 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  8. 제6항에 있어서,
    상기 고유전막 상에 제2 열처리 공정을 수행하는 것을 더 포함하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 제2 열처리 공정은 상압에서 700℃ 내지 1200℃에서 수행되는 반도체 소자의 제조 방법.
  10. 제6항에 있어서,
    상기 제1 열처리 공정을 수행한 후, 상기 고유전막을 덮으며 상기 게이트 트렌치를 채우는 도전막을 형성하는 것; 및
    상기 도전막을 리세스하여, 상기 게이트 트렌치 내에 게이트 전극을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  11. 제6항에 있어서,
    상기 층간 절연막을 형성하기 전에, 상기 기판의 상부를 식각하여, 상기 활성 패턴을 정의하는 소자 분리 트렌치들을 형성하는 것; 및
    상기 소자 분리 트렌치들을 채우는 소자 분리막들을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 소자 분리막들을 리세스하여, 상기 활성 패턴의 상부를 노출시키는 것을 더 포함하는 반도체 소자의 제조 방법.
  13. 기판의 활성 패턴 상에 층간 절연막을 형성하는 것;
    상기 층간 절연막에 상기 활성 패턴의 일 영역을 노출하는 게이트 트렌치를 형성하는 것;
    상기 일 영역을 덮는 게이트 유전막을 형성하는 것;
    상기 기판을 1기압보다 낮은 진공 상태의 로드락 챔버로 이송하는 것;
    상기 기판을 상기 로드락 챔버에서 제1 프로세스 챔버로 이송하여, 상기 제1 프로세스 챔버 내에서 상기 기판에 제1 열처리 공정을 수행하는 것; 및
    상기 게이트 유전막을 덮으며 상기 게이트 트렌치를 채우는 게이트 전극을 형성하는 것을 포함하되,
    상기 제1 열처리 공정을 수행하는 것은, 상기 제1 프로세스 챔버 내의 상태를 1 Torr 내지 40 Torr로 제어하는 것을 포함하는 반도체 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 기판을 제1 프로세스 챔버로 이송하는 것은, 상기 제1 프로세스 챔버의 압력과 상기 로드락 챔버의 압력을 동일하게 조절하는 것을 포함하는 반도체 소자의 제조 방법.
  15. 제13항에 있어서,
    상기 기판을 제1 프로세스 챔버로 이송하는 것은, 트랜스퍼 챔버 내의 기판 이송 로봇을 이용해 상기 기판을 이송하는 것을 포함하고,
    상기 트랜스퍼 챔버는 상기 로드락 챔버와 상기 제1 프로세스 챔버 사이에 배치되는 반도체 소자의 제조 방법.
  16. 제13항에 있어서,
    상기 제1 열처리 공정을 수행하고 진공을 해제한 뒤, 상기 기판에 제2 열처리 공정을 수행하는 것을 더 포함하는 반도체 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 제2 열처리 공정을 수행하는 것은:
    상기 제1 열처리 공정을 수행한 후, 상기 기판을 상기 제1 프로세스 챔버에서 상기 로드락 챔버로 이송하는 것;
    상기 로드락 챔버의 진공을 해제한 뒤, 상기 기판을 상기 로드락 챔버로부터 회수하는 것; 및
    상기 기판을 제2 프로세스 챔버로 이송하는 것을 포함하고,
    상기 제2 열처리 공정은 상기 제2 프로세스 챔버에서 수행되는 반도체 소자의 제조 방법.
  18. 제16항에 있어서,
    상기 제2 열처리 공정을 수행하는 것은:
    상기 제1 열처리 공정을 수행한 후, 상기 제1 프로세스 챔버의 진공을 해제하는 것을 포함하고,
    상기 제2 열처리 공정은 상기 제1 프로세스 챔버에서 수행되는 반도체 소자의 제조 방법.
  19. 제13항에 있어서,
    상기 제1 열처리 공정을 수행하는 것은, 상기 제1 프로세스 챔버 내의 상태를 400℃ 내지 900℃로 제어하는 것을 더 포함하는 반도체 소자의 제조 방법.
  20. 제13항에 있어서,
    상기 제1 프로세스 챔버는 불활성기체 공급부와 연결되고,
    상기 제1 열처리 공정을 수행하는 것은, 상기 불활성기체 공급부를 통해 상기 제1 프로세스 챔버 내에 불활성기체를 공급하는 것을 포함하는 반도체 소자의 제조 방법.
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