CN106373946B - 堆叠裸片的应力隔离特征 - Google Patents

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Abstract

本公开涉及堆叠裸片的应力隔离特征。公开一种集成设备封装。封装可以包括载体，诸如第一集成设备裸片，以及堆叠在第一集成设备裸片上的第二集成设备裸片。该封装可以包括缓冲层，其涂覆至少第一集成设备裸片的外表面的部分，以及设置在第二集成设备裸片和所述第一集成设备裸片之间。缓冲层可以包括图案，以减少所述第一集成设备裸片和所述第二集成设备裸片之间的应力传递。

Description

堆叠裸片的应力隔离特征
相关申请的交叉引用
本申请要求2015年7月23日提交的美国临时专利申请号62/196154的优先权，其全部内容通过引用以其整体并入本文中，并用于所有目的。
技术领域
本领域涉及堆叠的集成设备裸片和堆叠集成设备裸片的应力隔离特征。
背景技术
在各种类型的封装中，两个或更多的集成设备裸片可以堆叠在彼此的顶部。应力可在堆叠的裸片之间进行传输，其可以降低封装的性能。因此，仍然存在减少层叠集成设备裸片之间的应力传输的持续需求。
发明内容
在一个实施例中，公开一种集成的设备封装。封装可以包括载体和安装到载体的集成设备裸片。缓冲层可设置在集成设备裸片和所述载体之间。缓冲层可以包括图案，以减少载体和集成设备裸片之间的应力传递。该图案可以被限定为使得集成设备裸片的一部分和缓冲层的一部分之间存在间隙。
在另一个实施例中，公开了一种制造集成设备封装的方法。该方法可包括在载体和集成设备的一个上沉积缓冲层。该方法可以进一步包括：通过缓冲层的厚度的至少一部分图案化该缓冲层。该方法还可以包括：在载体安装集成设备，使得缓冲层设置在载体和集成设备之间。
为了概括本发明的目的和优于现有技术获得的优点，在此已经描述发明的某些目的和优点。当然，可以理解，不一定所有这些目的或优点可以根据本发明的任何特定实施例来实现。因此，例如，本领域的技术人员将认识到，本发明可以实现或优化本文教导或建议的一个优点或一组优点体现或作为，而不必实现此处进行或建议的其它目的或优点可以教导优化的方式。
所有这些实施例旨在是本文所公开的本发明的范围之内。从具有参考附图对优选实施例的以下详细描述中，这些和其它实施例将变得对于本领域技术人员显而易见的，本发明并不局限于所公开的任何特定实施例。
附图说明
这些方面和其他将从优选实施例的下面描述和所附图是显而易见的，这是为了说明而不是限制本发明，其中：
图1是根据一个实施例的集成设备封装的示意性透视图。
图2是根据各种实施例的集成设备封装的一部分的示意侧视图。
图3是具有涂覆在其上的示例缓冲层的第一集成设备裸片的示意性透视图。
图4A-4B是具有涂覆在第一集成设备裸片上的阻挡部的缓冲层的第一集成设备裸片的示意性透视图。
图5是根据一个实施例，具有缓冲层的第一集成设备裸片的示意性透视图。
图6A-6B是具有突起和阻挡部图案化的缓冲层的第一集成设备裸片的示意性透视图，所述阻挡部被布置在突出部中的一个的周边的至少一部分。
图7-9是根据各种实施例，图案化的缓冲层的第一集成设备裸片的示意性透视图，所述缓冲层在凹部上面延伸。
图10是具有多个封闭通道的图案化的缓冲层的第一集成设备裸片的示意性透视图。
图11是具有图案化的缓冲层的第一集成设备裸片的示意性透视图，以具有限定于其中的多个凹坑中的至少一个突起。
图12是示出根据一个实施例，用于制造集成设备封装的方法的流程图。
具体实施方式
本文公开的各种实施例涉及封装的应力隔离或减少特征，包括堆叠或安装在载体上的集成设备裸片，例如关于该被堆叠在彼此之上的两个或更多个裸片，或堆叠在封装基底上的集成设备裸片。对于其中第二集成设备裸片堆叠在第一集成设备裸片的封装，应力可从第一集成设备裸片被发送到第二集成设备裸片。该传送的应力可损坏第二裸片，降低第二裸片的性能。在某些封装中，内插器(诸如硅中介)可以设置在第一和第二设备裸片之间，以减少到第二裸片的应力传送。然而，使用硅中介层(其可以包括伪硅块)可以通过包括另外的硅材料而增加封装的成本。此外，在第一和第二裸片之间或金属裸片和其它部件之间的热失配可在第二裸片中引入热应力。第一设备裸片和封装基底之间的热失配也可导致应力发送到第二设备裸片。此外，在较大的系统基底上安装封装(例如母板)之后，如果外部的负载(如施加的扭矩或弯曲负荷)被施加到系统基底，外部负载可由第一集成设备裸片的方式发送到第二集成设备裸片。
传输应力到第二集成设备裸片会降低封装的性能。因此，在此公开的各种实施例有利地减少或防止应力传输到第二集成设备裸片，其堆叠在另一个集成设备裸片的顶部上。应当理解，使用相对术语“顶”和“底”不一定解释在绝对意义上。例如，第二裸片布置在第一裸片“之上”可以是(但不必是)相对于重力的力垂直设置在第一裸片上方。
图1是根据一个实施例的集成设备封装的示意性透视图，为了便于说明，取出一部分。图2是根据各种实施例的集成设备封装1的一部分的示意侧视图，诸如图1中所示。如图1所示，封装1可包括壳体10，其包括封装基底12和围绕基底12延伸的壁13。图1所示的基底12包括塑料裸片安装焊盘，一个或多个的集成设备裸片安装在其上。多个电引线11可以在基底12周围设置，以提供集成设备芯片和更大的系统的主板(未示出)之间的电通信，所述主板是较大的电子设备或系统的一部分。在所示实施例中，壳体10可以注入模塑来定义电引线11与塑料基底12。虽然图1所示的基底12包括模制塑料基底，任何合适类型的基底可以与本文所公开的实施例来使用。例如，在其他实施例中，基底12可以包括模制的引线框，具有嵌入式迹线和导体的印刷电路板(PCB)基底，陶瓷基底，或任何其它适当类型的基底。
如图1所示，外壳10可以包括或限定空腔14，其中可以设置第一集成设备模2、第二集成设备模3和第三集成设备模4。但是应当理解，虽然说明三个裸片2-4在图1中被示出，在其他实施例中，可以使用更多或更少的裸片。例如，在其它实施例中，只有两个堆叠裸片可在封装1中使用。在其它实施例中，可以使用四个或更多个裸片。在各种实施例中，第一集成设备模2可以包括处理器裸片，诸如专用集成电路或ASIC裸片。第一裸片2(例如，ASIC裸片)可被安装到封装基底12，其如上所解释地可包括塑料基底(图1中示出)，印刷电路板(PCB)，引线框基底，陶瓷基底，玻璃或硅中介，或任何其它合适类型的封装基底。正如图2所示，裸片附着材料9(其可以是任何合适的粘合剂，诸如环氧树脂)可用于将第一裸片2机械地附着到封装基底12。第二集成设备裸片3可被堆叠在第一裸片2上并电连接到第一裸片2，例如，通过引线键合方式或倒装连接。此外，第三集成设备裸片4也可以堆叠在第一裸片2上并电连接到第一裸片2，例如，通过引线键合方式或倒装连接。有利的是，在空腔14内布置所述设备裸片2-4可减少从封装或其它部件到裸片2-4的活性表面的应力传播。虽然在图1所示的封装1是空腔封装，在其它实施例中，封装可包括包覆成型封装，其中填充或包封材料可设置大约设备裸片的部分。
第二和/或第三集成设备裸片3、4可包括微机电系统(MEMS)裸片，如运动传感器裸片(例如，陀螺仪和/或加速度计裸片)。可以设置盖或其他覆盖物结构(未在图1示出，用于便于图示)，以封闭有或无图1的壁13的空腔14。第一裸片2可以与第二和第三裸片3、4电连通，并且可以被配置为处理由第二和/或第三裸片3、4。例如，在各种实施例中，第一裸片2可以对从第二和/或第三裸片3、4发送的模拟信号执行预处理功能，例如模数转换功能等。在其利用惯性运动传感器裸片的实施例中，例如，MEMS裸片，运动传感器裸片可以包括敏感可动部件，如梁，它可以经受应力被损坏或变形。例如，第二和第三裸片3、4的每个可包括相应底部3a、4a，在其内或在其上可形成或限定敏感可动部件。保护帽部3b、4b可以设置在各基部3a、4a的可动部件，以保护裸片3、4的敏感区域。
如本文中所解释的那样，屏蔽或隔离第二和/或第三裸片3、4(例如，MEMS运动传感器裸片)免受第一裸片2发送的应力(例如，ASIC裸片)可是有利的。虽然这里公开的实施例涉及堆叠在ASIC上的MEMS裸片，但应当理解，第一、第二和第三设备裸片2-4可以是任何合适类型的装置裸片，例如处理器裸片等的在本文公开的各种实施例中，缓冲层5可以应用或沉积在第一集成设备的外表面的至少一部分上模2(例如，ASIC)通过任何合适的涂覆或沉积过程的方法(例如旋涂层)。缓冲层5可以有利地至少部分隔离第二和/或第三裸片3、4免受由第一裸片1和/或封装1或更大的电子系统的其他部件传送的机械应力。缓冲层5也可以减少或消除晶片倾斜，从而可以提高封装产量。
图3是具有涂覆在其上的示例缓冲层5的第一集成设备的示意性透视图模2。缓冲层5可以用合适的技术(例如，光刻和蚀刻)来图案化，以形成第一裸片2上合适的缓冲液图案。例如，参考图3，缓冲层5可被图案化，以限定一个或多个基区8和一个或多个突起6a，6b(也在本文称为基座部)，延伸在基区8的最上表面15之上。作为一个实例，并且如结合图12解释，蚀刻或其他材料去除工艺可用于定义突起6a、6b相对于基座区域8。在其它实施例中，突出部6a、6b和基区8可使用模制过程、冲压加工和/或三维(3D)印刷技术所定义。因此，如本文所使用的，基区8可向外从第一裸片2的外表面延伸，并且所述突起部6A，6B或基座部分可向外相对于基座区域8的最上表面15延伸。基区8的最上表面15可以限定相对于突起6a、6b的凹进区域。正如图3所示，缓冲层5的基区8可以延伸在整个或基本上整个第一裸片2的外表面。然而，在其它实施例中，基区8可以仅覆盖第一裸片2的外部表面的一部分上。在其它配置中，设置在第一裸片2和第二和/或第三模3、4之间的缓冲层5可仅包含突起，使得该缓冲层不包括突起以下的任何凹的基底层。
有利地，该缓冲层5可被图案化，使得上述凸部6a、6b是在横向延伸小于安装在该缓冲层5上的相应第二和第三裸片3、4，使得每个所述第二和第三裸片3、4突出带有间隙的图案化缓冲层5的基区域8。第二集成设备裸片3和第三集成设备裸片4(例如，MEMS裸片)可被堆叠在第一裸片2上并安装在缓冲层5的台座部或突出部6a、6b。例如，裸片附着材料7(图2)(诸如，环氧树脂或其它粘合剂)可用于粘附第二和第三裸片3、4到缓冲层5的突起部6a、6b并由此到第一裸片2。
缓冲层5可以具有形状和厚度，足以减少从所述第一裸片2到第二裸片3和/或第三裸片4的应力传送。例如，如上面说明地，在一些实施例中，第二裸片3(和/或第三裸片4)可以包括MEMS运动传感器，其具有安装在或邻近角区16(图2)的第二裸片3(和/或第三裸片4)的敏感的可移动部件。它可能从任何其它部件隔离角区16是重要的，从而减少到角区的应力传送。因此，该缓冲层5可以形成图案，使得第二裸片3的角区16(和/或第三裸片4)不接触缓冲层5和/或所述第一裸片2。特别是，相对于图3中所示的实施例，每个凸部6a、6b可以以交叉形状，使得当裸片3、4安装在十字形突起6a、6b时，裸片3、4的角区16悬在突出区域24的基区8，即存在角区16和缓冲层5之间的空间或间隙G，使得拐角区域16不处于或接近突出端区24接触缓冲层5。每个突起6a、6b可以具有到第一裸片2的外表面的几何投影，其覆盖小于第一裸片2的所有外表面。另外，如上面关于角球区域16解释地，在图示的实施例中，凸部6a、6b不接触第二和/或第三金属裸片3、4的整个外表面。例如，在一些实施例中，突出部6a、6b或缓冲层5基座部分可接触第二和/或第三模3,4的外表面的10％和90％之间，第二和/或第三裸片3、4的外表面的10％和40％之间，或更具体地，第二和/或第三裸片3、4的外表面的10％和30％之间。
此外，该缓冲层5可以包括淀积在厚度的材料，其限制或防止在第一裸片2和第二和/或第三裸片3、4之间的应力传递。缓冲层5也可以减少裸片倾斜和提高组装成品率。例如，缓冲层5可以包括聚合物或金属。在一些实施例中，缓冲层5可以包括柔性的聚合物材料，如聚酰亚胺或聚苯并恶唑(PBO)，其中有利地减少到第二和/或第三金属裸片3，4的应力传输。缓冲层5的厚度(即，包括突出部和基座区域的总厚度)可以是在2微米至400微米的范围，例如，在35微米至300微米的范围。在一些实施例中，缓冲层5的厚度可以在5微米至100微米的范围内，在10微米至75微米的范围内，在10微米至65微米的范围，在20微米55微米的范围内，或在30微米至55微米的范围内。任何基底层8以上的突起6a、6b的厚度可以在10微米至80微米的范围，例如，在20微米至60微米的范围，或更具体地，在30微米到50微米的范围。在一些实施例中，缓冲层5可以包括沉积在多个载体(例如，多集成设备裸片)的层(例如，聚合物层)，其随后形成部分缓冲层5被切割或单片化。单独的粘接剂可用于将集成设备裸片附接到切割的载体(例如，第二设备裸片可以用粘合剂附着到充当载体的第一设备裸片的缓冲层5)。在其他实施例中，该附加裸片到载体(其可以是另一设备裸片)的粘合剂材料可以充当缓冲层，并且可以适当地图案化。
在图1-3的实施例中，第一集成设备裸片2可以作为载体，第二集成设备裸片3被堆叠或安装其上。缓冲层5可以应用于或涂覆并图案化第一裸片2的外表面(顶)表面，以防止或减少向第二裸片3的应力传输。在其他实施例中，然而，缓冲层5可以应用或涂覆第二裸片3的外(底)表面，以防止或减少应力传送。在仍然其他实施例中，缓冲层可以设置在敏感设备裸片和封装基底之间(诸如，第二裸片3)，诸如模制塑料基底，PCB基底或引线框基底，以防止或减少从封装基底到敏感裸片的应力传输。例如，在这样的实施例中，封装基底可以充当载体，缓冲层可被涂覆和图案在封装基底的外表面上(或敏感裸片的外表面上)。
图4A-11是具有涂覆在其上的缓冲层5的第一集成设备裸片2的其他示例的立体示意图。例如，图4A-4B是第一集成设备裸片2的示意透视图，具有用涂敷在第一集成设备裸片2上的阻挡部20中的缓冲层5。除非另有说明，图4A-11示出的参考标号表示相同或相似于图1-3中所示的那些部件。
在图4A-4B的实施例中，图案化缓冲层5可以包括台座部或突出部6a、6b，其支持第二设备裸片和阻挡部20，从所述突出部6a中的至少一个隔开。例如，与图3相同，凸部6a、6b可以包括十字形突起以支持金属裸片3、4，使得裸片3、4的角区16不处于或接近突出区域24接触缓冲层5。阻挡部20可以具有小于厚度的台座部或突出部6a的厚度，使得阻挡部20不接触并留下低于第二裸片3的下表面的间隙。通道22可以限定在阻挡部20和突出部6a之间。通道22可以是开放的，其中，所述通道具有在所述第一裸片2的外周边的开口端26。在其它实施例中，但是，该通道可以被关闭，其中，所述通道具有在外周界的封闭端的第一裸片。有利的是，通道22可以尺寸和形状，使得如果附着第二裸片3到缓冲层5的裸片附着材料7(图2)从缓冲层5和第二裸片3之间渗出，则裸片附加材料7可在通道22内被限制，并根据需要引导，例如远离第二裸片3，而不是让多余的粘合剂固定第二裸片3的角16。而且，阻挡部20和突起6a可以在相同的晶片级加工技术来限定，如相对于图12说明的。
图5是具有多边形(例如，四边形)图案化的缓冲层5的第一集成设备裸片2的示意性立体图，如从顶部平面图观看。例如，如图5所示，一个或多个突起6a、6b可具有菱形轮廓。如结合图3的实施例中，菱形突起6a、6b可调整尺寸，以使得裸片3或4的角部区域16(图2)悬在缓冲层5的基区8。
图6A-6B是具有四边突起6a、6b和阻挡部20的图案化的缓冲层52的第一集成设备裸片2的示意透视图，其被设置围绕突起6a的一个的周边的至少一部分。除非另有说明，图6A-6B所示的附图标记表示相同或类似于图1-5中所示的那些部件。例如，如结合图4A-4B的实施例所示，在图6A-6B的实施例中，阻挡部20可从凸部6a的至少一个间隔开以便限定通道22，通过该裸片附着材料7(见图2)能在环氧渗出的情况下流动，以防止任何多余的粘合剂固定第二裸片3的角16。与图4A-4B的实施例相同，通道22可以具有开放端26以使裸片附着材料7流过。
图7-9是根据各种实施例具有在凹槽27上方延伸的图案化的缓冲层5的第一集成设备裸片2的示意透视图。除非另有说明，图7-9中所示的附图标记表示作为相同于或相似于图1-6B中所示的那些部件。不像图3的实施方式，但是，基体8可以定义凹槽27。凹槽27可以调整尺寸和形状，以适应任何过量裸片附着材料7(见图2)，这在第二裸片3被附连到第一裸片2之后渗出。在图7的实施例中，突出部6a、6b中具有十字形状，以及凸部6a、6b的最上表面可延伸穿过基本上在第一裸片2的整个宽度。在图8中，凸部6a、6b可以具有多边形(例如，四边)的形状，例如矩形或正方形的形状。在图9中，突出部6a、6b可以具有圆形形状，例如，椭圆形或圆形形状。
图10是具有多个封闭通道22图案化的缓冲层5的第一集成设备裸片的示意性透视图。除非另有说明，图10中所示的参考数字代表可相同或相似图1-9所示的那些部件。例如，在图10中，突出部6a被图案化以具有大致十字形的轮廓，其中多个通道22在突出部6a内限定。因此，在图10中，突出部6a的一些部分可以充当阻挡部20以限定通道22。此外，不象图4A-4B所示的通道的实施例，图10所示的通道22被封闭，其中任何裸片附着材料7的渗出可包含在通道22内。
图11是具有图案化的缓冲层5的第一集成设备裸片2的示意性透视图，以具有具有多个限定在其中的凹坑23的至少一个突起6a。除非另有说明，图11所示的参考数字表示相同或相似于图1-10中所示的那些部件。例如，在图11中，突起6a、6b可以成形为使得所述第二和第三的拐角区域不接触裸片3、4的缓冲层5。然而，如示于图11中，凹坑23可以在被定义在至少一个突起6a中。凹部23可以包括多个小凹部或腔。凹坑23可以有利地容纳至少一些多余的裸片附着材料7(见图2)，在第二裸片3附连到缓冲层5后渗出。
但是应该理解，对于图4A-11的实施例，虽然通道22、阻挡部20和/或凹部23仅示出与突起6a连接，这些特征也可以与用于其他突出6b。
有利的是，本文所公开的实施例可显著减少从所述第一模2发送到第二和/或第三裸片3、4的应力。
图12是示出根据一个实施例，用于制造集成设备封装的方法50的流程图。方法50可以开始于块52，以在载体和集成设备中的一个上沉积缓冲层。如上所解释的，在一些实施例中，集成设备可以包括敏感设备，诸如惯性运动传感器，例如MEMS设备。在各种实施例中，载体可以包括诸如ASIC(例如，这里所示的第一裸片2)的另一集成设备。在其他实施例中，载体可包括封装基底，诸如塑料基底、引线框、印刷电路板等。
有利地，本文所公开的封装可以使用晶片级工艺制造。例如，在一些实施例中，缓冲层5可以应用在晶片上，所述晶片包括多个设备区域(例如，对应于ASIC裸片的处理电路的设备区)。例如，在一些实施例中，缓冲层5可以旋涂到晶片上。缓冲层5可以包括任何合适的材料，如聚合物或金属。例如，在一些实施例中，缓冲层5可以包括柔性的聚合物材料，如聚酰亚胺或聚苯并恶唑(PBO)。缓冲层5可以包括多个层，其可以是相同或彼此不同。例如，在一些实施例中，缓冲层的厚度可以在2微米至400微米的范围内，例如在35微米至300微米的范围内。对于通过旋涂沉积形成的聚酰亚胺的实施例，所选择的厚度可以例如由多个旋涂涂层形成。作为一个例子，缓冲层5的厚度可以为约45微米，并且可由三个聚合物层形成(例如，聚酰亚胺)，第一5微米厚的层，第二20微米厚的层，和第三20微米厚的层。应力缓冲层5可以直接沉积在钝化层上，其覆盖第一集成设备裸片的有源表面上。钝化层通常是无机电介质，诸如氧化硅，氮化硅或氮氧化硅。
转到块54，缓冲层5可以通过缓冲层5的厚度的至少一部分图案化。缓冲层5也可以使用晶片级工艺图案化，如传统的光刻和蚀刻技术。例如，光致抗蚀剂层可以施加在该缓冲层5，其可以被形成为横跨在多个裸片上形成(例如，ASIC模)的晶片的覆盖层。可以在光致抗蚀剂上施加掩模，并且所述掩蔽缓冲层可暴露于光。光致抗蚀剂可以通过合适的显影剂进行显影，该缓冲层5可以至少部分地(例如，完全)通过缓冲层5的厚度，以形成所需的图案，例如，基座8的期望的图案和蚀刻突起6a、6b，使得突出体不覆盖所述集成设备的整个安装面。在一些实施例中，缓冲层5可以用冲压加工，模制工艺和/或任何其它合适的图案化技术被图案化。如上所述，一个或多个阻挡部和通道也可以在缓冲层形成图案。缓冲层5可以固化或使用任何合适的技术(例如，将热施加到所述晶片)硬化。在一些实施例中，缓冲层5可以形成在图案后和在晶片的单片化之前进行固化。
与利用单独形成并安装应力隔离元件的配置相比，使用晶片级处理可以有利地降低成本。例如，使用涂覆并图案化的缓冲层可以比掺入额外硅中介显著便宜。而且，使用晶片级工艺，如光刻法，可用于创建在缓冲层中的图案的任何期望的形状。晶片级工艺也可以提高对第一裸片上缓冲层的取向和/或缓冲层上第二裸片的取向。
该方法50移动到块56，在其中集成设备堆叠在载体上，使得缓冲层5被设置在集成设备和载体之间。在缓冲层5被沉积在载体上的实施例中，集成的设备可以通过适当的粘合剂(例如，裸片附着材料)粘合到缓冲层5。在将缓冲层5沉积在集成设备裸片上的实施例中，缓冲层5可以通过适当的粘接剂粘接到集成设备，诸如裸片附着材料。在一些实施例中，集成装置可以是单片裸片的一部分，如MEMS裸片。在其他实施例中，集成设备可以是其中包含多个第二集成设备的第二晶片的一部分。该集成设备可以使用晶片级工艺或封装级处理安装到缓冲层。在封装级的过程，从单个第二裸片(如MEMS裸片)可被安装到晶片上(单片化前)或单片化第一设备裸片(单片化之后)的缓冲层上。在晶片级处理中，包括对应于第二集成设备(例如，MEMS设备)第二设备区的第二晶片可以被附连到第一晶片和缓冲层，例如使用晶片接合工艺。晶片可以被单片化，以形成多个堆叠的装置，以及堆叠的设备可以安装到封装基底上。
应该理解，虽然示出的实施例示出，缓冲层被沉积和图案化，以在第一裸片上的凸起(例如，ASIC裸片的顶表面)，但是在其他实施例中，缓冲层可沉积并构图在第二裸片(例如，MEMS结构体的底表面裸片)。在仍然其他实施例中，缓冲层可以被沉积和图案化，以形成除了第一裸片的载体上的突起，诸如封装基底。
尽管本发明已经在某些优选实施例和实施例的上下文中被公开，本领域技术人员理解，本发明延伸超出具体公开的实施例到其它替代实施例和/或用途和明显的修改及其等同物。此外，尽管本发明的若干变型已被示出和详细描述，本发明的范围内的其它修改对于本领域的现有技术基于本公开内容是显而易见的。还可以设想，各种组合或具体特征和实施例的各方面的子组合可以进行，并且仍然落在本发明的范围之内。应当理解，所公开的实施方式的各种特征和方面可以结合，或为了形成不同的所公开发明的模式。因此，意图是本文所公开的本发明的范围不应该由上面描述的特定公开的实施例限制，而应该由所附权利要求的公正阅读唯一确定。
还提供了如下各个方面的示例性实施例：
1、一种集成设备封装，包括：
载体；
装载在载体上的集成设备裸片；
设置在所述集成设备裸片和所述载体之间的缓冲层，缓冲层包括图案，以减少载体和集成设备裸片之间的应力传递，所述图案限定为使得集成设备裸片的一部分和缓冲层的一部分之间有间隙。
2、如前所述的任意封装，其中，所述缓冲层包括聚合物。
3.如条目2所述的封装，其中，所述缓冲层包括聚酰亚胺。
4.如前所述的任意封装，其中，所述缓冲层被图案化，使得所述间隙设置在集成设备裸片的角部区域和所述缓冲层之间。
5.如前所述的任意封装，其中，所述集成设备裸片包括微机电系统(MEMS)设备裸片。
6.如条目5所述的封装，其中所述MEMS裸片包括一个陀螺仪模或加速度计裸片。
7.如前所述的任意封装，其中，所述载体包括处理器裸片。
8.如前所述的任意封装，其中，所述图案包括十字形图案。
9.如前所述的任意封装，其中，所述图案包括一个或多个突起，其支持集成设备裸片和从突起间隔开的一个或多个阻挡部，以形成所述突出部和所述阻挡部之间的通道。
10.如条目9所述的封装，其中，所述一个或多个阻挡部短于所述一个或多个突起。
11.如前所述的任意封装，其中，所述图案包括如从顶视图看出的一个或多个多边形形状。
12.如前所述的任意封装，其中，所述图案包括从俯视图看的圆形或椭圆形。
13.如前所述的任意封装，其中，所述缓冲层涂覆基本上所述载体的整个外表面。
14.如前所述的任意封装，进一步包括封装基底，其中所述载体被安装到封装基底。
15.如条目14所述的封装，其中，所述封装基底包括塑料基底。
16.如条目14-15中的任一项所述的封装，进一步包括安装到所述封装基底的封装盖，载体和集成设备裸片设置在由封装盖和封装基底限定的空腔中。
17.如前所述的任意封装，其中，厚度缓冲层的是在2微米至400微米的范围内。
18.如条目17所述的封装，其中，所述缓冲层的厚度在35微米至300微米的范围内。
19.如前所述的任意封装，进一步包括在载体的外表面和缓冲层之间的钝化层，所述缓冲层直接沉积在所述钝化层上。
20.如前所述的任意封装，其中，所述缓冲层旋涂在载体的外表面上。
21.如前所述的任意封装，其中，所述图案是通过缓冲层的至少一部分被蚀刻。
22.如前所述的任意封装，其中，所述缓冲层包括至少覆盖所述载体的外表面的一部分的第一层，以及所述图案突出在第一层上方。
23.如前所述的任意封装，其中，缓冲层接触集成设备裸片的外表面的10％和90％之间。
24.如条目23所述的封装，其中，缓冲层接触集成设备裸片的外表面的10％和40％之间。
25.如条目24所述的封装，其中，缓冲层接触集成设备裸片的外表面的10％和30％之间。
26.一种制造集成设备封装的方法，该方法包括：
在载体和集成设备的一个上沉积缓冲层；
图案化该缓冲层通过缓冲层的至少一部分厚度；
在载体上安装集成设备，使得所述缓冲层设置在载体和集成设备之间。
27.如条目26所述的方法，其中，沉积所述缓冲层包括在集成设备上沉积缓冲层。
28.如条目26所述的方法，其中，沉积所述缓冲层包括在载体上沉积缓冲层，所述载体包括封装基底。
29.如条目26所述的方法，其中，沉积所述缓冲层包括在载体上沉积缓冲层，所述载体包括附加的集成设备。
30.如条目29所述的方法，进一步包括：在包括第一多个集成设备的第一晶片上淀积缓冲层，所述第一多个包括附加的集成设备。
31.如前所述的任意方法，进一步包括在第一晶片上堆叠第二晶片，使得所述缓冲层介入在第一晶片和第二晶片之间，所述第二晶片包括第二多个集成设备，第二多个包含集成设备。
32.如条目30-31的任一项所述的方法，其中，沉积所述缓冲层包括在第一晶片上旋涂缓冲层。
33.如条目32所述的方法，进一步包括：在第一晶片上施加缓冲层的多个旋涂层。
34.如前所述的任意方法，进一步包括：蚀刻所述缓冲层以限定一个或多个台座部和从基座部间隔开的一个或多个阻挡部，所述阻挡部短于台座部。
35.如前所述的任意方法，其中，图案化该缓冲层包括施加光致抗蚀剂到缓冲层，掩蔽所述光致抗蚀剂，以及用光曝光光致抗蚀剂。
36.如前所述的任意方法，其中，图案化该缓冲层包括蚀刻所述缓冲层。
37.如条目29-36的任一项所述的方法，进一步包括单片至少第一晶片，以限定多个集成设备裸片。

Claims (43)

1.一种集成设备封装，包括：
载体；
装载到载体的集成设备裸片；
设置在所述集成设备裸片和所述载体之间的缓冲层，缓冲层包括图案以减少载体和集成设备裸片之间的应力传递，所述图案限定为使得集成设备裸片的一部分和缓冲层的一部分之间有间隙，
其中，所述图案包括支持集成设备裸片的一个或多个突起和与突起间隔开的一个或多个阻挡部，以形成突起和阻挡部之间的具有开口端的通道，并且其中所述一个或多个阻挡部的厚度小于所述一个或多个突起的厚度。
2.如权利要求1所述的封装，其中，所述缓冲层涂覆所述载体的外表面的至少一部分。
3.如权利要求1所述的封装，其中，所述缓冲层涂覆集成设备裸片的外表面的至少一部分。
4.如权利要求1至3中的任一项所述的封装，其中，所述载体包括附加的集成设备裸片。
5.如权利要求4所述的封装，其中，所述缓冲层涂覆所述附加的集成设备裸片的外表面的至少一部分。
6.如权利要求1至3中的任一项所述的封装，其中，所述载体包括封装基底。
7.如权利要求1至3中的任一项所述的封装，其中，所述图案包括至少部分通过缓冲层的厚度形成的一个或多个凹陷区域，间隙设置在所述一个或多个凹陷区域和集成设备裸片的部分之间。
8.如权利要求7所述的封装，其中，所述一个或多个凹陷区域形成为仅部分通过所述缓冲层的厚度。
9.如权利要求1-3中的任一项所述的封装，其中，所述图案包括载体的外表面上的底部区域、和从底部区域朝向集成设备裸片延伸的一个或多个突起，所述一个或多个突起覆盖少于集成设备裸片的所有外表面。
10.如权利要求9所述的封装，其中，所述一个或多个突起的到载体的外表面上的投影覆盖少于所述载体的外表面的全部。
11.如权利要求1-3中的任一项所述的封装，其中，所述缓冲层包括聚合物。
12.如权利要求11所述的封装，其中，所述缓冲层包括聚酰亚胺。
13.如权利要求1-3中的任一项所述的封装，其中，所述缓冲层被图案化，使得所述间隙设置在集成设备裸片的角部区域和所述缓冲层之间。
14.如权利要求1-3中的任一项所述的封装，其中，所述集成设备裸片包括微机电系统(MEMS)设备裸片。
15.如权利要求14所述的封装，其中所述MEMS裸片包括陀螺仪裸片或加速度计裸片。
16.如权利要求1-3中的任一项所述的封装，其中，所述载体包括处理器裸片。
17.如权利要求1-3中的任一项所述的封装，其中，所述图案包括十字形图案。
18.如权利要求1-3中的任一项所述的封装，其中，当从俯视平面图看时，所述图案包括一个或多个多边形形状。
19.如权利要求1-3中的任一项所述的封装，其中，当从俯视平面图看时，所述图案包括圆形或椭圆形形状。
20.如权利要求1-3中的任一项所述的封装，其中，所述缓冲层涂覆所述载体的整个外表面。
21.如权利要求1-3中的任一项所述的封装，进一步包括封装基底，其中所述载体被安装到封装基底。
22.如权利要求21所述的封装，其中，所述封装基底包括塑料基底。
23.如权利要求21所述的封装，进一步包括安装到所述封装基底的封装盖，载体和集成设备裸片被设置在由封装盖和封装基底限定的空腔中。
24.如权利要求1-3中的任一项所述的封装，其中，所述缓冲层的厚度是在2微米至400微米的范围内。
25.包权利要求24所述的封装，其中，所述缓冲层的厚度在35微米至300微米的范围内。
26.如权利要求1-3中的任一项所述的封装，进一步包括在载体的外表面和缓冲层之间的钝化层，所述缓冲层直接沉积在所述钝化层上。
27.如权利要求1-3中的任一项所述的封装，其中，所述缓冲层被旋涂在载体的外表面上。
28.如权利要求1-3中的任一项所述的封装，其中，通过蚀刻通过缓冲层的至少一部分而形成所述图案。
29.如权利要求1-3中的任一项所述的封装，其中，所述缓冲层包括至少覆盖所述载体的外表面的一部分的第一层，以及所述图案突出在第一层上方。
30.如权利要求1-3中的任一项所述的封装，其中，缓冲层接触集成设备裸片的外表面的10％和90％之间。
31.如权利要求30所述的封装，其中，缓冲层接触集成设备裸片的外表面的10％和40％之间。
32.如权利要求31所述的封装，其中，缓冲层接触集成设备裸片的外表面的10％和30％之间。
33.一种制造集成设备封装的方法，该方法包括：
在载体和集成设备之一上沉积缓冲层；
通过缓冲层的至少一部分厚度图案化所述缓冲层；
在载体上安装集成设备，使得所述缓冲层设置在载体和集成设备之间，
其中，所述方法进一步包括：蚀刻所述缓冲层，以限定支持集成设备的一个或多个基座部和与基座部间隔开的一个或多个阻挡部，以形成基座部和阻挡部之间的具有开口端的通道，并且其中所述一个或多个阻挡部的厚度小于所述一个或多个基座部的厚度。
34.如权利要求33所述的方法，其中，沉积所述缓冲层包括在集成设备上沉积缓冲层。
35.如权利要求33所述的方法，其中，沉积所述缓冲层包括在载体上沉积缓冲层，所述载体包括封装基底。
36.如权利要求33所述的方法，其中，沉积所述缓冲层包括在载体上沉积缓冲层，所述载体包括附加的集成设备。
37.如权利要求36所述的方法，进一步包括：在包括第一多个集成设备的第一晶片上沉积缓冲层，所述第一多个集成设备包括所述附加的集成设备。
38.如权利要求33-37中的任一项所述的方法，进一步包括在第一晶片上堆叠第二晶片，使得所述缓冲层介入在第一晶片和第二晶片之间，所述第二晶片包括第二多个集成设备，所述第二多个集成设备包含所述集成设备。
39.如权利要求37所述的方法，其中，沉积所述缓冲层包括在第一晶片上旋涂缓冲层。
40.如权利要求39所述的方法，进一步包括：在第一晶片上施加缓冲层的多层旋涂层。
41.如权利要求33-37中的任一项所述的方法，其中，图案化该缓冲层包括向缓冲层施加光致抗蚀剂，掩蔽所述光致抗蚀剂，以及用光曝光光致抗蚀剂。
42.如权利要求33-37中的任一项所述的方法，其中，图案化该缓冲层包括蚀刻该缓冲层。
43.如权利要求37所述的方法，进一步包括单片化至少第一晶片，以限定多个集成设备裸片。
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