DE102016111931B4 - Belastungsisolationsmerkmale für gestapelte Dies und Verfahren zum Herstellen eines Integriertes-Bauelement-Packages - Google Patents
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Abstract
Integriertes-Bauelement-Package (1), aufweisend:einen Träger (2); einen Integriertes-Bauelement-Die (3), der auf den Träger (2) montiert ist;eine Pufferschicht (5), die zwischen dem Integriertes-Bauelement-Die (3) und dem Träger (2) angeordnet ist, wobei die Pufferschicht (5) eine Struktur zur Reduzierung der Übertragung von Belastungen zwischen dem Träger (2) und dem Integriertes-Bauelement-Die (3) aufweist, wobei die Struktur so definiert ist, dass eine Lücke (G) zwischen einem Teil des Integriertes-Bauelement-Dies (3) und einem Teil der Pufferschicht (5) besteht, wobei der Träger (2) ein zusätzliches Integriertes-Bauelement-Die (2) ist.
Description
- HINTERGRUND
- Erfindungsgebiet
- Das Gebiet betrifft gestapelte Integriertes-Bauelement-Dies (stacked integrated device dies) und Belastungsisolationsmerkmale (stress isolation features) für gestapelte Integriertes-Bauelement-Dies, sowie Verfahren zum Herstellen eines Integriertes-Bauelement-Packages.
- Beschreibung des Stands der Technik
- In verschiedenen Packagetypen (types of packages) können zwei oder mehrere Integriertes-Bauelement-Dies aufeinander gestapelt sein. Belastungen können zwischen den gestapelten Dies übertragen werden, was die Leistungsfähigkeit des Package vermindern kann. Demzufolge bleibt ein fortdauernder Bedarf bestehen, die Übertragung von Belastungen zwischen gestapelten Integriertes-Bauelement-Dies zu reduzieren.
-
US 2008/0176362 A1 -
US 2012/0080764 A1 -
US 2013/0093068 A1 -
US 2015/0179591 A1 - KURZDARSTELLUNG
- In einer Ausführungsform wird ein Integriertes-Bauelement-Package offenbart. Das Package kann einen Träger und einen auf dem Träger montierten Integriertes-Bauelement-Die beinhalten. Eine Pufferschicht kann zwischen dem Integriertes-Bauelement-Die und dem Träger angeordnet sein. Die Pufferschicht kann eine Struktur zur Reduzierung der Übertragung von Belastungen zwischen dem Träger und dem Integriertes-Bauelement-Die aufweisen. Die Struktur kann so definiert sein, dass eine Lücke zwischen einem Teil des Integriertes-Bauelement-Dies und einem Teil der Pufferschicht besteht.
- In einer anderen Ausführungsform wird ein Verfahren zur Herstellung eines Integriertes-Bauelement-Package offenbart. Das Verfahren kann das Abscheiden bzw. Ablagern (depositing) einer Pufferschicht auf einem Träger oder einem integrierten Bauelement beinhalten. Das Verfahren kann ferner das Strukturieren der Pufferschicht durch wenigstens einen Teil einer Dicke der Pufferschicht beinhalten. Das Verfahren kann außerdem das Montieren des integrierten Bauelements auf den Träger beinhalten, so dass die Pufferschicht zwischen dem Träger und dem integrierten Bauelement angeordnet wird.
- Figurenliste
- Diese Aspekte und andere werden aus der folgenden Beschreibung bevorzugter Ausführungsformen und den beiliegenden Zeichnungen, die die Erfindung veranschaulichen, ersichtlich werden, wobei:
-
1 ist eine schematische perspektivische Ansicht eines Integriertes-Bauelement-Package gemäß einer Ausführungsform. -
2 ist eine schematische Seitenansicht eines Teils eines Integriertes- Bauelement-Package in Übereinstimmung mit verschiedenen Ausführungsformen. -
3 ist eine schematische perspektivische Ansicht eines ersten Integriertes-Bauelement-Dies mit einer darauf aufgebrachten beispielhaften Pufferschicht. -
4A-4B sind schematische perspektivische Ansichten eines ersten Integriertes-Bauelement-Dies mit einer Pufferschicht mit einem auf dem ersten Integriertes-Bauelement-Die aufgebrachten Dammteil. -
5 ist eine schematische perspektivische Ansicht eines ersten Integriertes-Bauelement-Dies mit einer Pufferschicht gemäß einer Ausführungsform. -
6A-6B sind schematische perspektivische Ansichten eines ersten Integriertes-Bauelement-Dies mit einer Pufferschicht, die mit einer Ausbuchtung und einem Dammteil, der über wenigstens einem Teil eines Umfangs einer der Ausbuchtungen angeordnet ist, strukturiert ist. -
7-9 sind schematische perspektivische Ansichten eines ersten Integriertes-Bauelement-Dies mit einer strukturierten Pufferschicht, die sich oberhalb einer Vertiefung erstreckt, gemäß verschiedener Ausführungsformen. -
10 ist eine schematische perspektivische Ansicht eines ersten Integriertes-Bauelement-Dies mit einer Pufferschicht, die mit mehreren abgeschlossenen Kanälen strukturiert ist. -
11 ist eine schematische perspektivische Ansicht eines ersten Integriertes-Bauelement-Dies mit einer Pufferschicht, die dazu strukturiert ist, wenigstens eine Ausbuchtung mit mehreren darin definierten Mulden aufzuweisen. -
12 ist ein Flussdiagram, das ein Verfahren zur Herstellung eines Integriertes-Bauelement-Package veranschaulicht, gemäß einer Ausführungsform. - AUSFÜHRLICHE BESCHREIBUNG
- Verschiedene hierin offenbarte Ausführungsformen betreffen Belastungsisolations- oder -reduktionsmerkmale für Packages, die einen Integriertes-Bauelement-Die beinhalten, der auf einen Träger gestapelt oder montiert ist, z.B. wie zwei oder mehrere aufeinander gestapelte Dies oder wie ein auf ein Packagesubstrat gestapelter Integriertes-Bauelement-Die. Bei Packages, in denen ein zweiter Integriertes-Bauelement-Die auf einen ersten Integriertes-Bauelement-Die gestapelt ist, können Belastungen von dem ersten Integriertes-Bauelement-Die auf den zweiten Integriertes-Bauelement-Die übertragen werden. Solche übertragene Belastungen können den zweiten Die beschädigen, wodurch die Leistungsfähigkeit des zweiten Dies reduziert wird. In einigen Packages kann ein Zwischenteil, wie etwa ein Siliciumzwischenteil, zwischen dem ersten und zweiten Bauelement-Die angeordnet sein, um die Übertragung von Belastungen auf den zweiten Die zu reduzieren. Die Verwendung eines Siliciumzwischenteils (der einen Dummysiliciumblock aufweisen kann) kann jedoch die Kosten des Package durch das Beinhalten von zusätzlichem Siliciummaterial erhöhen. Weiterhin kann ein Wärmeunterschied zwischen dem ersten und zweiten Die, oder zwischen den Dies und anderen Komponenten, thermische Belastungen in dem zweiten Die bewirken. Wärmeunterschied zwischen dem ersten Bauelement-Die und dem Packagesubstrat kann auch verursachen, dass Belastungen auf den zweiten Bauelement-Die übertragen werden. Zudem kann, falls eine externe Belastung (wie etwa ein einwirkendes Drehmoment oder eine Biegebelastung) auf das Systemsubstrat einwirkt, nach dem Montieren des Package auf das größere Systemsubstrat (wie etwa eine Hauptplatine) die externe Belastung über den ersten Integriertes-Bauelement-Die auf den zweiten Integriertes-Bauelement-Die übertragen werden.
- Die Übertragung der Belastungen auf den zweiten Integriertes-Bauelement-Die kann die Leistungsfähigkeit des Package vermindern. Demzufolge reduzieren oder verhindern verschiedene hierin offenbarte Ausführungsformen vorteilhaft die Übertragung von Belastungen auf einen zweiten Integriertes-Bauelement-Die, der auf einen anderen Integriertes-Bauelement-Die gestapelt ist. Es versteht sich, dass die Verwendung der relativen Begriffe „obere(r/s)“ und „untere(r/s)“ nicht notwendigerweise im absoluten Sinn aufgefasst werden sollten. Zum Beispiel kann (muss aber nicht) ein „auf“ einem ersten Die angeordneter zweiter Die vertikal oberhalb des ersten Dies relativ zu der Schwerkraft angeordnet sein.
-
1 ist eine schematische perspektivische Ansicht eines Integriertes- Bauelement-Package1 gemäß einer Ausführungsform, wobei ein Teil des Package zur einfachen Veranschaulichung entfernt ist.2 ist eine schematische Seitenansicht eines Teils eines Integriertes-Bauelement-Package1 gemäß verschiedener Ausführungsformen, wie etwa dem in1 gezeigen. Wie in1 gezeigt, kann das Package1 ein Gehäuse10 beinhalten, das ein Packagesubstrat12 und eine Wand13 , die sich um das Substrat12 herum erstreckt, aufweist. Das in1 gezeigte Substrat12 weist eine Plastik-Die-Montagefläche auf, auf der ein oder mehrere Integriertes-Bauelement-Dies montiert sind. Mehrere elektrische Zuleitungen11 können um das Substrat12 herum angeordnet sein, um elektrische Kommunikation zwischen den Integriertes-Bauelement-Dies und einer größeren Systemhauptplatine (nicht gezeigt), die Teil der größeren elektronischen Vorrichtung oder des größeren elektronischen Systems ist, bereitzustellen. Das Gehäuse10 kann in der veranschaulichten Ausführungsform spritzgegossen sein, um die elektrischen Zuleitungen11 und das Plastiksubstrat12 zu definieren. Obwohl das in1 gezeigte Substrat12 ein Plastikgusssubstrat aufweist, kann eine beliebige geeignete Art von Substrat in Verbindung mit den hierin offenbarten Ausführungsformen verwendet werden. Zum Beispiel kann das Substrat12 in anderen Ausführungsformen einen Gusssystemträger, ein Leiterplatten(PCB)-Substrat (PCB - Printed Circuit Board) mit eingebetteten Leiterbahnen und Leitern, ein Keramiksubstrat oder eine beliebige andere geeignete Art von Substrat aufweisen. - Wie in
1 gezeigt, kann das Gehäuse10 einen Hohlraum14 aufweisen oder definieren, in dem ein erster Integriertes-Bauelement-Die2 , ein zweiter Integriertes-Bauelement-Die3 und ein dritter Integriertes-Bauelement-Die4 angeordnet sein können. Es versteht sich, dass, obwohl drei Dies2-4 in1 gezeigt sind, in anderen Ausführungsformen mehr oder weniger Dies verwendet werden können. Zum Beispiel können in anderen Ausführungsformen möglicherweise nur zwei gestapelte Dies in das Package1 eingesetzt sein. In noch anderen Ausführungsformen können vier oder mehr Dies verwendet werden. In verschiedenen Ausführungsformen kann der erste Integriertes-Bauelement-Die2 einen Prozessor-Die aufweisen, wie etwa einen anwendungsspezifischen integrierten Schaltungs(ASIC)-Die. Der erste Die2 (z.B. ASIC-Die) kann auf das Packagesubstrat12 montiert sein, das, wie oben erläutert, ein Plastiksubstrat (in1 veranschaulicht), eine Leiterplatte (PCB), ein Systemträgersubstrat, ein Keramiksubstrat, Glas- oder Siliciumzwischenteil oder eine beliebige andere geeignete Art von Packaging-Substrat aufweisen kann. Wie in2 gezeigt, kann ein Die-Befestigungsmaterial9 (das ein beliebiger geeigneter Klebstoff, wie etwa ein Epoxid, sein kann) verwendet werden, um den ersten Die2 mechanisch an dem Packagesubstrat12 zu befestigen. Der zweite Integriertes-Bauelement-Die3 kann auf den ersten Die2 gestapelt und elektrisch mit dem ersten Die2 verbunden sein, z.B. durch Drahtbondungen oder eine Flip-Chip-Verbindung. Zusätzlich kann der dritte Integriertes-Bauelement-Die4 auch auf den ersten Die2 gestapelt und mit dem ersten Die2 elektrisch verbunden sein, z.B. durch Drahtbondungen oder eine Flip-Chip-Verbindung. Das Anordnen der Bauelement-Dies2-4 innerhalb des Hohlraums14 kann die Übertragung von Belastungen von dem Packaging oder anderen Komponenten auf die aktiven Oberflächen der Dies2-4 vorteilhaft reduzieren. Obwohl das in1 gezeigte Package1 ein Hohlraumpackage ist, kann das Package in anderen Ausführungsformen ein angespritztes Package aufweisen, in dem ein Füll- oder Verkapselungsmaterial um Teile der Bauelement-Dies herum angeordnet sein kann. - Der zweite und/oder dritte Integriertes-Bauelement-Die
3 ,4 kann MEMS-Dies (MEMS - Micro Electro Mechanical System/mikroelektromechanisches System), wie etwa ein Bewegungssensor-Die (zum Beispiel ein Gyroskop- und/oder Beschleunigungssensor-Die), aufweisen. Eine Kappe oder eine andere Abdeckstruktur (in1 zur einfachen Veranschaulichung nicht veranschaulicht) kann bereitgestellt sein, um den Hohlraum14 mit oder ohne die Wand13 aus1 einzuschließen. Der erste Die2 kann mit dem zweiten und dritten Die3 ,4 elektrisch kommunizieren und kann dazu konfiguriert sein, von dem zweiten und/oder dritten Die3 ,4 übermittelte Signale zu verarbeiten. Zum Beispiel kann der erste Die2 in verschiedenen Ausführungsformen Vorverarbeitungsfunktionen, wie etwa Analog-Digital-Wandlungsfunktionen usw., an den von dem zweiten und/oder dritten Die3 ,4 übertragenen Analogsignalen durchführen. In Ausführungsformen, die Inertialbewegungssensor-Die(s), z.B. MEMS-Dies, benutzen, kann der Bewegungssensor-Die empfindliche bewegliche Komponenten, wie etwa Balken, aufweisen, die beschädigt oder verzogen werden können, wenn sie Belastungen ausgesetzt sind. Zum Beispiel können der zweite und/oder dritte Die3 ,4 entsprechende Basisteile3a ,4a beinhalten, in denen oder auf denen die empfindlichen beweglichen Komponenten gebildet oder definiert sein können. Schützende Kappenteile3b ,4b können über den beweglichen Komponenten der jeweiligen Basisteile3a ,4a angeordnet sein, um die empfindlichen Bereiche der Dies3 ,4 zu schützen. - Wie hierin erläutert, kann es vorteilhaft sein, den zweiten und/oder dritten Die
3 ,4 (z.B. MEMS-Bewegungssensor-Die(s)) von Belastungen, die von dem ersten Die2 (z.B. einem ASIC-Die) übertragen werden, abzuschirmen oder zu isolieren. Obwohl die hierin offenbarten Beispiele auf einen ASIC gestapelte MEMS-Die(s) betreffen, versteht es sich, dass der erste, zweite und dritte Bauelement-Die2-4 eine beliebige geeignete Art eines Bauelement-Dies, wie etwa Prozessor-Dies usw., sein können. In verschiedenen hierin offenbarten Ausführungsformen kann eine Pufferschicht5 auf wenigstens einem Teil einer äußeren Oberfläche des ersten Integriertes-Bauelement-Dies2 (z.B. des ASIC) durch einen beliebigen geeigneten Beschichtungs- oder Ablagerungsprozess (wie etwa Spin-Coating) aufgetragen oder abgelagert sein. Die Pufferschicht5 kann den zweiten und/oder dritten Die3 ,4 wenigstens teilweise von mechanischen Belastungen, die von dem ersten Die1 und/oder anderen Komponenten des Package1 oder des größeren elektronischen Systems übertragen werden, vorteilhaft isolieren. Die Pufferschicht5 kann außerdem eine Die-Neigung reduzieren oder beseitigen, was die Packageausbeute verbessern kann. -
3 ist eine schematische perspektivische Ansicht des ersten Integriertes-Bauelement-Dies2 mit einer beispielhaften Pufferschicht5 darauf aufgebracht. Die Pufferschicht5 kann mit geeigneten Techniken dazu strukturiert sein (z.B. Lithografie und Ätzen), eine geeignete Pufferstruktur auf dem ersten Die2 zu bilden. Zum Beispiel kann die Pufferschicht5 mit Bezug auf3 dazu strukturiert sein, eine oder mehrere Basisbereiche8 und eine oder mehrere Ausbuchtungen6a ,6b (hierin auch als Sockelteile bezeichnet), die sich oberhalb einer obersten Oberfläche15 des Basisbereichs8 erstrecken, zu definieren. Als ein Beispiel, und wie unten in Verbindung mit12 erläutert, kann ein Ätz- oder ein anderer Materialentfernungprozess verwendet werden, um die Ausbuchtungen6a ,6b relativ zu dem Basisbereich8 zu definieren. In anderen Ausführungsformen können die Ausbuchtungen6a ,6b und der Basisbereich8 unter Verwendung eines Gussverfahrens, einer Prägeverarbeitung und/oder einer dreidimensionalen (3D) Drucktechnik definiert sein. Dementsprechend kann sich, wie hier verwendet, der Basisbereich8 von der äußeren Oberfläche des ersten Dies2 auswärts erstrecken und die Ausbuchtungen6a ,6b oder Sockelteile können sich relativ zu der obersten Oberfläche15 des Basisbereichs8 auswärts erstrecken. Die oberste Oberfläche15 des Basisbereichs8 kann einen vertieften Bereich relativ zu den Ausbuchtungen6a ,6b definieren. Wie in3 gezeigt, kann sich der Basisbereich8 der Pufferschicht5 über die gesamte oder im Wesentlichen gesamte äußere Oberfläche des ersten Dies2 erstrecken. In anderen Ausführungsformen kann der Basisbereich8 jedoch nur einen Teil der äußeren Oberfläche des ersten Dies2 bedecken. In noch anderen Anordnungen kann die Pufferschicht5 , die zwischen dem ersten Die2 und dem zweiten und/oder dritten Die3 ,4 angeordnet ist, nur Ausbuchtungen aufweisen, so dass die Pufferschicht keine vertiefte Basisschicht unterhalb der Ausbuchtungen beinhaltet. - Die Pufferschicht
5 kann vorteilhaft so strukturiert sein, dass die Ausbuchtungen6a ,6b in seitlicher Ausdehnung kleiner als die jeweiligen zweiten und dritten Dies3 ,4 , die über der Pufferschicht5 montiert sind, sind, so dass der zweite und dritte Die3 ,4 über den Basisbereich8 der strukturierten Pufferschicht5 mit einer Lücke hervorstehen. Der zweite Integriertes-Bauelement-Die3 und der dritte Integriertes-Bauelement-Die4 (z.B. MEMS-Dies) können auf den ersten Die2 gestapelt und auf die Sockelteile oder Ausbuchtungen6a ,6b der Pufferschicht5 montiert sein. Zum Beispiel kann ein Die-Befestigungsmaterial7 (2 ), wie etwa ein Epoxid oder anderer Klebstoff, verwendet werden, um den zweiten und dritten Die3 ,4 an die Ausbuchtungen6a ,6b der Pufferschicht5 und somit an den ersten Die2 zu kleben. - Die Pufferschicht
5 kann eine Form und eine Dicke aufweisen, die ausreichend ist, die Übertragung von Belastungen von dem ersten Die2 auf den zweiten Die3 und/oder den dritten Die4 zu reduzieren. Zum Beispiel kann der zweite Die3 (und/oder der dritte Die4 ) in einigen Ausführungsformen, wie oben erläutert, einen MEMS-Bewegungssensor aufweisen, der empfindliche bewegliche Komponenten aufweist, die in oder nahe den Eckbereichen16 (2 ) des zweiten Dies3 (und/oder des dritten Dies4 ) montiert sind. Es kann wichtig sein, die Eckbereiche16 von jeglichen anderen Komponenten zu isolieren, um die Übertragung von Belastungen auf die Eckbereiche zu reduzieren. Demzufolge kann die Pufferschicht5 so strukturiert sein, dass die Eckbereiche16 des zweiten Dies3 (und/oder des dritten Dies4 ) die Pufferschicht5 und/oder den ersten Die2 nicht berühren. Insbesondere kann jede der Ausbuchtungen6a ,6b in Bezug auf die in3 veranschaulichte Ausführungsform in einer Kreuzform strukturiert sein, so dass, wenn die Dies3 ,4 auf den kreuzförmigen Ausbuchtungen6a ,6b montierst sind, die Eckbereiche16 der Dies3 ,4 über den Basisbereich8 in einem Überhangsgebiet24 hervorstehen, d.h., es besteht ein Raum oder eine Lücke G zwischen den Eckbereichen16 und der Pufferschicht5 , so dass die Eckbereiche16 die Pufferschicht5 bei oder nahe dem Überhangsgebiet24 nicht berühren. Jede Ausbuchtung6a ,6b kann eine geometrische Projektion auf die äußere Oberfläche des ersten Dies2 aufweisen, die weniger als die gesamte äußere Oberfläche des ersten Dies2 bedeckt. Zusätzlich, wie oben in Bezug auf die Eckbereiche16 erläutert, berühren die Ausbuchtungen6a ,6b nicht die gesamte äußere Oberfläche des zweiten und/oder dritten Dies3 ,4 in den veranschaulichten Ausführungsformen. Zum Beispiel können die Ausbuchtungen6a ,6b oder die Sockelteile der Pufferschicht5 in einigen Ausführungsformen zwischen 10% und 90% der äußeren Oberfläche des zweiten und/oder dritten Dies3 ,4 berühren, z.B. zwischen 10% und 40% der äußeren Oberfläche des zweiten und/oder dritten Dies3 ,4 oder insbesondere zwischen 10% und 30% der äußeren Oberfläche des zweiten und/oder dritten Dies3 ,4 . - Weiterhin kann die Pufferschicht
5 ein Material aufweisen, das mit einer Dicke abgelagert ist, die die Übertragung von Belastungen zwischen dem ersten Die2 und dem zweiten und/oder dritten Die3 ,4 begrenzt oder verhindert. Die Pufferschicht5 kann auch eine Die-Neigung reduzieren und eine Fertigungsausbeute erhöhen. Zum Beispiel kann die Pufferschicht5 ein Polymer oder Metall aufweisen. In einigen Ausführungsformen kann die Pufferschicht5 ein nachgiebiges Polymermaterial aufweisen, wie etwa Polyimid oder Polybenzoxazol (PBO), die die Übertragung von Belastungen auf den zweiten und/oder dritten Die3 ,4 vorteilhaft reduzieren. Die Dicke der Pufferschicht5 (d.h. einschließlich der gesamten Dicke der Ausbuchtungen und des Basisbereichs) kann in einem Bereich von 2 Mikrometer bis 400 Mikrometer liegen, z.B. in einem Bereich von 35 Mikrometer bis 300 Mikrometer. In einigen Ausführungsformen kann die Dicke der Pufferschicht5 in einem Bereich von 5 Mikrometer bis 100 Mikrometer, in einem Bereich von 10 Mikrometer bis 75 Mikrometer, in einem Bereich von 10 Mikrometer bis 65 Mikrometer, in einem Bereich von 20 Mikrometer bis 55 Mikrometer oder in einem Bereich von 30 Mikrometer bis 55 Mikrometer liegen. Die Dicke der Ausbuchtungen6a ,6b oberhalb einer beliebigen Basisschicht8 kann in einem Bereich von 10 Mikrometer bis 80 Mikrometer liegen, z.B. in einem Bereich von 20 Mikrometer bis 60 Mikrometer, oder insbesondere in einem Bereich von 30 Mikrometer bis 50 Mikrometer. In einigen Ausführungsformen kann die Pufferschicht5 eine Schicht (z.B. eine Polymerschicht) aufweisen, die über einem Wafer mehrerer Träger (z.B. mehreren Integriertes-Bauelement-Dies) abgelagert ist, die anschließend zerteilt oder vereinzelt werden, wobei die Pufferschicht5 einen Teil der Träger bildet. Ein gesonderter Klebstoff kann verwendet werden, um einen Integriertes-Bauelement-Die an den zerteilten Trägern zu befestigen (z.B. kann ein zweiter Bauelement-Die mit einem Klebstoff an der Pufferschicht5 eines als Träger fungierenden ersten Bauelement-Dies befestigt sein). In anderen Ausführungsformen kann ein Klebstoffmaterial, das den Die an dem Träger (der ein anderer Bauelement-Die sein kann) befestigt, als Pufferschicht fungieren und kann geeignet strukturiert sein. - In den Ausführungsformen aus
1-3 kann der erste Integriertes-Bauelement-Die2 als ein Träger fungieren, auf den der zweite Integriertes-Bauelement-Die3 gestapelt oder montiert ist. Die Pufferschicht5 kann auf die äußere (obere) Oberfläche des ersten Dies2 aufgetragen oder aufgebracht und strukturiert sein, um die Übertragung von Belastungen auf den zweiten Die3 zu verhindern oder zu reduzieren. In anderen Ausführungsformen kann die Pufferschicht5 jedoch auf die äußere (untere) Oberfläche des zweiten Dies3 aufgetragen oder aufgebracht sein, um die Übertragung von Belastungen zu verhindern oder zu reduzieren. In noch anderen Ausführungsformen kann die Pufferschicht zwischen einem empfindlichen Bauelement-Die (wie etwa dem zweiten Die3 ) und einem Packagesubstrat, wie etwa einem vergossenen Plastiksubstrat, einem Leiterplattensubstrat oder einem Systemträgersubstrat, angeordnet sein, um die Übertragung von Belastungen von dem Packagesubstrat auf den empfindlichen Die zu verhindern oder zu reduzieren. Zum Beispiel kann das Packagesubstrat in solchen Ausführungsformen als ein Träger fungieren und die Pufferschicht kann auf die äußere Oberfläche des Packagesubstrats (oder auf die äußere Oberfläche des empfindlichen Dies) aufgebracht und strukturiert sein. -
4A-11 sind schematische perspektivische Ansichten von zusätzlichen Beispielen eines ersten Integriertes-Bauelement-Dies2 mit einer darauf aufgebrachten Pufferschicht5 . Zum Beispiel sind4A-4B schematische perspektivische Ansichten eines ersten Integriertes-Bauelement-Dies2 mit einer Pufferschicht5 mit einem Dammteil20 , die auf dem ersten Integriertes-Bauelement-Die2 aufgebracht ist. Soweit nicht anders angegeben, repräsentieren in4A-11 gezeigte Bezugsnummern Komponenten, die die gleichen wie die in1-3 gezeigten sind oder diesen ähnlich sind. - In der Ausführungsform aus
4A-4B kann die strukturierte Pufferschicht5 Sockelteile oder Ausbuchtungen6a ,6b , die den zweiten Bauelement-Die stützen, und einen Dammteil20 , der wenigstens von einer der Ausbuchtungen6a beabstandet ist, aufweisen. Zum Beispiel können die Ausbuchtungen6a ,6b eine kreuzförmige Ausbuchtung wie bei3 aufweisen, um die Dies3 ,4 zu stützen, so dass Eckbereiche16 der Dies3 ,4 die Pufferschicht5 in oder nahe den Überhanggebieten24 nicht berühren. Der Dammteil20 kann eine Dicke aufweisen, die geringer als eine Dicke des Sockelteils oder der Ausbuchtung6a ist, so dass der Dammteil20 die untere Oberfläche des zweiten Dies3 nicht berührt und eine Lücke unterhalb dieser hinterlässt. Ein Kanal22 kann zwischen dem Dammteil20 und der Ausbuchtung6a definiert sein. Der Kanal22 kann offen sein, wobei der Kanal ein offenes Ende26 bei dem äußeren Umfang des ersten Dies2 aufweist. In anderen Ausführungsformen kann der Kanal jedoch abgeschlossen sein, wobei der Kanal ein abgeschlossenes Ende bei dem äußeren Umfang des ersten Dies aufweist. Der Kanal22 kann vorteilhaft so dimensioniert und geformt sein, dass, falls das Die-Befestigungsmaterial7 (2 ), das den zweiten Die3 an der Pufferschicht5 befestigt, herzwischen der Pufferschicht5 und dem zweiten Die3 ausblutet, das Die-Befestigungsmaterial7 innerhalb des Kanals22 eingeschlossen und wie gewünscht, z.B. von dem zweiten Die3 weg, geleitet werden kann, anstatt dem überschüssigen Klebstoff zu ermöglichen, die Ecken16 des zweiten Dies3 zu fixieren. Zudem können der Dammteil20 und die Ausbuchtung6a während der gleichen Verarbeitungstechniken auf Waferebene definiert werden, wie hierin mit Bezug auf12 erläutert wird. -
5 ist eine schematische perspektivische Ansicht eines ersten Integriertes-Bauelement-Dies2 mit einer Pufferschicht5 , die mit einer mehreckigen (z.B. vierseitigen) Form, wie in einer Draufsicht gesehen, strukturiert ist. Zum Beispiel können, wie in5 gezeigt, eine oder mehrere der Ausbuchtungen6a ,6b ein diamantförmiges Profil aufweisen. Wie bei der Ausführungsform aus3 können die diamantförmigen Ausbuchtungen6a ,6b so dimensioniert sein, dass den Eckbereichen16 (2 ) des Dies3 oder4 ermöglicht ist, über den Basisbereich8 der Pufferschicht5 hervorzustehen. -
6A-6B sind schematische perspektivische Ansichten eines ersten Integriertes-Bauelement-Dies2 mit einer Pufferschicht5 , die mit einer vierseitigen Ausbuchtung6a ,6b und einem Dammteil20 , der um wenigstens einen Teil eines Umfangs einer der Ausbuchtungen6a herum angeordnet ist, strukturiert ist. Soweit nicht anders angegeben, repräsentieren in6A-6B gezeigte Bezugsnummern Komponenten, die die gleichen wie die in1-5 gezeigten sind oder diesen ähnlich sind. Zum Beispiel kann wie bei der Ausführungsform aus4A-4B der Dammteil20 in der Ausführungsform aus6A-6B von wenigstens einer der Ausbuchtungen6a beabstandet sein, um einen Kanal22 zu definieren, durch den das Die-Befestigungsmaterial7 (siehe2 ) im Falle von Epoxidausbluten fließen kann, um überschüssigen Klebstoff von dem Fixieren der Ecken16 des weiten Dies3 abzuhalten. Wie bei der Ausführungsform aus4A-4B kann der Kanal22 ein offenes Ende26 aufweisen, um dem Die-Befestigungsmaterial7 zu ermöglichen, dort hindurch zu fließen. -
7-9 sind schematische perspektivische Ansichten eines ersten Integriertes-Bauelement-Dies2 mit einer strukturierten Pufferschicht, die sich oberhalb einer Vertiefung27 erstreckt, gemäß verschiedener Ausführungsformen. Soweit nicht anders angegeben, repräsentieren in7-9 gezeigte Bezugsnummern Komponenten, die die gleichen wie die in1-6B gezeigten sind oder diesen ähnlich sind. Im Gegensatz zu der Ausführungsform aus3 kann die Basis8 jedoch einen Boden der Vertiefung27 definieren. Die Vertiefung27 kann so dimensioniert und geformt sein, dass sie jegliches überschüssiges Die-Befestigungsmaterial7 (siehe2 ) aufnehmen kann, das, nachdem der zweite Die3 an dem ersten Die2 befestigt wurde, ausbluten kann. In der Ausführungsform aus7 weisen die Ausbuchtungen6a ,6b die Form eines Kreuzes auf und eine oberste Oberfläche der Ausbuchtungen6a ,6b kann sich über im Wesentlichen die gesamte Breite des ersten Dies2 erstrecken. In8 können die Ausbuchtungen6a ,6b eine mehreckige (zum Beispiel eine vierseitige) Form aufweisen, z.B. eine rechtwinklige oder quadratische Form. In9 können die Ausbuchtungen6a ,6b eine runde Form aufweisen, z.B. eine elliptische oder kreisförmige Form. -
10 ist eine schematische perspektivische Ansicht eines ersten Integriertes-Bauelement-Dies2 mit einer Pufferschicht5 , die mit mehreren abgeschlossenen Kanälen22 strukturiert ist. Soweit nicht anders angegeben, repräsentieren in10 gezeigte Bezugsnummern Komponenten, die die gleichen wie die in1-9 gezeigten sind oder diesen ähnlich sind. Zum Beispiel ist die Ausbuchtung6a in10 dazu strukturiert, ein allgemein kreuzförmiges Profil aufzuweisen, in dem mehrere Kanäle22 innerhalb der Ausbuchtung6a definiert sind. Dementsprechend können einige Teile der Ausbuchtung6a in10 als ein Dammteil20 fungieren, um die Kanäle22 zu definieren. Zudem sind im Gegensatz zu der Ausführungsform aus4A-4B die in10 gezeigten Kanäle22 abgeschlossene Kanäle, in denen jegliche Ausblutung des Die-Befestigungsmaterials7 innerhalb der Kanäle22 aufgefangen werden kann. -
11 ist eine schematische perspektivische Ansicht eines ersten Integriertes-Bauelement-Dies2 mit einer Pufferschicht5 , die dazu strukturiert ist, wenigstens eine Ausbuchtung6a mit mehreren darin definierten Mulden23 aufzuweisen. Soweit nicht anders angegeben, repräsentieren in11 gezeigte Bezugsnummern Komponenten, die die gleichen wie die in1-10 gezeigten sind oder diesen ähnlich sind. Zum Beispiel können die Ausbuchtungen6a ,6b in11 so geformt sein, dass Eckbereiche des zweiten und dritten Dies3 ,4 die Pufferschicht5 nicht berühren. Wie in11 gezeigt, können die Mulden23 jedoch in wenigstens einer Ausbuchtung6a definiert sein. Die Mulden23 können mehrere kleine Vertiefungen oder Aushöhlungen aufweisen. Die Mulden23 können wenigstens etwas des überschüssigen Die-Befestigungsmaterials7 (siehe2 ) vorteilhaft aufnehmen, das nach dem Befestigen des zweiten Dies3 an der Pufferschicht5 ausblutet. - Es versteht sich in Bezug auf die Ausführungsformen aus
4A-11 , dass, obwohl die Kanäle22 , Dammteile20 und/oder die Mulden23 nur in Verbindung mit der Ausbuchtung6a veranschaulicht sind, diese Merkmale auch mit der anderen Ausbuchtung6b verwendet werden können. - Die hierin offenbarten Ausführungsformen können auf vorteilhafte Weise die von dem ersten Die
2 auf den zweiten und/oder dritten Die3 ,4 übertragenen Belastungen erheblich reduzieren. -
12 ist ein Flussdiagramm, das ein Verfahren50 zur Herstellung eines Integriertes-Bauelement-Package gemäß einer Ausführungsform veranschaulicht. Das Verfahren50 kann in einem Block52 beginnen, eine Pufferschicht auf einen Träger oder ein integriertes Bauelement abzuscheiden. Wie oben erläutert, kann das integrierte Bauelement in einigen Ausführungsformen ein empfindliches Bauelement, wie etwa ein Inertialbewegungssensor, z.B. ein MEMS-Bauelement, aufweisen. Der Träger kann in verschiedenen Ausführungsformen ein weiteres integriertes Bauelement, wie etwa ein ASIC (z.B. der hierin veranschaulichte erste Die2 ), aufweisen. In anderen Ausführungsformen kann der Träger ein Packagesubstrat, wie etwa ein Plastiksubstrat, ein Systemträger, eine Leiterplatte usw., aufweisen. - Die hierin offenbarten Packages können unter Verwendung eines Prozesses auf Waferebene vorteilhaft hergestellt werden. Zum Beispiel kann die Pufferschicht
5 in einigen Ausführungsformen auf einen Wafer aufgetragen werden, der mehrere Bauelementbereiche (z.B. Bauelementbereiche, die den Verarbeitungsschaltungen für die ASIC-Dies entsprechen) aufweist. Zum Beispiel kann die Pufferschicht5 in einigen Ausführungsformen durch Spin-Coating auf den Wafer aufgebracht werden. Die Pufferschicht5 kann beliebige geeignete Materialien, wie etwa ein Polymer oder ein Metall, aufweisen. Zum Beispiel kann die Pufferschicht5 in einigen Ausführungsformen ein nachgiebiges Polymermaterial, wie etwa Polyimid oder Polybenzoxazol (PBO), aufweisen. Die Pufferschicht5 kann mehrere Schichten aufweisen, die die gleichen oder voneinander verschieden sein können. Zum Beispiel kann die Pufferschicht in einigen Ausführungsformen eine Dicke in einem Bereich von 2 Mikrometer bis 400 Mikrometer aufweisen, z.B. in einem Bereich von 35 Mikrometer bis 300 Mikrometer. Für durch Spin-on-Ablagerung gebildete Polyimidausführungsformen kann die gewählte Dicke zum Beispiel durch mehrfache Spin-on-Beschichtungen gebildet werden. Als ein Beispiel kann die Pufferschicht5 eine Dicke von etwa 45 Mikrometer aufweisen und kann aus drei Polymerschichten (z.B. Polyimid), einer ersten, 5 Mikrometer dicken Schicht, einer zweiten 20 Mikrometer dicken Schicht und einer dritten 20 Mikrometer dicken Schicht, gebildet werden. Die Belastungspufferschicht5 kann direkt auf eine Passivierungsschicht abgelagert werden, die die aktive Oberfläche des ersten Integriertes-Bauelement-Dies bedeckt. Die Passivierungsschicht ist typischerweise ein anorganisches Dielektrikum, wie etwa Siliciumoxid, Siliciumnitrid oder Siliciumoxinitrid. - Einem Block
54 zuwendend, kann die Pufferschicht5 durch wenigstens einen Teil einer Dicke der Pufferschicht5 strukturiert werden. Die Pufferschicht5 kann auch unter Verwendung von Prozessen auf Waferebene, wie etwa herkömmliche Fotolithografie- und Ätztechniken, strukturiert werden. Zum Beispiel kann eine Fotolackschicht über der Pufferschicht5 aufgetragen werden, die als eine Deckschicht über dem Wafer, in dem mehrere Dies (z.B. ASIC-Dies) gebildet werden, gebildet werden kann. Eine Maske kann über dem Fotolack aufgetragen werden und die maskierte Pufferschicht kann belichtet werden. Der Fotolack kann durch ein geeignetes Entwicklungsmittel entwickelt werden und die Pufferschicht5 kann wenigstens teilweise (z.B. vollständig) durch die Dicke der Pufferschicht5 geätzt werden, um die gewünschte Struktur zu bilden, z.B. die gewünschte Struktur der Basis8 und der Ausbuchtungen6a ,6b , so dass die Ausbuchtungen nicht die gesamte Montageoberfläche des integrierten Bauelements bedecken. Die Pufferschicht5 kann in einigen Ausführungsformen unter Verwendung einer Prägeverarbeitung, eines Vergussprozesses und/oder einer beliebigen anderen, geeigneten Strukturierungstechnik strukturiert werden. Wie oben erläutert, können ein oder mehrere Dammteile und Kanäle in der Pufferschicht strukturiert werden. Die Pufferschicht5 kann unter Verwendung einer beliebigen geeigneten Technik (z.B. Zuführen von Wärme zu dem Wafer) ausgehärtet oder verfestigt werden. Die Pufferschicht5 kann in einigen Ausführungsformen nach dem Strukturieren und vor dem Vereinzeln des Wafers ausgehärtet werden. - Die Verwendung von Verarbeitung auf Waferebene kann die Kosten im Vergleich zu Anordnungen, die getrennt gebildete und montierte Belastungsisolationselemente benutzen, vorteilhaft reduzieren. Zum Beispiel kann die Verwendung einer aufgebrachten und strukturierten Pufferschicht bedeutend günstiger als die Einbindung eines zusätzlichen Siliciumzwischenteils sein. Zudem kann die Verwendung von Prozessen auf Waferebene, wie etwa Fotolithografie, verwendet werden, um eine beliebige gewünschte Form für die Struktur in der Pufferschicht zu erzeugen. Prozesse auf Waferebene können außerdem die Ausrichtung der Pufferschicht auf dem ersten Die und/oder die Ausrichtung des zweiten Dies auf der Pufferschicht verbessern.
- Das Verfahren
50 rückt zu einem Block56 vor, in dem das integrierte Bauelement auf den Träger gestapelt wird, so dass die Pufferschicht5 zwischen dem integrierten Bauelement und dem Träger angeordnet ist. In Ausführungsformen, in denen die Pufferschicht5 auf dem Träger abgelagert wird, kann das integrierte Bauelement durch einen geeigneten Klebstoff, z.B. ein Die-Befestigungsmaterial, an die Pufferschicht5 geklebt werden. In Ausführungsformen, in denen die Pufferschicht5 auf dem Integriertes-Bauelement-Die abgelagert wird, kann die Pufferschicht5 durch einen geeigneten Klebstoff, wie etwa ein Die-Befestigungsmaterial, an das integrierte Bauelement geklebt werden. Das integrierte Bauelement kann in einigen Ausführungsformen Teil eines vereinzelten Dies, wie etwa eines MEMS-Dies, sein. In anderen Ausführungsformen kann das integrierte Bauelement Teil eines zweiten Wafers sein, der mehrere zweite integrierte Bauelemente enthält. Das integrierte Bauelement kann auf die Pufferschicht unter Verwendung eines Prozesses auf Waferebene oder eines Prozesses auf Packageebene montiert werden. In einem Prozess auf Packageebene können einzelne zweite Dies (wie etwa MEMS-Dies) auf die Pufferschicht montiert werden, entweder auf dem Wafer (vor dem Vereinzeln) oder auf die vereinzelten ersten Bauelement-Dies (nach dem Vereinzeln). In einem Prozess auf Waferebene kann ein zweiter Wafer, der zweite Bauelementbereiche, die den zweiten integrierten Bauelementen (z.B. MEMS-Bauelementen) entsprechen, aufweist, an dem ersten Wafer und der Pufferschicht zum Beispiel unter Verwendung eines Waferbondungsprozesses befestigt werden. Die Wafer können vereinzelt werden, um mehrere gestapelte Bauelemente zu bilden und die gestapelten Bauelemente können auf ein Packagesubstrat montiert werden. - Es versteht sich, dass, obwohl die veranschaulichten Ausführungsformen die Pufferschicht als auf dem ersten Die (z.B. der oberen Oberfläche des ASIC Dies) abgelagert und zur Bildung von Ausbuchtungen strukturiert zeigen, die Pufferschicht auf dem zweiten Die (z.B. der unteren Oberfläche des MEMS-Dies) abgelagert und strukturiert werden kann. In noch anderen Ausführungsformen kann die Pufferschicht auf einem anderen Träger als dem ersten Die, wie etwa einem Packaging-Substrat, abgelagert und zur Bildung von Ausbuchtungen strukturiert werden.
- Es versteht sich, dass verschiedene Merkmale und Aspekte der offenbarten Ausführungsformen miteinander kombiniert oder ersetzt werden können, um unterschiedliche Formen der offenbarten Erfindung zu bilden.
Claims (40)
- Integriertes-Bauelement-Package (1), aufweisend: einen Träger (2); einen Integriertes-Bauelement-Die (3), der auf den Träger (2) montiert ist; eine Pufferschicht (5), die zwischen dem Integriertes-Bauelement-Die (3) und dem Träger (2) angeordnet ist, wobei die Pufferschicht (5) eine Struktur zur Reduzierung der Übertragung von Belastungen zwischen dem Träger (2) und dem Integriertes-Bauelement-Die (3) aufweist, wobei die Struktur so definiert ist, dass eine Lücke (G) zwischen einem Teil des Integriertes-Bauelement-Dies (3) und einem Teil der Pufferschicht (5) besteht, wobei der Träger (2) ein zusätzliches Integriertes-Bauelement-Die (2) ist.
- Package nach
Anspruch 1 , wobei die Pufferschicht (5) wenigstens einen Teil einer äußeren Oberfläche des Trägers beschichtet. - Package nach
Anspruch 1 , wobei die Pufferschicht (5) wenigstens einen Teil einer äußeren Oberfläche des Integriertes-Bauelement-Dies (3) beschichtet. - Package nach
Anspruch 3 , wobei die Pufferschicht (5) wenigstens einen Teil einer äußeren Oberfläche des zusätzlichen Integriertes-Bauelement-Dies (2) beschichtet. - Package nach einem der
Ansprüche 1 bis4 , wobei die Struktur einen oder mehrere vertiefte Bereiche aufweist, die wenigstens teilweise durch eine Dicke der Pufferschicht (5) gebildet sind, wobei die Lücke (G) zwischen dem einen oder den mehreren vertieften Bereichen und dem Teil des Integriertes-Bauelement-Dies (3) angeordnet ist. - Package nach
Anspruch 5 , wobei der eine oder die mehreren vertieften Bereiche nur teilweise durch die Dicke der Pufferschicht (5) gebildet sind. - Package nach einem der
Ansprüche 1 -6 , wobei die Struktur einen Basisbereich auf der äußeren Oberfläche des Trägers und eine oder mehrere Ausbuchtungen, die sich von dem Basisbereich in Richtung des Integriertes-Bauelement-Dies (3) erstrecken, aufweist, wobei die eine oder mehreren Ausbuchtungen weniger als die gesamte äußere Oberfläche des Integriertes-Bauelement-Dies (3) bedecken. - Package nach
Anspruch 7 , wobei eine Projektion der einen oder mehreren Ausbuchtungen auf die äußere Oberfläche des Trägers weniger als die gesamte äußere Oberfläche des Trägers (2) bedeckt. - Package nach einem der
Ansprüche 1 -8 , wobei die Pufferschicht (5) ein Polymer aufweist. - Package nach
Anspruch 9 , wobei die Pufferschicht (5) Polyimid aufweist. - Package nach einem der
Ansprüche 1 -10 , wobei die Pufferschicht (5) so strukturiert ist, dass die Lücke (G) zwischen den Eckbereichen des Integriertes-Bauelement-Dies (3) und der Pufferschicht (5) angeordnet ist. - Package nach einem der
Ansprüche 1 -11 , wobei der Integriertes-Bauelement-Die (3) ein MEMS-Bauelement-Die aufweist. - Package nach
Anspruch 12 , wobei der MEMS-Bauelement-Die ein Gyroskop-Die oder einen Beschleunigungssensor-Die aufweist. - Package nach einem der
Ansprüche 1 -13 , wobei der Träger einen Prozessor-Die aufweist. - Package nach einem der
Ansprüche 1 -14 , wobei die Struktur eine kreuzförmige Struktur aufweist. - Package nach einem der
Ansprüche 1 -15 , wobei die Struktur eine oder mehrere Ausbuchtungen, die den Integriertes-Bauelement-Die (3) stützen, und einen oder mehrere Dammteile (20), die von den Ausbuchtungen beabstandet sind, um einen Kanal zwischen den Ausbuchtungen und den Dammteilen (20) zu bilden, aufweist. - Package nach
Anspruch 16 , wobei der eine oder die mehreren Dammteile (20) kürzer als die eine oder mehreren Ausbuchtungen sind. - Package nach einem der
Ansprüche 1 -17 , wobei die Struktur eine oder mehrere mehreckige Formen, wie mit einem Blick senkrecht zum Träger gesehen, aufweist. - Package nach einem der
Ansprüche 1 -18 , wobei die Struktur eine kreisförmige oder elliptische Form, wie mit einem Blick senkrecht zum Träger gesehen, aufweist. - Package nach einem der
Ansprüche 1 -19 , wobei die Pufferschicht (5) die gesamte äußere Oberfläche des Trägers beschichtet. - Package nach einem der
Ansprüche 1 -20 , ferner ein Packagesubstrat (12) aufweisend, wobei der Träger auf das Packagesubstrat (12) montiert ist. - Package nach
Anspruch 21 , wobei das Packagesubstrat (12) ein Plastiksubstrat aufweist. - Package nach einem der
Ansprüche 21 -22 , ferner eine auf das Packagesubstrat (12) montierte Packagekappe, den Träger und den Integriertes-Bauelement-Die (3) aufweisend, der in einem durch die Packagekappe und das Packagesubstrat (12) definierten Hohlraum angeordnet ist. - Package nach einem der
Ansprüche 1 -23 , wobei eine Dicke der Pufferschicht (5) in einem Bereich von 2 Mikrometer bis 400 Mikrometer liegt. - Package nach
Anspruch 24 , wobei die Dicke der Pufferschicht (5) in einem Bereich von 35 Mikrometer bis 300 Mikrometer liegt. - Package nach einem der
Ansprüche 1 -25 , ferner eine Passivierungsschicht zwischen der äußeren Oberfläche des Trägers und der Pufferschicht (5) aufweisend, wobei die Pufferschicht direkt auf der Passivierungsschicht abgelagert ist. - Package nach einem der
Ansprüche 1 -26 , wobei die Pufferschicht (5) eine erste Schicht aufweist, die wenigstens einen Teil der äußeren Oberfläche des Trägers (2) bedeckt, und die Strukturierung über die erste Schicht herausragt. - Package nach einem der
Ansprüche 1 -27 , wobei die Pufferschicht (5) zwischen 10% und 90% einer äußeren Oberfläche des Integriertes-Bauelement-Dies (3) berührt. - Package nach
Anspruch 28 , wobei die Pufferschicht (5) zwischen 10% und 40% einer äußeren Oberfläche des Integriertes-Bauelement-Dies (3) berührt. - Package nach
Anspruch 29 , wobei die Pufferschicht (5) zwischen 10% und 30% einer äußeren Oberfläche des Integriertes-Bauelement-Dies (3) berührt. - Verfahren zum Herstellen eines Integriertes-Bauelement-Packages (1), wobei das Verfahren aufweist: Ablagern einer Pufferschicht (5) auf einem Träger, wobei der Träger ein zusätzliches integriertes Bauelement aufweist; Strukturieren der Pufferschicht (5) durch wenigstens einen Teil einer Dicke der Pufferschicht; Montieren eines integrierten Bauelements auf dem Träger, so dass die Pufferschicht (5) zwischen dem Träger und dem integrierten Bauelement angeordnet wird.
- Verfahren nach
Anspruch 31 , wobei der Träger (2) ein Packagesubstrat (12) aufweist. - Verfahren nach
Anspruch 31 , ferner aufweisend das Ablagern der Pufferschicht (5) auf einem ersten Wafer, der eine erste Vielzahl integrierter Bauelemente aufweist, wobei die erste Vielzahl das zusätzliche integrierte Bauelement aufweist. - Verfahren nach
Anspruch 33 , ferner das Stapeln eines zweiten Wafers auf den ersten Wafer aufweisend, so dass die Pufferschicht (5) zwischen den ersten Wafer und den zweiten Wafer tritt, wobei der zweite Wafer eine zweite Vielzahl integrierter Bauelemente aufweist, wobei die zweite Vielzahl integrierter Bauelemente das integrierte Bauelement aufweist. - Verfahren nach einem der
Ansprüche 33 -34 , wobei das Ablagern der Pufferschicht (5) das Aufbringen der Pufferschicht (5) auf dem ersten Wafer durch Spin-Coating aufweist. - Verfahren nach
Anspruch 35 , ferner aufweisend ein mehrfaches Auftragen der Pufferschicht (5) auf dem ersten Wafer durch Spin-Coating. - Verfahren nach einem der
Ansprüche 31 -36 , ferner aufweisend das Ätzen der Pufferschicht (5), um einen oder mehrere Sockelteile und einen oder mehrere Dammteile (20), die von den Sockelteilen beabstandet sind, zu definieren, wobei die Dammteile (20) kürzer als die Sockelteile sind. - Verfahren nach einem der
Ansprüche 31 -37 , wobei das Strukturieren der Pufferschicht (5) das Auftragen von Fotolack auf die Pufferschicht (5), das Maskieren des Fotolacks und das Belichten des Fotolacks aufweist. - Verfahren nach einem der
Ansprüche 31 -38 , wobei das Strukturieren der Pufferschicht (5) das Ätzen der Pufferschicht (5) aufweist. - Verfahren nach einem der
Ansprüche 33 -39 , ferner aufweisend das Vereinzeln von wenigstens dem ersten Wafer, um mehrere Integriertes-Bauelement-Dies (3) zu definieren.
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---|---|---|---|---|
US10278281B1 (en) * | 2015-10-30 | 2019-04-30 | Garmin International, Inc. | MEMS stress isolation and stabilization system |
US11119117B2 (en) * | 2016-09-23 | 2021-09-14 | Sumitomo Precision Products Co., Ltd. | Sensor |
WO2018122831A2 (en) * | 2017-05-08 | 2018-07-05 | Safran Colibrys Sa | Decoupling structure for accelerometer |
US11322456B2 (en) * | 2017-06-30 | 2022-05-03 | Intel Corporation | Die back side structures for warpage control |
US11101260B2 (en) * | 2018-02-01 | 2021-08-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of forming a dummy die of an integrated circuit having an embedded annular structure |
US11127716B2 (en) | 2018-04-12 | 2021-09-21 | Analog Devices International Unlimited Company | Mounting structures for integrated device packages |
US11664340B2 (en) | 2020-07-13 | 2023-05-30 | Analog Devices, Inc. | Negative fillet for mounting an integrated device die to a carrier |
TWI820389B (zh) * | 2021-02-08 | 2023-11-01 | 隆達電子股份有限公司 | 發光元件封裝體、顯示裝置及製造顯示裝置的方法 |
CN113148942B (zh) * | 2021-04-08 | 2023-11-14 | 青岛歌尔智能传感器有限公司 | 外部封装结构、mems传感器以及电子设备 |
CN114105078A (zh) * | 2021-11-25 | 2022-03-01 | 中国人民解放军国防科技大学 | Mems传感器芯片封装应力隔离结构、mems传感器及制备方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080176362A1 (en) * | 2007-01-24 | 2008-07-24 | Dipak Sengupta | Stress free package and laminate-based isolator package |
US20120080764A1 (en) * | 2010-09-30 | 2012-04-05 | Analog Devices, Inc. | Apparatus and method for microelectromechanical systems device packaging |
US20130093068A1 (en) * | 2010-02-03 | 2013-04-18 | Stats Chippac, Ltd. | Semiconductor Device and Method of Forming Air Gap Adjacent to Stress Sensitive Region of the Die |
US20150179591A1 (en) * | 2013-12-20 | 2015-06-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Backside Redistribution Layer (RDL) Structure |
Family Cites Families (49)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0278234A (ja) | 1988-09-14 | 1990-03-19 | Hitachi Ltd | 半導体装置 |
JPH07302772A (ja) | 1994-05-10 | 1995-11-14 | Hitachi Ltd | ダイシング方法およびウエハおよびウエハ固定用テープならびに半導体装置 |
US5627407A (en) | 1995-04-28 | 1997-05-06 | Lucent Technologies Inc. | Electronic package with reduced bending stress |
JPH10163386A (ja) * | 1996-12-03 | 1998-06-19 | Toshiba Corp | 半導体装置、半導体パッケージおよび実装回路装置 |
US6166434A (en) | 1997-09-23 | 2000-12-26 | Lsi Logic Corporation | Die clip assembly for semiconductor package |
US6084308A (en) | 1998-06-30 | 2000-07-04 | National Semiconductor Corporation | Chip-on-chip integrated circuit package and method for making the same |
US6184064B1 (en) | 2000-01-12 | 2001-02-06 | Micron Technology, Inc. | Semiconductor die back side surface and method of fabrication |
US6689640B1 (en) | 2000-10-26 | 2004-02-10 | National Semiconductor Corporation | Chip scale pin array |
JP2002134439A (ja) | 2000-10-26 | 2002-05-10 | Matsushita Electric Ind Co Ltd | 半導体チップの製造方法と樹脂封止型半導体装置およびその製造方法 |
US6555417B2 (en) | 2000-12-05 | 2003-04-29 | Analog Devices, Inc. | Method and device for protecting micro electromechanical system structures during dicing of a wafer |
US7161239B2 (en) | 2000-12-22 | 2007-01-09 | Broadcom Corporation | Ball grid array package enhanced with a thermal and electrical connector |
JP2002208602A (ja) * | 2001-01-12 | 2002-07-26 | Matsushita Electric Ind Co Ltd | 半導体パッケージおよびその製造方法 |
US6777786B2 (en) | 2001-03-12 | 2004-08-17 | Fairchild Semiconductor Corporation | Semiconductor device including stacked dies mounted on a leadframe |
TW502406B (en) | 2001-08-01 | 2002-09-11 | Siliconware Precision Industries Co Ltd | Ultra-thin package having stacked die |
US7084488B2 (en) | 2001-08-01 | 2006-08-01 | Fairchild Semiconductor Corporation | Packaged semiconductor device and method of manufacture using shaped die |
US6768196B2 (en) * | 2002-09-04 | 2004-07-27 | Analog Devices, Inc. | Packaged microchip with isolation |
US7166911B2 (en) * | 2002-09-04 | 2007-01-23 | Analog Devices, Inc. | Packaged microchip with premolded-type package |
US7217594B2 (en) | 2003-02-11 | 2007-05-15 | Fairchild Semiconductor Corporation | Alternative flip chip in leaded molded package design and method for manufacture |
SG153627A1 (en) | 2003-10-31 | 2009-07-29 | Micron Technology Inc | Reduced footprint packaged microelectronic components and methods for manufacturing such microelectronic components |
US7227245B1 (en) | 2004-02-26 | 2007-06-05 | National Semiconductor Corporation | Die attach pad for use in semiconductor manufacturing and method of making same |
US7411281B2 (en) | 2004-06-21 | 2008-08-12 | Broadcom Corporation | Integrated circuit device package having both wire bond and flip-chip interconnections and method of making the same |
US7492039B2 (en) * | 2004-08-19 | 2009-02-17 | Micron Technology, Inc. | Assemblies and multi-chip modules including stacked semiconductor dice having centrally located, wire bonded bond pads |
JP4617209B2 (ja) * | 2005-07-07 | 2011-01-19 | 株式会社豊田自動織機 | 放熱装置 |
US8536689B2 (en) * | 2005-10-03 | 2013-09-17 | Stats Chippac Ltd. | Integrated circuit package system with multi-surface die attach pad |
US20070152314A1 (en) | 2005-12-30 | 2007-07-05 | Intel Corporation | Low stress stacked die packages |
US7494910B2 (en) | 2006-03-06 | 2009-02-24 | Micron Technology, Inc. | Methods of forming semiconductor package |
US8022554B2 (en) | 2006-06-15 | 2011-09-20 | Sitime Corporation | Stacked die package for MEMS resonator system |
US8344487B2 (en) | 2006-06-29 | 2013-01-01 | Analog Devices, Inc. | Stress mitigation in packaged microchips |
TWI358815B (en) | 2006-09-12 | 2012-02-21 | Chipmos Technologies Inc | Stacked chip package structure with lead-frame hav |
US7939916B2 (en) | 2007-01-25 | 2011-05-10 | Analog Devices, Inc. | Wafer level CSP packaging concept |
JP2008205016A (ja) * | 2007-02-16 | 2008-09-04 | Denso Corp | 半導体装置 |
US20080203566A1 (en) | 2007-02-27 | 2008-08-28 | Chao-Yuan Su | Stress buffer layer for packaging process |
US20080217761A1 (en) | 2007-03-08 | 2008-09-11 | Advanced Chip Engineering Technology Inc. | Structure of semiconductor device package and method of the same |
US7786602B2 (en) * | 2007-06-06 | 2010-08-31 | The Boeing Company | Patterned die attach and packaging method using the same |
JP2009130060A (ja) * | 2007-11-21 | 2009-06-11 | Toyota Industries Corp | 放熱装置 |
WO2010039855A2 (en) | 2008-09-30 | 2010-04-08 | Analog Devices, Inc. | Vertical mount package for mems sensors |
JP2011013175A (ja) * | 2009-07-06 | 2011-01-20 | Toyota Motor Corp | Memsセンサ |
JP2011077108A (ja) | 2009-09-29 | 2011-04-14 | Elpida Memory Inc | 半導体装置 |
JP5629524B2 (ja) * | 2010-08-06 | 2014-11-19 | 株式会社フジクラ | 半導体装置 |
US9105588B2 (en) * | 2010-10-21 | 2015-08-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor component having a second passivation layer having a first opening exposing a bond pad and a plurality of second openings exposing a top surface of an underlying first passivation layer |
US8569861B2 (en) | 2010-12-22 | 2013-10-29 | Analog Devices, Inc. | Vertically integrated systems |
US8704364B2 (en) | 2012-02-08 | 2014-04-22 | Xilinx, Inc. | Reducing stress in multi-die integrated circuit structures |
ITTO20120154A1 (it) | 2012-02-21 | 2013-08-22 | Stmicroelectronics Malta Ltd | Procedimento di assemblaggio di un dispositivo integrato a semiconduttore |
JP5974595B2 (ja) * | 2012-04-03 | 2016-08-23 | ミツミ電機株式会社 | 半導体センサ及びその製造方法 |
US20140091461A1 (en) | 2012-09-30 | 2014-04-03 | Yuci Shen | Die cap for use with flip chip package |
TWI455663B (zh) | 2012-10-16 | 2014-10-01 | Univ Nat Chiao Tung | 具有雙晶銅線路層之電路板及其製作方法 |
JP2015009241A (ja) * | 2013-06-26 | 2015-01-19 | 日産自動車株式会社 | 接合構造物、及び接合構造物の製造方法 |
EP2947692B1 (de) | 2013-12-20 | 2020-09-23 | Analog Devices, Inc. | Integrierte Vorrichtung und Gehäuse mit Spannungsreduktionsmerkmalen |
US9754849B2 (en) | 2014-12-23 | 2017-09-05 | Intel Corporation | Organic-inorganic hybrid structure for integrated circuit packages |
-
2016
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080176362A1 (en) * | 2007-01-24 | 2008-07-24 | Dipak Sengupta | Stress free package and laminate-based isolator package |
US20130093068A1 (en) * | 2010-02-03 | 2013-04-18 | Stats Chippac, Ltd. | Semiconductor Device and Method of Forming Air Gap Adjacent to Stress Sensitive Region of the Die |
US20120080764A1 (en) * | 2010-09-30 | 2012-04-05 | Analog Devices, Inc. | Apparatus and method for microelectromechanical systems device packaging |
US20150179591A1 (en) * | 2013-12-20 | 2015-06-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Backside Redistribution Layer (RDL) Structure |
Also Published As
Publication number | Publication date |
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