CN106252294B - 半导体装置 - Google Patents

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Abstract

本发明能对半导体装置进行薄型化。半导体装置(1)包括收纳在树脂壳体(10)的收纳开口部(12)中的绝缘基板(20)，该绝缘基板(20)包括绝缘板(21)、形成在绝缘基板(21)的上表面上的第一金属层(22)、形成在该上表面的外周缘部并且与阶梯部(13)抵接的第二金属层(23)、形成在绝缘板(21)的下表面上并且与树脂壳体(10)的下表面对齐为同一平面或从树脂壳体(10)的下表面突出的第三金属层(24)。第二金属层(23)如上所述，通过对形成在陶瓷基板(21)上的铜箔进行蚀刻，形成相同厚度的第一金属层(22)和第二金属层(23)。由此形成的第二金属层(23)能配合树脂壳体(10)的收纳深度，比较自由地改变其厚度。因此，能对半导体装置(1)进行薄型化。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
在上表面上配置半导体元件的绝缘基板被收纳在壳体的开口部中的半导体装置中，在绝缘基板和开口部之间设置由硅类、环氧类、聚氨酯类树脂这样的弹性构件构成的间隔件。由此，半导体装置中，在绝缘基板的下表面的散热层(金属层)与壳体的下表面对齐为同一平面。而且，半导体装置能通过设置在壳体的下表面上的散热翅片更有效地散热(例如参照专利文献1)。
现有技术文献
专利文献
专利文献1：日本专利特开平2000－133769号公报
发明内容
发明所要解决的技术问题
在专利文献1中，在对半导体装置进行薄型化的情况下，需要减小间隔件的尺寸。但是，专利文献1的间隔件至少直径1mm、高度0.5mm以上，并由一定大小的半球形状的弹性构件构成。考虑到对构成上述的间隔件的弹性构件的小型化存在极限，从而难以对半导体装置进行薄型化。
本发明是鉴于上述问题完成的，其目的是提供一种薄型化的半导体装置。
解决技术问题的技术方案
根据本发明的一个观点，提供一种半导体装置，该半导体装置包括：在第一主面侧形成收纳开口部并且在所述收纳开口部的内周上设置阶梯部的壳体；绝缘基板，该绝缘基板被收纳在所述收纳开口部中，并且具备绝缘板、形成在所述绝缘板的第二主面上的第一金属层、形成在所述第二主面的外周缘部并与所述阶梯部抵接的第二金属层、形成在所述绝缘板的第三主面上并与所述第一主面对齐为同一平面或从所述第一主面突出的第三金属层；以及设置在所述第一金属层上的半导体元件。
技术效果
根据揭示的技术，能对半导体装置进行薄型化。
附图说明
图1是表示第1实施方式的半导体装置的剖视图。
图2是表示第1实施方式的半导体装置的绝缘基板的俯视图。
图3是表示第1实施方式的半导体装置的主要部分剖视图。
图4是表示参考例的半导体装置的主要部分剖视图。
图5是表示第2实施方式的半导体装置的绝缘基板的俯视图。
图6是表示第3实施方式的半导体装置的绝缘基板的俯视图。
图7是表示第4实施方式的半导体装置的绝缘基板的俯视图。
具体实施方式
以下，参照附图对于实施方式进行说明。
第1实施方式
对于第1实施方式的半导体装置用图1进行说明。
图1是表示第1实施方式的半导体装置的剖视图。
半导体装置1包括树脂壳体10、收纳在树脂壳体10中的绝缘基板20、配置在绝缘基板20上的半导体元件30。
树脂壳体10由树脂构成，包括：主体部11，该主体部11在中央部的下表面侧形成长方形的收纳开口部12，在中央部的上表面侧形成长方形的开口部15；沿着收纳开口部12的内周形成的阶梯部13；以及埋设在主体部11中的引线框14。
绝缘基板20包括陶瓷基板21(绝缘板)、在陶瓷基板21的上表面上形成的第一金属层22、在陶瓷基板21的外周缘部形成的第二金属层23、以及在陶瓷基板21的下表面上形成的第三金属层24。
陶瓷基板21由例如氧化铝、氮化铝、氮化硅等陶瓷构成。陶瓷基板21的热传导率为100W/(m·k)，厚度为630μm左右。而且，该厚度是半导体装置1为了确保陶瓷基板21对于热应力的耐久性所需的最低限度的量。
第一金属层22和第二金属层23、以及第三金属层24由相同的材料例如铜等构成。此外，第一金属层22、第二金属层23、以及第三金属层24的厚度为200μm～400μm，在第1实施方式中为例如240μm左右。
半导体元件30是例如IGBT(Insulated Gate Bipolar Transistor－绝缘栅双极晶体管)、MOSFET(Metal Oxide Semiconductor Field Effect Transistor－金属氧化物半导体场效应晶体管)、FWD(Free Wheeling Diode续流二极管)等。上述的半导体元件30通过焊料(省略图示)被接合在绝缘基板20的第一金属层22上。
半导体装置1在树脂壳体10的收纳开口部12中收纳配置有半导体元件30的绝缘基板20，半导体元件30的电极(省略图示)和引线框14通过引线25进行电连接。而且，半导体装置1通过将收纳开口部12内的绝缘基板20和半导体元件30用密封树脂26密封来构成。
接着，对于设置在半导体装置1上的第二金属层23在绝缘基板20(陶瓷基板21)上的配置用图2进行说明。
图2是表示第1实施方式的半导体装置的绝缘基板的俯视图。
图2是表示在陶瓷基板21的上表面上配置第一金属层22及第二金属层23的绝缘基板20的俯视图。省略了半导体元件30的图示。此外，将上述的绝缘基板20收纳在树脂壳体10的收纳开口部12中时的阶梯部13的位置用虚线表示。
绝缘基板20如图2所示那样，在陶瓷基板21上配置三个第一金属层22。第二金属层23分别形成在陶瓷基板21的上表面的外周缘部的角部。此外，第二金属层23在俯视时，相对于绝缘基板20的中心部呈凸圆弧形(扇形)。上述的第一金属层22和第二金属层23通过将例如形成在陶瓷基板21上的铜箔进行蚀刻，同样地形成相同的厚度。
由此形成的第二金属层23相对于绝缘基板20的中心部呈凸圆弧形(扇形)，因此与第一金属层22(的角部)保持距离r以上。
接着，对于图1所示的半导体装置1的剖视图的主要部分A用图3进行说明。
图3是表示第1实施方式的半导体装置的主要部分剖视图。
形成在收纳开口部12上的阶梯部13由沿着收纳开口部12的内周缘形成的内周面13a、相对于内周面13a垂直并且沿着收纳开口部12的内周缘形成的座面13b、平行于内周面13a且沿着比收纳开口部12开口小的开口部15的 内周缘形成的内周面13c构成。在半导体装置1中，如图3所示那样，绝缘基板20的第二金属层23的上表面与收纳开口部12的阶梯部13的座面13b相抵接。绝缘基板20的第二金属层23的侧面与收纳开口部12的阶梯部13的内周面13a相抵接。图2所示的阶梯部13的位置的虚线相当于内周面13c。由此，绝缘基板20被嵌在收纳开口部12的阶梯部13上。
此时，根据第二金属层23的厚度，绝缘基板20的第三金属层24的下表面与树脂壳体10的下表面(第一主面)对齐为同一平面，或从树脂壳体10的下表面(第一主面)突出。此外，在图2中，树脂壳体10对绝缘基板20的收纳深度(内周面13a的高度(从树脂壳体10的下表面到座面13b的长度))为例如1.1mm左右。此外，绝缘基板20的厚度为陶瓷基板21(630μm)、第二金属板23(240μm)、第三金属层24(240μm)的厚度相加后的至少1.11mm。在图3中，表示第三金属层24的下表面从树脂壳体10的下表面突出的情况。
由此，在上述半导体装置1中，收纳在树脂壳体10的收纳开口部12中的绝缘基板20包括绝缘板21、形成在绝缘板21的上表面上的第一金属层22，形成在该上表面的外周缘部并且与阶梯部13抵接的第二金属层23、形成在绝缘板21的下表面上并且与树脂壳体10的下表面对齐为同一平面或从树脂壳体10的下表面突出的第三金属层24。
第二金属层23如上所述，通过将例如形成在陶瓷基板21上的铜进行蚀刻，形成相同厚度的第一金属层22和第二金属层23。由此形成的第二金属层23能配合树脂壳体10的收纳深度，比较自由地改变其厚度。因此，能对半导体装置1进行薄型化。。
此外，在半导体装置1中，在陶瓷基板21上，第一金属层22和形成在陶瓷基板21的上表面的各角部的第二金属层23之间通过密封树脂26来密封。即，密封树脂26进入由第一金属层22和第二金属层23构成的凹凸中，通过 该密封树脂26的固化，提高密封树脂26对于树脂壳体10和绝缘基板20的粘结力(固着效果)。由此，通过配置第二金属层23，提高密封树脂26的密封力，提高半导体装置1应对外部冲击等的可靠性。
此外，在半导体装置1中，将第二金属层23配置在陶瓷基板21的各角部上，第二金属层23在俯视时相对于绝缘基板20的中心部呈凸圆弧形(扇形)。由此，能确保第二金属层23离开第一金属层22一定的距离，能维持第二金属层23与第一金属层22的绝缘性。具体地说，在第一金属层22和第三金属层24之间产生的电位差基于在第一金属层22和第二金属层23之间经由密封树脂26产生的静电电容和在各第二金属层23与第三金属层24之间经由陶瓷基板21产生的静电电容之比，被分别施加在第一金属层22和第二金属层23上。第二金属层23相对于第一金属层22设置距离r以上的间隔，使得被分别施加的电位差不超过密封树脂26的绝缘耐压。
这里，作为对应于第1实施方式的半导体装置1的参考例，对于在第1实施方式的树脂壳体10中收纳设置了半导体元件30的其他基板的半导体装置用图4进行说明。
图4是表示参考例的半导体装置的主要部分剖视图。
此外，图4(A)是表示在树脂壳体10中收纳金属绝缘基板40的情况，图4(B)是表示在树脂壳体10中收纳没有第二金属板23的绝缘基板20的情况。此外，在图4中，省略半导体元件30的图示。
在图4(A)中，在第1实施方式的树脂壳体10的收纳开口部12中收纳金属绝缘基板40。
金属绝缘基板40包括由铝等构成的支承母材41、形成在支承母材41上并且由树脂材料构成的绝缘板42、在绝缘板42上由铜箔等形成的金属层43。此外，金属绝缘基板40通过绝缘板42与树脂壳体10的阶梯部13(座面13b)抵接。由此，保持树脂壳体10和金属绝缘基板40的绝缘性。
绝缘板42的热传导率为10W/(m·k)左右，与第1实施方式的绝缘基板20(陶瓷基板21)的热传导率相比足够小。因此，在金属绝缘基板40中，将绝缘板42的厚度减小到100μm左右，从而保持一定的热传导率。
此外，为了确保金属绝缘基板40的强度，将支承母材41的厚度设为1mm左右。在将金属绝缘基板40收纳到树脂壳体10的收纳开口部12中时，为了降低设置在树脂壳体10的下表面上的外部冷却体和金属绝缘基板40的热阻并使其稳定，也可以使金属绝缘基板40从树脂壳体10的下表面突出50μm左右。树脂壳体10中金属绝缘基板40的收纳深度需要有金属绝缘基板40的支承母材41和绝缘板42的厚度相加后的至少1.1mm左右。
另一方面，在第1实施方式中，使配置了第一金属层22和第二金属层23的绝缘基板20收纳在树脂壳体10中。在绝缘基板20中，能够通过配置第二金属层23(图3)来利用收纳金属绝缘基板40的树脂壳体10。而且，绝缘基板20的第三金属层24的下表面与树脂壳体10的下表面对齐为同一平面，或者从树脂壳体10的下表面突出。因此，与图4(A)相同，能使配置在树脂壳体10的下表面上的外部冷却体和绝缘基板20的热阻降低并使其稳定。此外，绝缘基板20的陶瓷基板21的热传导率为100W/(m·K)，比金属绝缘基板40的绝缘板42更大，因此与金属绝缘基板40相比散热性变得更高。
此外，如图4(B)所示，在树脂壳体10中，不设置第二金属层23，在对上表面具有第一金属层22、下表面具有第三金属层24的绝缘基板50进行收纳的情况下，绝缘基板50的第三金属层24的下表面与树脂壳体10的下表面不对齐。因此，将绝缘基板50收纳在收纳开口部12中的树脂壳体10的收纳开口部12会产生凹陷部。若在上述的树脂壳体10的下表面上设置外部冷却体，则在外部冷却体和绝缘基板50(第三金属层24)之间会产生间隙，从而降低散热性。
因此，考虑加厚第一金属层22及第三金属层24使得外部冷却体和绝缘基板50之间不产生间隙。但是，在该情况下，第一金属层22及第三金属层24的热膨胀量变大，陶瓷基板21上施加的应力变高，从而可靠性下降。此外，为了形成第一金属层22及第三金属层24而对形成在陶瓷基板21上的铜箔进行蚀刻时，向第一金属层22及第三金属层24的横(陶瓷基板21的表面)方向的蚀刻量将与铜箔的厚度成正比地增加。因此，相邻的第一金属层22的间隔变大，第一金属层22的面积变小，因此难以确保半导体元件30的搭载区域。而且，通过加厚铜箔，作为材料价格和加工工时的成本也增加了。
考虑加厚陶瓷基板21来作为外部冷却体和绝缘基板50(第三金属层24)之间不会产生间隙的其他方法。但是，若加厚陶瓷基板21，则增加了热传导率，减低了散热性。
另一方面，在第1实施方式中，在绝缘基板20(陶瓷基板21)的角部形成第二金属层23。由此，绝缘基板20的第三金属层24的下表面与树脂壳体10的下表面对齐为同一平面，或者从树脂壳体10的下表面突出。因此，即使在树脂壳体10的下表面设置外部冷却体，绝缘基板20(第三金属层24)和外部冷却体之间也不会产生间隙，因此抑制了散热性下降。此外，在绝缘基板20中，相对于图4(B)，不加厚陶瓷基板21、第一金属层22及第三金属层24。因此，在对第一金属层22进行蚀刻时，能抑制第一金属层22彼此的间隔扩大，能确保半导体元件30的搭载区域，此外，能抑制作为材料价格和加工工时的成本增加。不需加厚陶瓷基板21，因此能抑制陶瓷基板21的热传导率下降，能防止绝缘基板20的散热性下降。
第2实施方式
在第2实施方式中，对于在绝缘基板20上配置与第1实施方式不同的第二金属层的情况，使用图5进行说明。
图5是表示第2实施方式的半导体装置的绝缘基板的俯视图。
在第2实施方式中，与第1实施方式(图2)相同地，分别在陶瓷基板21的上表面上形成第一金属层22，在下表面上形成第三金属层24(省略图示)。
此外，如图5所示那样，在陶瓷基板21的上表面上，形成第一金属层22以及第二金属层63。此外，省略了配置在第一金属层22上的半导体元件30的图示。此外，在图5中，将上述的绝缘基板20收纳在树脂壳体10(省略图示)的收纳开口部12中时的阶梯部13的位置用虚线表示。
第2实施方式的第二金属层63如图5所示那样，沿着陶瓷基板21的上表面的外周缘部配置。此外，第二金属层63与第一金属层22保持距离r以上。
在树脂壳体10的收纳开口部12中收纳配置了上述第二金属层63的绝缘基板20，将陶瓷基板21的上表面的第一金属层22和形成在陶瓷基板21的上表面的外周缘部的第二金属层63之间通过密封树脂26密封。即，密封树脂26进入由第一金属层22和第二金属层63构成的陶瓷基板21上的凹凸中，通过该密封树脂26的固化，提高密封树脂26对于树脂壳体10和绝缘基板20的粘结力。在该情况下，第二金属层63沿着陶瓷基板21的外周缘部设置，因此与第1实施方式的情况相比较，与密封树脂26的接触面积增大。因此，密封树脂26的密封力比第1实施方式的情况更高。
此外，由于确保第二金属层63离开第一金属层22一定的距离，因此能保持第二金属层63与第一金属层22的绝缘性。
第3实施方式
在第3实施方式中，对于在第1实施方式的绝缘基板20的外周缘部配置多个第二金属层的情况，使用图6进行说明。
图6是表示第3实施方式的半导体装置的绝缘基板的俯视图。
在第3实施方式中，与第1实施方式(图2)相同地，分别在陶瓷基板21的上表面上形成第一金属层22，在下表面上形成第三金属层24(省略图示)。
此外，如图6所示那样，在陶瓷基板21的上表面上，形成第一金属层22以及第二金属层73、74。此外，省略配置在第一金属层22上的半导体元件30的图示。此外，在图6中，将上述的绝缘基板20收纳在树脂壳体10的收纳开口部12中时的阶梯部13的位置用虚线表示。
在陶瓷基板21的上表面的外周缘部的角部，分别配置第二金属层73。此外，沿着陶瓷基板21的上表面的外周缘部的长边方向的边上，分别配置第二金属层74。
第3实施方式的第二金属层73如图6所示那样，在俯视时，相对于绝缘基板20的中心部呈凹圆弧形。上述的第二金属层73相对于绝缘基板20的中心部呈凹圆弧形，因此确保其与第一金属层22的角部间隔距离r。
此外，第二金属层74是等腰三角形，长度相等的两条边向下呈凸圆弧形。此外，上述的第二金属层74配置在陶瓷基板21的外周缘部的长边方向的边上，使其顶点到相邻的第一金属层22的相对的角部的距离相等。第二金属层74相对于相邻的各个第一金属层22的中心部呈凹圆弧形，因此确保其与相邻的第一金属层22的相对的角部分别间隔距离r。
在树脂壳体10的收纳开口部12中收纳配置了上述第二金属层73、74的绝缘基板20，将陶瓷基板21的上表面的第一金属层22和形成在陶瓷基板21的上表面的外周缘部的第二金属层73、74之间通过密封树脂26密封。即，密封树脂26进入由第一金属层22和第二金属层73、74构成的陶瓷基板21上的凹凸中，通过该密封树脂26的固化，提高密封树脂26对于树脂壳体10和绝缘基板20的粘结力。在该情况下，与第1实施方式相比，在陶瓷基板21的 外周缘部除了设置第二金属层73之外，还设置了第二金属层74，因此和密封树脂26的接触面积增加。因此，密封树脂26的密封力比第1实施方式的情况更高。
此外，确保第二金属层73、74与第一金属层22间隔一定的距离，因此能保持第二金属层73、74与第一金属层22的绝缘性。
第4实施方式
在第4实施方式中，对于在第1实施方式的绝缘基板20的外周缘部配置多个第二金属层的情况，使用图7进行说明。
图7是表示第4实施方式的半导体装置的绝缘基板的俯视图。
在第4实施方式中，与第1实施方式(图2)相同地，分别在陶瓷基板21的上表面上形成第一金属层22，在下表面上形成第三金属层24(省略图示)。
此外，如图7所示那样，在陶瓷基板21的上表面上，形成第一金属层22以及第二金属层73、75。此外，省略配置在第一金属层22上的半导体元件30的图示。此外，在图7中，将上述的绝缘基板20收纳在树脂壳体10的收纳开口部12中时的阶梯部13的位置用虚线表示。
在陶瓷基板21的上表面的外周缘部的角部分别配置第二金属层73。此外，沿着陶瓷基板21的上表面的外周缘部的短边方向的边，分别配置第二金属层75。而且，在与第二金属层75相对的第一金属层22的边上形成切口部76。此外，第一金属层22的切口部76是为了在第一金属层22上确保半导体元件30的搭载区域而形成的。
第4实施方式的第二金属层73与第3实施方式相同，在俯视时，相对于绝缘基板20的中心部呈凹圆弧形。上述的第二金属层73向下呈凸圆弧形， 因此确保其与第一金属层22的角部间隔距离r。
此外，第二金属层75如图7所示那样，呈等腰梯形，并且配置在陶瓷基板21的上表面的外周缘部的短边方向的边的中央部上。此外，上述的第二金属层75配置成与第一金属层22的切口部76相对。因此，确保第二金属层75与第一金属层22间隔距离r以上。
在树脂壳体10的收纳开口部12中收纳配置了上述的第二金属层73、75的绝缘基板20，将陶瓷基板21的上表面的第一金属层22和形成在陶瓷基板21的上表面的外周缘部上的第二金属层73、75之间通过密封树脂26密封。即，密封树脂26进入由第一金属层22(以及第一金属层22的切口部76)和第二金属层73、75构成的陶瓷基板21上的凹凸中，通过该密封树脂26的固化，提高密封树脂26对于树脂壳体10和绝缘基板20的粘结力。在该情况下，与第1实施方式相比，在陶瓷基板21的外周缘部不仅形成了第二金属层73，还形成了第二金属层75，因此和密封树脂26的接触面积增加。因此，密封树脂26的密封力比第1实施方式的情况更高。
此外，确保了第二金属层73、75与第一金属层22以及第一金属层22的切口部76间隔一定的距离r，因此能保持第二金属层73、75与第一金属层22的绝缘性。
而且，可以在图7所示的绝缘基板20的陶瓷基板21上配置第3实施方式的第二金属层74。在树脂壳体10的收纳开口部12收纳该情况下的绝缘基板20，将第一金属层22和形成在陶瓷基板21的上表面的外周缘部上的第二金属层73、74、75之间通过密封树脂26密封。在该情况下，与第1实施方式相比，也是沿着陶瓷基板21的外周缘部不仅设置第二金属层73，还设置了第二金属层74、75，因此密封树脂26的密封力比第1实施方式更高。
此外，确保了第二金属层73、74、75与离第一金属层22以及第一金属 层22的切口部76间隔一定的距离r，因此能保持第二金属层73、74、75与第一金属层22的绝缘性。
符号说明
1 半导体装置
10 树脂壳体
11 主体部
12 收纳开口部
13 阶梯部
14 引线框
15 开口部1
20 绝缘基板
21 陶瓷基板
22 第一金属层
23 第二金属层
24 第三金属层
25 引线
26 密封树脂
30 半导体元件。

Claims (8)

1.一种半导体装置，其特征在于，包括：壳体，该壳体在第一主面侧形成收纳开口部，并且在所述收纳开口部的内周设置有阶梯部；绝缘基板，该绝缘基板被收纳在所述收纳开口部中，并且具备绝缘板、形成在所述绝缘板的第二主面上的第一金属层、形成在所述第二主面的外周缘部并与所述阶梯部抵接的第二金属层、形成在所述绝缘板的第三主面上并与所述第一主面对齐为同一平面或从所述第一主面突出的第三金属层；以及设置在所述第一金属层上的半导体元件，
所述第一金属层在俯视时为长方形，所述第二金属层形成在所述第二主面的各角部，在俯视时为圆弧形，以与相近的所述第一金属层的角部隔开一定距离以上的方式配置在所述绝缘板上。
2.如权利要求1所述的半导体装置，其特征在于，所述第二金属层在俯视时相对于所述绝缘基板的中心呈凸圆弧形或凹圆弧形。
3.一种半导体装置，其特征在于，包括：壳体，该壳体在第一主面侧形成收纳开口部，并且在所述收纳开口部的内周设置有阶梯部；绝缘基板，该绝缘基板被收纳在所述收纳开口部中，并且具备绝缘板、形成在所述绝缘板的第二主面上的第一金属层、形成在所述第二主面的外周缘部并与所述阶梯部抵接的第二金属层、形成在所述绝缘板的第三主面上并与所述第一主面对齐为同一平面或从所述第一主面突出的第三金属层；以及设置在所述第一金属层上的半导体元件，
所述第一金属层在俯视时为长方形，所述第二金属层与所述第一金属层隔开一定距离以上，呈等腰三角形形状，长度相等的两条边相对于相近的所述第二金属层的中心呈凹圆弧形，且以所述第二金属层的顶点分别离开相邻的所述第一金属层的相对的角部相等的距离的方式配置在所述绝缘板的边上。
4.一种半导体装置，其特征在于，包括：壳体，该壳体在第一主面侧形成收纳开口部，并且在所述收纳开口部的内周设置有阶梯部；绝缘基板，该绝缘基板被收纳在所述收纳开口部中，并且具备绝缘板、形成在所述绝缘板的第二主面上的第一金属层、形成在所述第二主面的外周缘部并与所述阶梯部抵接的第二金属层、形成在所述绝缘板的第三主面上并与所述第一主面对齐为同一平面或从所述第一主面突出的第三金属层；以及设置在所述第一金属层上的半导体元件，
所述第一金属层在俯视时为长方形，所述第二金属层与所述第一金属层隔开一定距离以上，配置在与所述第一金属层相对的所述绝缘板的边上，所述第一金属层在与所述第二金属层相对的一侧形成切口部，且离开所述第二金属层所述距离以上。
5.如权利要求1至4中任一项所述的半导体装置，其特征在于，还包括对所述收纳开口部内的所述绝缘基板和所述半导体元件进行密封的密封树脂。
6.如权利要求1至4中任一项所述的半导体装置，其特征在于，所述绝缘板为陶瓷基板。
7.如权利要求1至4中任意一项所述的半导体装置，其特征在于，所述第一金属层和所述第二金属层由相同的材质构成。
8.如权利要求1至4中任意一项所述的半导体装置，其特征在于，所述第一金属层和所述第二金属层为相同高度。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2018092318A1 (ja) * 2016-11-21 2019-01-24 オリンパス株式会社 内視鏡用撮像モジュール、および内視鏡
US11031355B2 (en) * 2017-07-03 2021-06-08 Mitsubishi Electric Corporation Semiconductor device
JPWO2020090411A1 (ja) * 2018-10-30 2021-09-16 住友電気工業株式会社 半導体装置
JP7045978B2 (ja) * 2018-12-07 2022-04-01 三菱電機株式会社 半導体装置および電力変換装置
DE112019002287T5 (de) * 2018-12-10 2021-02-04 Fuji Electric Co., Ltd. Halbleitervorrichtung
CN109659294B (zh) * 2019-01-15 2021-10-29 江苏双聚智能装备制造有限公司 一种电力转换电路装置
JP2021132080A (ja) * 2020-02-18 2021-09-09 富士電機株式会社 半導体装置
JP7332528B2 (ja) * 2020-04-17 2023-08-23 三菱電機株式会社 半導体装置および半導体装置の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5747875A (en) * 1993-09-08 1998-05-05 Mitsubishi Denki Kabushiki Kaisha Semiconductor power module with high speed operation and miniaturization

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0487659U (zh) * 1990-11-30 1992-07-30
JP2781329B2 (ja) * 1992-10-21 1998-07-30 三菱電機株式会社 半導体パワーモジュールおよびその製造方法
JP3758383B2 (ja) 1998-10-23 2006-03-22 富士電機デバイステクノロジー株式会社 パワー半導体装置およびその組立方法
JP3919398B2 (ja) * 1999-10-27 2007-05-23 三菱電機株式会社 半導体モジュール
JP5661183B2 (ja) * 2012-02-13 2015-01-28 パナソニックＩｐマネジメント株式会社 半導体装置およびその製造方法
JP2013258321A (ja) 2012-06-13 2013-12-26 Fuji Electric Co Ltd 半導体装置
JP6041053B2 (ja) * 2013-06-10 2016-12-07 富士電機株式会社 半導体装置及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5747875A (en) * 1993-09-08 1998-05-05 Mitsubishi Denki Kabushiki Kaisha Semiconductor power module with high speed operation and miniaturization

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