CN106209709B - 一种适用于高速串行接口的线性均衡器 - Google Patents

一种适用于高速串行接口的线性均衡器 Download PDF

Info

Publication number
CN106209709B
CN106209709B CN201610560555.0A CN201610560555A CN106209709B CN 106209709 B CN106209709 B CN 106209709B CN 201610560555 A CN201610560555 A CN 201610560555A CN 106209709 B CN106209709 B CN 106209709B
Authority
CN
China
Prior art keywords
nmos transistor
resistance
speed serial
serial interface
drain electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610560555.0A
Other languages
English (en)
Other versions
CN106209709A (zh
Inventor
杨霄垒
蒋颖丹
张沁枫
杨俊浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CETC 58 Research Institute
Original Assignee
CETC 58 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 58 Research Institute filed Critical CETC 58 Research Institute
Priority to CN201610560555.0A priority Critical patent/CN106209709B/zh
Publication of CN106209709A publication Critical patent/CN106209709A/zh
Application granted granted Critical
Publication of CN106209709B publication Critical patent/CN106209709B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03878—Line equalisers; line build-out devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Networks Using Active Elements (AREA)

Abstract

本发明涉及一种适用于高速串行接口的线性均衡器，包括由第一NMOS晶体管M1，第二NMOS晶体管M2组成的差分输入对管，由第三NMOS晶体管M3，第四NMOS晶体管M4组成的偏置电流源，一对差分输入信号VINP，VINN和一对差分输出信号VOUTP，VOUTN，还包括由可变电阻RS，可变电容CS组成的电容电阻负反馈均衡电路和由电阻RG和第五NMOS晶体管M5组成的有源电感与两个负载电阻RL共同形成输出负载。本发明通过有源电感能够多产生一个高于通道带宽的零点，在高速串行数据传输的过程中提供更宽的带宽和更大的高频增益，提高均衡器性能，同时有效减少了集成电路芯片版图面积，降低了和功耗。

Description

一种适用于高速串行接口的线性均衡器
技术领域
本发明涉及一种适用于高速串行接口的线性均衡器，属于集成电路设计及信号完整性的技术领域。
背景技术
在高速信号传输领域，相对于并行通信中队列间存在同步问题及串扰噪声的影响，串行通信方式凭借其低成本，出色的抗干扰性能成为了高速数据传输的主流技术。随着传输的数据率越来越快，对传输的带宽也提出了更高的要求。
串行器-解串器(SerDes，Serializer/Deserializer)是串行链路的典型代表。图1是串行器-解串器(SerDes)的结构框图，它主要介绍了高速串行接口电路工作的原理。在发射端中，锁相环(PLL)以低频参考时钟源(RefClk)为输入，产生低抖动的高频时钟信号(Clk)，并提供给串行器(Serializer)。串行器(Serializer)将并行数据(Data)转化为串行数据，再由驱动器(Driver+Preemphasis)发送出去，通过传输信道(Channel)送至接收端。接收端包括均衡器(Equalizer)、时钟数据恢复(CDR，Clock&DataRecovery)电路及解串器(Deserializer)。其中均衡器(Equalizer)用来补偿信道(Channel)的非理想特性，时钟数据恢复(CDR)电路从均衡器(Equalizer)的输出信号中恢复时钟信号(Clk)和数据，该时钟信号(Clk)则用于将恢复出的数据通过解串器(Deserializer)转化为并行数据(Data)。
由于采用差分信号传输方式，串行数据可以传输更长的距离，而并行传输引起线路之间的串扰造成的信号质量恶化而大大限制了传输长度。此外，并行传输能够容许的信号偏斜量又限制了数据的最大传输速率。
高速串行数据的发送和接收必定要通过信道，他们在信号传输过程中会引入许多非理想因素，如印制电路板布线、背板布线及电缆等传输媒介固有的趋肤效应和介质损耗等。由于这些因素的影响会随着信号频率的增大而恶化，所以传输线在频域内一般呈现出低通的特性，会衰减信号的高频成分，在时域内表现为码间干扰。同一传输线，信号的频率越高，高频的衰减就越大，码间干扰越严重；同一速率的信号，经过的传输线越长或传输线特性越差，高频衰减及码间干扰越严重。严重的码间干扰会恶化高速串行数据接收端接收到的信号质量，造成很高的误码率。由于在高速串行数据传输系统中传输信道存在一定的高频损失，必须有均衡电路来补偿信号的高频成分，消除码间干扰，减少ISI(Inter-symbolinterference)。
图2是传统的电阻电容源极负反馈线性均衡器电路图，其包括由第一、第二NMOS晶体管M1，M2组成的差分输入对管，差分输入信号VINP，VINN以及差分输出信号VOUTP，VOUTN。第一、第二NMOS晶体管M1和M2的漏极都连接电阻RL，源极都连接由第三、第四NMOS晶体管M3和M4组成的尾电流源(偏置电流源)。电阻RD连接于第一、第二NMOS晶体管M1和M2的源极之间，可变电容(Varacator)Cd1和Cd2分别连接于第一、第二NMOS晶体管M1和M2的源极与地之间，栅端分别和第五NMOS晶体管M5的源漏极相连。第五NMOS晶体管M5的栅极连接控制信号gctrl，电容Cd1和Cd2的另一端连接控制信号zctrl。该均衡器的特点就是利用电容Cd1，Cd2和电阻RD形成一个零点，从而提高高频增益。
由于较高的高频增益提升往往以衰减信号的低频增益为代价的。增益和带宽两者之间的折中限制了传统结构在高速传输系统中的应用。
CML(current mode logic)是继ECL，LVDS之后的一种采用低电压差分信号传输技术的高速串行接口。低电压摆幅、差分信号传输以及电流驱动模式使之同时具有高速度、低噪声和低成本的优点。它被广泛应用于高速SerDes电路中，是高速串行传输的核心技术所在。CML高速串行接口电路的传输率可以达到几Gbps甚至几十Gbps，这主要取决于接收器和发送器所采用的制造工艺和设计方法。
发明内容
本发明要解决的技术问题是克服现有的缺陷，提供一种适用于高速串行接口的线性均衡器，能够用于高速串行接口传输中，能实现较大的高频增益，从而提高均衡性能。
为了解决上述技术问题，本发明提供了如下的技术方案：
本发明一种适用于高速串行接口的线性均衡器，包括由第一NMOS晶体管M1，第二NMOS晶体管M2组成的差分输入对管，由第三NMOS晶体管M3，第四NMOS晶体管M4组成的偏置电流源，一对差分输入信号VINP，VINN和一对差分输出信号VOUTP，VOUTN，还包括由可变电阻RS，可变电容CS组成的电容电阻负反馈均衡电路和由电阻RG和第五NMOS晶体管M5组成的有源电感与两个负载电阻RL共同形成输出负载，电容电阻负反馈均衡电路的可变电容CS和有源电感分别产生一个高于通道带宽的零点。
进一步地，第一NMOS晶体管M1和第二NMOS晶体管M2均为大小相同的NMOS晶体管，第一NMOS晶体管M1和第二NMOS晶体管M2的漏极分别接一对差分输出信号VOUTN，VOUTP的输出端，第一NMOS晶体管M1和第二NMOS晶体管M2的栅极分别接一对差分输入信号VINP，VINN的输入端，第一NMOS晶体管M1和第二NMOS晶体管M2的源极分别接偏置电流源管。
进一步地，第三NMOS晶体管M3和第四NMOS晶体管M4均为大小相同的NMOS晶体管，第三NMOS晶体管M3和第四NMOS晶体管M4的栅极相连并接到共同的偏置电压Vbias，第三NMOS晶体管M3和第四NMOS晶体管M4的漏极分别接第一NMOS晶体管M1和第二NMOS晶体管M2的源极，第三NMOS晶体管M3和第四NMOS晶体管M4的源极均接地。
进一步地，电容电阻负反馈均衡电路中可变电阻RS由通过栅极接控制电压Vctrl控制导通关闭的NMOS晶体管阵列组成，可变电容CS由漏极和源极短接的NMOS晶体管阵列组成，可变电阻RS和可变电容CS两端分别连接到第一NMOS晶体管M1和第二NMOS晶体管M2的源极。
进一步地，电容电阻负反馈均衡电路在传输函数所有极点之前产生一个零点，使电路的频率响应在零点之后上升，直至零点的作用被主极点抵消。
进一步地，有源电感两端分别接到第一NMOS晶体管M1和第二NMOS晶体管M2的漏极，两个负载电阻RL一端分别接到第一NMOS晶体管M1和第二NMOS晶体管M2的漏极，另一端接电源。
进一步地，有源电感中电阻RG一端接第一NMOS晶体管M1的漏极，另一端接第五NMOS晶体管M5的栅极；第五NMOS晶体管M5的栅极接电阻RG，第五NMOS晶体管M5的源极接第二NMOS晶体管M2的漏极，第五NMOS晶体管M5的漏极接第一NMOS晶体管M1的漏极。
进一步地，有源电感可以引入并联感性负载，从而抵消RC网络的部分容性，提高极点所对应的频率值，有效提高电路带宽。
本发明的有益效果：通过有源电感能够多产生一个高于通道带宽的零点，在高速串行数据传输的过程中提供更宽的带宽和更大的高频增益，提高均衡器性能，同时有效减少了集成电路芯片版图面积，降低了和功耗。
附图说明
图1是串行器-解串器(SerDes)的结构框图；
图2是传统的电阻电容源极负反馈线性均衡器电路图；
图3是本发明一种适用于高速串行接口的线性均衡器的结构框图；
图4是本发明的可变电容电阻实现电路图；
图5是改变设置调节线性均衡器的高低频增益交流分析图；
图6是传统的电阻电容源极负反馈线性均衡器的瞬态眼图；
图7是本发明加入电感后的线性均衡器瞬态眼图。
具体实施方式
本发明所列举的实施例，只是用于帮助理解本发明，不应理解为对本发明保护范围的限定，对于本技术领域的普通技术人员来说，在不脱离本发明思想的前提下，还可以对本发明进行改进和修饰，这些改进和修饰也落入本发明权利要求保护的范围内。
下面结合附图和具体实施例对本发明作进一步详细的说明。
本发明引入电感峰化技术，利用电感和输出节点电容谐振，进一步拓展带宽。图3是本发明一种适用于高速串行接口的线性均衡器，包括由第一NMOS晶体管M1，第二NMOS晶体管M2组成的差分输入对管；由第三NMOS晶体管M3，第四NMOS晶体管M4组成的偏置电流源；由可变电阻RS和可变电容CS构成的电容电阻负反馈均衡电路；由电阻RG和第五NMOS晶体管M5构成的有源电感与两个负载电阻RL共同形成输出负载。
本发明的线性均衡器电路的传输方程为：
式中：
|ωp1|＝(1+gm1RS/2)/(RSCS)
|ωz1|＝1/(RSCS)
|ωz2|＝2ω0/Q
其中gm1为M1和M2两个NMOS晶体管的跨导，S是拉普拉斯变换中的复频率，RL为负载电阻，CL为输出节点的总电容，包含了米勒电容的影响，RS为源极负反馈电阻(可变电阻)，CS为源极负反馈电容(可变电容)。
由RG和M5构成的有源电感，根据小信号分析得到：
本发明实施的线性均衡器会产生高于通道带宽的零点，这两个零点分别有可变电容CS和电感LP产生。这样就能够实现低频小增益，高频大增益，最终会提升电路的高频特性，提高有效带宽。
图4是本发明可变电容电阻实现电路图。在标准CMOS工艺下，可变电阻RS可以由一个工作在深线性区的MOS管实现，即在MOS管栅极接控制电压Vctrl来控制管子的打开与关断，管子打开之后沟道反型层的厚度来改变电阻的大小。当管子打开后，即处于深线性区，其等效电阻阻值为：
随着栅源电压的增大，沟道电阻减小。
可变电容CS采用压控的MOS变容管M6实现。当控制电压Vctrl降低时，MOS变容管M6关断，此时可变电阻阻值等于RS，MOS变容管M7，M8的电容值最大，表现在传输方程中为零点最小，低频出现衰减，增益提升最大。随着Vctrl的增加，可变电阻的阻值减小，同时MOS变容管M7，M8的电容值也减小，在传输方程中表现为零点增大，增益提升减小。当Vctrl超出了MOS变容管M6的调谐范围时，MOS变容管M7，M8的电容值不再随Vctrl的增加而减小，可变电阻也不再减小，故而零点不再增大。但是由于可变电阻的减小，使得低频部分增益提升，从而使得增益提升减小。
图5是改变设置调节线性均衡器的高低频增益交流分析图，改变源极负反馈电阻和电容的值将产生不同的频率响应。减小源极负反馈电阻的阻值能够提高低频部分的增益，增大源极负反馈电容的容值能够提高高频部分的增益，最大可以将高频增益提高到比低频增益约20dB。
图6、图7为传统线性均衡器与采用电感峰化技术后的瞬态眼图，与传统结构相比，本发明提出的均衡器将眼高从400mV左右提高到900mV，输出抖动从0.32UI降低为0.22UI。本发明的线性均衡器在-55℃到125℃，电压拉偏±10％情况下均衡正常工作。

Claims (6)

1.一种适用于高速串行接口的线性均衡器，包括由第一NMOS晶体管M1，第二NMOS晶体管M2组成的差分输入对管，由第三NMOS晶体管M3，第四NMOS晶体管M4组成的偏置电流源，一对差分输入信号VINP，VINN和一对差分输出信号VOUTP，VOUTN，其特征在于：还包括由可变电阻RS，可变电容CS组成的电容电阻负反馈均衡电路和由电阻RG和第五NMOS晶体管M5组成的有源电感与两个负载电阻RL共同形成输出负载，电容电阻负反馈均衡电路的可变电容CS和有源电感分别产生一个高于通道带宽的零点；
所述第一NMOS晶体管M1和第二NMOS晶体管M2均为大小相同的NMOS晶体管，第一NMOS晶体管M1和第二NMOS晶体管M2的漏极分别接一对差分输出信号VOUTN，VOUTP的输出端，第一NMOS晶体管M1和第二NMOS晶体管M2的栅极分别接一对差分输入信号VINP，VINN的输入端，第一NMOS晶体管M1和第二NMOS晶体管M2的源极分别接偏置电流源管；
所述第三NMOS晶体管M3和第四NMOS晶体管M4均为大小相同的NMOS晶体管，第三NMOS晶体管M3和第四NMOS晶体管M4的栅极相连并接到共同的偏置电压Vbias，第三NMOS晶体管M3和第四NMOS晶体管M4的漏极分别接第一NMOS晶体管M1和第二NMOS晶体管M2的源极，第三NMOS晶体管M3和第四NMOS晶体管M4的源极均接地。
2.根据权利要求1所述的适用于高速串行接口的线性均衡器，其特征在于：所述电容电阻负反馈均衡电路中可变电阻RS由通过栅极接控制电压Vctrl控制导通关闭的NMOS晶体管阵列组成，可变电容CS由漏极和源极短接的NMOS晶体管阵列组成，可变电阻RS和可变电容CS两端分别连接到第一NMOS晶体管M1和第二NMOS晶体管M2的源极。
3.根据权利要求2所述的适用于高速串行接口的线性均衡器，其特征在于：所述电容电阻负反馈均衡电路在传输函数所有极点之前产生一个零点，使电路的频率响应在零点之后上升，直至零点的作用被主极点抵消。
4.根据权利要求1所述的适用于高速串行接口的线性均衡器，其特征在于：所述有源电感两端分别接到第一NMOS晶体管M1和第二NMOS晶体管M2的漏极，两个负载电阻RL一端分别接到第一NMOS晶体管M1和第二NMOS晶体管M2的漏极，另一端接电源。
5.根据权利要求4所述的适用于高速串行接口的线性均衡器，其特征在于：所述有源电感中电阻RG一端接第一NMOS晶体管M1的漏极，另一端接第五NMOS晶体管M5的栅极；第五NMOS晶体管M5的栅极接电阻RG，第五NMOS晶体管M5的源极接第二NMOS晶体管M2的漏极，第五NMOS晶体管M5的漏极接第一NMOS晶体管M1的漏极。
6.根据权利要求4所述的适用于高速串行接口的线性均衡器，其特征在于：所述有源电感可以引入并联感性负载。
CN201610560555.0A 2016-07-15 2016-07-15 一种适用于高速串行接口的线性均衡器 Active CN106209709B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610560555.0A CN106209709B (zh) 2016-07-15 2016-07-15 一种适用于高速串行接口的线性均衡器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610560555.0A CN106209709B (zh) 2016-07-15 2016-07-15 一种适用于高速串行接口的线性均衡器

Publications (2)

Publication Number Publication Date
CN106209709A CN106209709A (zh) 2016-12-07
CN106209709B true CN106209709B (zh) 2019-03-19

Family

ID=57475805

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610560555.0A Active CN106209709B (zh) 2016-07-15 2016-07-15 一种适用于高速串行接口的线性均衡器

Country Status (1)

Country Link
CN (1) CN106209709B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108365846A (zh) * 2018-01-09 2018-08-03 浙江大学 一种基于有源电感变压器的电流模锁相环结构
CN108566349B (zh) * 2018-02-06 2023-07-21 桂林电子科技大学 一种高速低抖动模拟均衡器
CN108833317B (zh) * 2018-06-26 2021-06-25 重庆湃芯入微科技有限公司 一种基于线性均衡器的可调电容装置
CN109450471A (zh) 2018-10-15 2019-03-08 上海兆芯集成电路有限公司 接收器电路和增大带宽的方法
TWI741227B (zh) * 2018-11-13 2021-10-01 瑞鼎科技股份有限公司 接收器之輸入偵測電路及其運作方法
CN109671626B (zh) * 2018-12-12 2021-09-28 吉林华微电子股份有限公司 具有负反馈电容的igbt器件及制作方法
CN109905338B (zh) * 2019-01-25 2021-10-19 晶晨半导体(上海)股份有限公司 一种串行数据接收器的多级均衡器增益的控制方法
CN110022277B (zh) * 2019-05-09 2021-07-02 重庆大学 一种功耗可调节的连续时间线性均衡器
US10944602B1 (en) * 2019-09-11 2021-03-09 Analog Bits Inc. Passive linear equalizer for serial wireline receivers
CN110995187A (zh) * 2019-11-15 2020-04-10 芯创智（北京）微电子有限公司 一种应用于高速串行接口的低压宽带线性均衡器电路
CN111342835A (zh) * 2020-02-27 2020-06-26 成都泰格微电子研究所有限责任公司 一种用于jesd204b接口的serdes模块
CN112272152B (zh) * 2020-10-30 2022-10-14 南京邮电大学 一种高速自适应判决反馈均衡器结构
CN114489217A (zh) * 2020-11-11 2022-05-13 扬智科技股份有限公司 信号接收装置及其偏压校正电路
CN112653450A (zh) * 2020-12-05 2021-04-13 西安翔腾微电子科技有限公司 一种高速时钟数据驱动电路
CN114337597B (zh) * 2022-03-15 2022-05-27 北京国科天迅科技有限公司 多级均衡电路和信号处理电路板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103346778A (zh) * 2013-07-04 2013-10-09 北京大学 一种宽带线性均衡电路
CN103746671A (zh) * 2014-01-24 2014-04-23 南京邮电大学 一种高增益高补偿范围的均衡滤波器
CN205265629U (zh) * 2015-12-21 2016-05-25 东南大学 具有有源电感结构的前馈共栅跨阻放大器电路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103346778A (zh) * 2013-07-04 2013-10-09 北京大学 一种宽带线性均衡电路
CN103746671A (zh) * 2014-01-24 2014-04-23 南京邮电大学 一种高增益高补偿范围的均衡滤波器
CN205265629U (zh) * 2015-12-21 2016-05-25 东南大学 具有有源电感结构的前馈共栅跨阻放大器电路

Also Published As

Publication number Publication date
CN106209709A (zh) 2016-12-07

Similar Documents

Publication Publication Date Title
CN106209709B (zh) 一种适用于高速串行接口的线性均衡器
CN107094034B (zh) 用于高速接收器电路的增大增益的设备和计算系统
US10313165B2 (en) Finite impulse response analog receive filter with amplifier-based delay chain
US9608845B2 (en) Transmit apparatus and method
US20040239369A1 (en) Programmable peaking receiver and method
CN108183696B (zh) 一种低压高速可编程均衡电路
TWI713334B (zh) 高速低電壓串行鏈路接收器及其方法
CN103346778A (zh) 一种宽带线性均衡电路
CN106936740A (zh) 用于高数据速率应用的发射器输出驱动器电路及其操作方法
CN104796092A (zh) 均衡电路
CN103379063A (zh) 线性均衡器
TWI393366B (zh) A passive equalizer that uses a negative impedance to increase the gain
Choi et al. A 10-Gb/s receiver with a continuous-time linear equalizer and 1-tap decision-feedback equalizer
Aghighi et al. A low-power 10 to 15 Gb/s common-gate CTLE based on optimized active inductors
Chen et al. A high efficient CTLE for 12.5 Gbps receiver of JESD204B standard
Upadhyaya et al. A 16 Gbps 10: 1 serializer with active inductor based CTLE for high frequency boosting
CN111431618A (zh) 基于PAM4调制方式的BiCMOS光发射机驱动电路
Delshadpour et al. Low Power 20.625 Gbps Type-C USB3. 2/DPl. 4/Thunderbolt3 Combo Linear Redriver in 0.25 μm BiCMOS Technology
Gimeno et al. Continuous-time linear equalizer for multigigabit transmission through SI-POF in factory area networks
CN110781114B (zh) 一种高速串行接口接收端的宽带无源线性均衡器电路
Liao et al. A 40Gb/s CMOS serial-link receiver with adaptive equalization and CDR
US6933763B2 (en) Device and high speed receiver including such a device
Chen et al. Electrical backplane equalization using programmable analog zeros and folded active inductors
Momtaz et al. An 80mW 40Gb/s 7-tap T/2-spaced FFE in 65nm CMOS
Thota et al. A 16Gbps 3rd Order CTLE Design for Serial Links with High Channel Loss in 16nm FinFET

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant