CN106158817B - 薄膜覆晶封装结构及封装模块 - Google Patents

薄膜覆晶封装结构及封装模块 Download PDF

Info

Publication number
CN106158817B
CN106158817B CN201510454125.6A CN201510454125A CN106158817B CN 106158817 B CN106158817 B CN 106158817B CN 201510454125 A CN201510454125 A CN 201510454125A CN 106158817 B CN106158817 B CN 106158817B
Authority
CN
China
Prior art keywords
package
chip
conducting wire
flip chip
base plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510454125.6A
Other languages
English (en)
Other versions
CN106158817A (zh
Inventor
李明勋
陈崇龙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chipmos Technologies Inc
Original Assignee
Chipmos Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chipmos Technologies Inc filed Critical Chipmos Technologies Inc
Publication of CN106158817A publication Critical patent/CN106158817A/zh
Application granted granted Critical
Publication of CN106158817B publication Critical patent/CN106158817B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector

Abstract

本发明揭露了一种薄膜覆晶封装结构，包含可挠性基板、多条导线、防焊层、芯片、封装胶体以及至少一弯折定位机制。各导线具有一内引脚延伸至可挠性基板的芯片接合区内，防焊层局部覆盖导线并暴露出芯片接合区，芯片设置于芯片接合区中并与内引脚电性连接，封装胶体填充于芯片及可挠性基板之间。弯折定位机制包含形成于防焊层的凹陷，可减少弯折区导线易断裂的问题。

Description

薄膜覆晶封装结构及封装模块
技术领域
本发明关于一种薄膜覆晶封装结构及封装模块，并且特别地，本发明关于一种能避免可挠性基板的弯折区内导线断裂问题的薄膜覆晶封装结构及封装模块。
背景技术
薄膜覆晶(Chip On Film,COF)封装结构乃是一种将芯片封装于可挠性基板或是软性基板的技术，一般常用于液晶显示器(LCD)之中作为其驱动IC的封装之用。
请参阅图1A及图1B，图1A及图1B绘示现有技术的液晶显示器模块1的部分示意图。如图1A所示，液晶显示器模块1包含玻璃面板10、印刷电路板12以及薄膜覆晶封装结构14，其中，薄膜覆晶封装结构14分别以输入端及输出端的外引脚连接印刷电路板12及玻璃面板10，以于玻璃面板10上形成电场来驱动面板内部的液晶分子偏转。如图1B所示，液晶显示器模块1为了其空间设计，通常以薄膜覆晶封装技术将驱动IC封装在可挠性基板上而形成可弯折的薄膜覆晶封装结构14，因此，薄膜覆晶封装结构14会如图所示弯折而使印刷电路板12与玻璃面板10连接并重迭，以节省平面空间。
请参阅图1C，图1C绘示图1A的薄膜覆晶封装结构14的剖面图。如图1C所示，薄膜覆晶封装结构14包含可挠性基板140、芯片142、导线144、防焊层146以及封装胶体148。芯片142设置在可挠性基板140上预先规画出的芯片接合区中，并且藉由凸块与同样设置在可挠性基板140上的导线144的内引脚电性连接，而芯片142与可挠性基板140之间并填充封装胶体148以固定并保护上述结构，防焊层146则覆盖在芯片接合区外的导线144上以保护导线144。
现今的电子产品，尤其是行动装置，要求更轻薄的尺寸，故上述的薄膜覆晶封装结构14常需在狭小的空间内进行弯折。另一方面，电子装置朝向多功能化发展，芯片142的集成电路数量不断增加，因此可挠性基板140上的导线144数量也相应地需增加。然而，在有限的面积下，导线(引脚)数量增加表示每个导线的线宽必须缩小，线宽缩减的导线强度变弱，导致薄膜覆晶封装结构14弯折时很容易在弯折处产生引脚断裂的问题。
基于上述问题，有必要研发一种能降低或防止可挠性基板弯折时引脚易断裂的问题的薄膜覆晶封装结构，以符合现今或未来更高引脚数的需求。
发明内容
本发明的一范畴在于提供一种可降低导线(引脚)于弯折区易断裂的现象的薄膜覆晶封装结构。根据一具体实施例，本发明的薄膜覆晶封装结构包含可挠性基板、多条导线、防焊层、芯片、封装胶体及至少一弯折定位机制。可挠性基板具有第一表面，且第一表面上设有芯片接合区。多条导线设置可挠性基板的第一表面上，且各导线分别具有内引脚延伸至芯片接合区内。防焊层局部地覆盖导线，且暴露出芯片接合区。芯片设置在芯片接合区中，并与导线的内引脚电性连接。封装胶体填充于芯片与可挠性基板之间。弯折定位机制包含形成在防焊层上的凹陷。弯折定位机制可定位出此薄膜覆晶封装结构在后续制程中的弯折位置，并减少于弯折区的引脚断裂现象。
本发明的另一范畴在于提供一种封装模块。根据另一具体实施例，本发明的封装模块包含薄膜覆晶封装结构以及与薄膜覆晶封装结构电性连接的电路板。薄膜覆晶封装结构包含可挠性基板、多条导线、防焊层、芯片、封装胶体及至少一弯折定位机制。可挠性基板具有第一表面，且第一表面上设有芯片接合区。多条导线设置于可挠性基板的第一表面上，各导线分别具有延伸至芯片接合区中的内引脚以及与内引脚相对的外引脚。防焊层局部地覆盖导线，且暴露出芯片接合区及外引脚。芯片设置在芯片接合区中，并与各导线的内引脚电性连接。封装胶体填充于芯片与可挠性基板之间。弯折定位机制包含形成在防焊层上的凹陷。电路板与薄膜覆晶封装结构的部分外引脚电性连接。于本具体实施例中，薄膜覆晶封装结构折弯形成至少一弯折区，而弯折定位机制位于弯折区。弯折定位机制可定位出此封装模块的薄膜覆晶封装结构的弯折位置，并减少于弯折区的引脚断裂现象。
关于本发明的优点与精神可以藉由以下的发明详述以及所附附图得到进一步的了解。
附图说明
图1A绘示现有技术的液晶显示器模块的部分示意图。
图1B绘示现有技术的液晶显示器模块的部分示意图。
图1C绘示图1A的薄膜覆晶封装结构的剖面图。
图2A绘示根据本发明的一具体实施例的薄膜覆晶封装结构的俯视图。
图2B绘示图2A的薄膜覆晶封装结构的侧视剖面图。
图3绘示根据本发明的另一具体实施例的薄膜覆晶封装结构的俯视图。
图4绘示根据本发明的另一具体实施例的薄膜覆晶封装结构的侧视剖面图。
图5A绘示根据本发明的一具体实施例的封装模块的侧视剖面图。
图5B及图5C绘示根据本发明的不同具体实施例的薄膜覆晶封装结构弯折后的示意图。
具体实施方式
请一并参阅图2A及图2B，图2A绘示根据本发明的一具体实施例的薄膜覆晶封装结构2的俯视图，图2B则绘示图2A的薄膜覆晶封装结构2的侧视剖面图。如图2A及图2B所示，本具体实施例的薄膜覆晶封装结构2包含可挠性基板20、多条导线21、防焊层22、芯片23、封装胶体24以及弯折定位机制25。可挠性基板20具有第一表面200，并且第一表面200上形成有芯片接合区202。导线21设置于第一表面200上，并且各导线21的一侧具有内引脚211延伸至芯片接合区202内。防焊层22也设置在第一表面200上，防焊层22局部地覆盖导线21，并具有一开口暴露出芯片接合区202。一般而言，芯片接合区202即是由防焊层22的开口所界定。芯片23设置在芯片接合区202内，并藉由凸块230与各导线21的内引脚211电性连接。封装胶体24填充于芯片23及可挠性基板20之间，可帮助固定并保护芯片23、凸块230及各导线21的内引脚211。
弯折定位机制25包含形成在防焊层22的凹陷，通过弱化该区域的结构强度，使薄膜覆晶封装结构2容易在凹陷处形成弯折，换言之，可用来定位薄膜覆晶封装结构2于后续的应用时的弯折区。由于弯折区已经预先定位好，因此，在设计导线21时，可使导线21强度较弱的区段远离弯折区，或将导线21位于弯折区的区段作强化的设计，藉此可降低导线21因弯折受力而断裂的机率，此外，导线21在弯折区以外的部分也较不容易受到额外的力而产生形变导致断裂的机率增加。
在本具体实施例中，可挠性基板20具有相对的两长边204，导线21大致上沿着可挠性基板20的长边204延伸，并且各导线21在远离芯片接合区202的一侧具有外引脚212以电性接合电路板、液晶面板或其他电子装置。弯折定位机制25可沿着垂直于可挠性基板20的长边204的方向延伸，如图2A所示。为了不影响到芯片23与可挠性基板20的电性及机械性接合，弯折定位机制25与芯片接合区202之间所相隔的一最短距离D不小于2毫米(mm)。
在本具体实施例中，弯折定位机制25的凹陷为沿着垂直于可挠性基板20长边204的方向延伸且贯穿防焊层22的贯通开槽，然而，于实务中并不限定于此种贯通开槽。举例而言，请参阅图3，图3绘示根据本发明的另一具体实施例的薄膜覆晶封装结构3的俯视图。如图3所示，本具体实施例与上一具体实施例不同处，在于本具体实施例的弯折定位机制35的凹陷包含形成于防焊层32的多个凹槽，这些凹槽彼此间不相连并沿垂直于可挠性基板30的长边304的方向排列，且这些凹槽并未贯穿防焊层32。虽然本具体实施例的多个凹槽与前一具体实施例的单个贯通开槽并不相同，但同样可以达到定位弯折区及降低导线31于弯折区断裂机率的功能。本具体实施例的薄膜覆晶封装结构3的其他单元，与上一具体实施例的相对应单元大体上相同，故在此不再赘述。
请参阅图4，图4绘示根据本发明的另一具体实施例的薄膜覆晶封装结构4的侧视剖面图。如图4所示，本具体实施例与上述具体实施例不同处，在于本具体实施例的弯折定位机制45除了形成于防焊层42的凹陷外，还包含有弹性材料450填充于凹陷中。弹性材料450为绝缘材料。相较于防焊层42，弹性材料450具有较佳的弹性及挠曲性，使得薄膜覆晶封装结构4容易在填充有弹性材料450的凹陷处形成弯折，藉此定位出薄膜覆晶封装结构4于后续的应用时的弯折区，并保护位于弯折区的导线41以降低导线41因弯折受力而断裂的机率。同样地，本具体实施例的薄膜覆晶封装结构4的其他单元与上述具体实施例的相对应单元大体上相同，故在此不再赘述。
请参阅图5A，图5A绘示根据本发明的一具体实施例的封装模块5的侧视剖面图。如图5A所示，封装模块5包含薄膜覆晶封装结构50、电路板52以及玻璃面板G，其中薄膜覆晶封装结构50的一侧与电路板52互相电性连接，并且弯折使另一侧电性连接到液晶显示器的玻璃面板G，以对玻璃面板G提供电场使玻璃面板G内的液晶分子偏转；或者，于实务中，薄膜覆晶封装结构50也可电性连接到除了玻璃面板G之外的电子装置，使得电路板52及薄膜覆晶封装结构50可与电子装置进行沟通。
在本具体实施例中，薄膜覆晶封装结构50包含可挠性基板500、多条导线501、防焊层502、芯片503、封装胶体504以及至少一弯折定位机制505。可挠性基板500具有第一表面5000，且第一表面5000上设有芯片接合区5002。导线501设置在第一表面5000上，并具有相对的内引脚5011及外引脚5012，其中内引脚5011延伸至芯片接合区5002中，外引脚5012则朝远离芯片接合区5002的方向延伸。防焊层502局部覆盖于导线501上，并暴露出芯片接合区5002与导线501的外引脚5012，而暴露出的外引脚5012与电路板52及玻璃面板G电性连接。芯片503设置在芯片接合区5002中，并通过凸块5030与导线501的内引脚5011电性连接，芯片503与可挠性基板500之间填充有封装胶体504。
在本具体实施例中，弯折定位机制505包含形成于防焊层502上的凹陷。弯折定位机制505的凹陷可使得薄膜覆晶封装结构50折弯形成弯折区时，弯折定位机制505刚好位于弯折区，换言之，弯折定位机制505可帮助定位薄膜覆晶封装结构50在后续的应用时的弯折区。与前述具体实施例相同地，由于弯折区已经预先定位好，因此于设计导线501时，可使导线501强度较弱的区段远离弯折区，或将导线501位于弯折区的区段作强化的设计，藉此降低导线501在弯折区断裂的机率，且导线501在弯折区以外的部分也较不容易受到额外的力而产生形变导致断裂的机率增加。
在实务中，封装模块5的薄膜覆晶封装结构50根据弯折的方式及角度不同，可设置一个或多于一个的弯折定位机制505。此外，弯折定位机制505的凹陷可为沿着垂直于可挠性基板500的长边的方向延伸的贯通开槽，或沿着垂直于可挠性基板500的长边的方向排列的多个不相连凹槽。弯折定位机制505的凹陷内也可填充弹性材料，除提供较佳的挠曲性也可保护位于弯折区的导线501。弯折定位机制505与芯片接合区5002间具有一最短距离使得芯片503与可挠性基板500的电性及机械性接合不会受影响，而在实务中，此最短距离不小于2毫米。
在图5A中，薄膜覆晶封装结构50包含两个弯折定位机制505。图5A的薄膜覆晶封装结构50的一侧须弯折180度，由于弯折的范围较大，因此薄膜覆晶封装结构50可包含两个弯折定位机制505，分别位于两个约呈90度的弯折区即可达成如图示的弯折方式。然而，实务中并不限定于图5A所示的数量，而是视薄膜覆晶封装结构所需弯折的形状以及弯折程度而设置不同数量的弯折定位机制。请参阅图5B及图5C，图5B及图5C绘示根据本发明的不同具体实施例的薄膜覆晶封装结构50弯折后的示意图。如图5B所示，薄膜覆晶封装结构50的一侧同样弯折180度，由于弯折的范围较小，因此仅设置一个弯折定位机制505，即单个弯折区即形成接近180度的弯折，达成如图示的弯折方式。更甚者，如图5C所示，薄膜覆晶封装结构50可多次弯折，并于每个预定弯折区皆设置弯折定位机制505。于图5C的具体实施例中，弯折后而重迭的可挠性基板500之间更可设置补强板506作为支撑之用，特别是在对应芯片503的位置设置补强板506，以提供芯片支撑效果。在实务中，补强板可设置于薄膜覆晶封装结构弯折后任何可能的结构不稳定处，并不限定于图5C的具体实施例所示的位置。
综上所述，本发明的薄膜覆晶封装结构及封装模块具有弯折定位机制，可预先定位薄膜覆晶封装结构于后续工艺中折弯形成的弯折区。基于薄膜覆晶封装结构的弯折区已经预先定位好，因此，于设计导线时，可使导线强度较弱的区段远离弯折区，或将导线位于弯折区的区段作强化的设计，藉此可降低导线因弯折受力而断裂的机率。本发明的薄膜覆晶封装结构及封装模块可解决薄膜覆晶封装结构中线宽变窄的导线易于弯折时受力断裂的问题，适用于现今及未来薄膜覆晶封装结构的高脚数、微间距与窄线宽的趋势。
藉由以上较佳具体实施例的详述，希望能更加清楚描述本发明的特征与精神，而并非以上述所揭露的较佳具体实施例来对本发明的范畴加以限制。相反地，其目的是希望能涵盖各种改变及具相等性的安排于本发明所欲申请的专利范围的范畴内。
【符号说明】
1：液晶显示器模块
10：玻璃面板
12：印刷电路板
14：薄膜覆晶封装结构
140：可挠性基板
142：芯片
144：导线
146：防焊层
148：封装胶体
2、3、4、50：薄膜覆晶封装结构
20、30、40、500：可挠性基板
21、31、41、501：导线
22、32、42、502：防焊层
23、33、43、503：芯片
24、34、44、504：封装胶体
25、35、45、505：弯折定位机制
5：封装模块
506：补强板
200、300、400、5000：第一表面
202、302、402、5002：芯片接合区
230、430、5030：凸块
450：弹性材料
52：电路板
G：玻璃面板
211、311、411、5011：内引脚
212、312、412、5012：外引脚
204、304：长边
D：最短距离

Claims (10)

1.一种薄膜覆晶封装结构，包含：
一可挠性基板，具有一第一表面，该第一表面上具有一芯片接合区；
多条导线，设置于该可挠性基板的该第一表面上，各导线具有一内引脚，各内引脚延伸至该芯片接合区内；
一防焊层，局部覆盖所述多条导线并暴露出该芯片接合区；
一芯片，设置于该芯片接合区中并与所述多条导线的内引脚电性连接；
一封装胶体，填充于该芯片与该可挠性基板之间；以及
至少一弯折定位机制，包含形成于该防焊层的一凹陷以及一弹性材料，该弹性材料填充于该凹陷中。
2.如权利要求1所述的薄膜覆晶封装结构，其特征在于，该弯折定位机制与该芯片接合区之间的最短距离不小于2毫米。
3.如权利要求1所述的薄膜覆晶封装结构，其特征在于，该可挠性基板具有相对的二个长边，所述多条导线大致上沿着所述长边延伸，该至少一弯折定位机制沿垂直所述长边的方向延伸。
4.如权利要求3所述的薄膜覆晶封装结构，其特征在于，该至少一弯折定位机制的该凹陷为沿垂直所述长边的方向延伸的一贯通开槽。
5.如权利要求3所述的薄膜覆晶封装结构，其特征在于，该至少一弯折定位机制的该凹陷包含多个凹槽，所述多个凹槽彼此不相连且沿着垂直所述长边的方向排列。
6.一种封装模块，包含：
一薄膜覆晶封装结构，包含：
一可挠性基板，具有一第一表面，该第一表面上具有一芯片接合区；
多条导线，设置于该可挠性基板的该第一表面上，所述多条导线具有相对的一内引脚及一外引脚，各内引脚延伸至该芯片接合区内；
一防焊层，局部覆盖所述多条导线并暴露出该芯片接合区及所述外引脚；
一芯片，设置于该芯片接合区中并与所述多条导线的所述内引脚电性连接；
一封装胶体，填充于该芯片与该可挠性基板之间；以及
至少一弯折定位机制，包含形成于该防焊层的一凹陷以及一弹性材料，该弹性材料填充于该凹陷中；以及
一电路板，与该薄膜覆晶封装结构的部分所述外引脚电性连接；
其中，该薄膜覆晶封装结构折弯形成至少一弯折区，并且该至少一弯折定位机制位于该至少一弯折区。
7.如权利要求6所述的封装模块，其特征在于，该弯折定位机制与该芯片接合区之间的最短距离不小于2毫米。
8.如权利要求6所述的封装模块，其特征在于，该可挠性基板具有相对的二个长边，所述多条导线大致上沿着所述长边延伸，该至少一弯折定位机制沿垂直所述长边的方向延伸。
9.如权利要求8所述的封装模块，其特征在于，该至少一弯折定位机制的该凹陷为沿垂直所述长边的方向延伸的一贯通开槽。
10.如权利要求8所述的封装模块，其特征在于，该至少一弯折定位机制的该凹陷包含多个凹槽，所述多个凹槽彼此不相连且沿着垂直所述长边的方向排列。
CN201510454125.6A 2015-05-13 2015-07-29 薄膜覆晶封装结构及封装模块 Active CN106158817B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW104115192 2015-05-13
TW104115192A TWI567892B (zh) 2015-05-13 2015-05-13 薄膜覆晶封裝結構及封裝模組

Publications (2)

Publication Number Publication Date
CN106158817A CN106158817A (zh) 2016-11-23
CN106158817B true CN106158817B (zh) 2018-09-28

Family

ID=57348325

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510454125.6A Active CN106158817B (zh) 2015-05-13 2015-07-29 薄膜覆晶封装结构及封装模块

Country Status (2)

Country Link
CN (1) CN106158817B (zh)
TW (1) TWI567892B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108122899A (zh) * 2017-12-25 2018-06-05 南昌易美光电科技有限公司 垂直结构芯片串联结构及串联方法
TWI646637B (zh) 2018-02-13 2019-01-01 頎邦科技股份有限公司 薄膜覆晶封裝結構及其可撓性基板
CN112640097A (zh) * 2018-11-30 2021-04-09 深圳市柔宇科技股份有限公司 覆晶薄膜模组、显示面板及显示装置
CN111755434A (zh) * 2019-03-27 2020-10-09 力晶积成电子制造股份有限公司 半导体封装
CN111755620A (zh) 2019-03-27 2020-10-09 力晶积成电子制造股份有限公司 半导体封装
CN110323201B (zh) * 2019-05-10 2021-10-26 颀中科技（苏州）有限公司 柔性线路板与覆晶薄膜封装结构
CN110480156A (zh) * 2019-09-11 2019-11-22 深圳市集银科技有限公司 Cof折弯方法及切割机
TWI726441B (zh) * 2019-10-08 2021-05-01 南茂科技股份有限公司 可撓性線路基板及薄膜覆晶封裝結構
TWI720728B (zh) * 2019-12-12 2021-03-01 南茂科技股份有限公司 薄膜覆晶封裝結構和其製作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6555755B1 (en) * 1999-01-26 2003-04-29 Seiko Epson Corporation Flexible interconnecting substrate and method of manufacturing the same, film carrier, tape-shaped semiconductor device, semiconductor device, circuit board, and electronic equipment
CN101820718A (zh) * 2009-01-30 2010-09-01 欧陆汽车有限责任公司 用于刚柔结合电路板的阻焊漆层

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3792554B2 (ja) * 2001-03-26 2006-07-05 シャープ株式会社 表示モジュール及びフレキシブル配線板の接続方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6555755B1 (en) * 1999-01-26 2003-04-29 Seiko Epson Corporation Flexible interconnecting substrate and method of manufacturing the same, film carrier, tape-shaped semiconductor device, semiconductor device, circuit board, and electronic equipment
CN101820718A (zh) * 2009-01-30 2010-09-01 欧陆汽车有限责任公司 用于刚柔结合电路板的阻焊漆层

Also Published As

Publication number Publication date
CN106158817A (zh) 2016-11-23
TW201640632A (zh) 2016-11-16
TWI567892B (zh) 2017-01-21

Similar Documents

Publication Publication Date Title
CN106158817B (zh) 薄膜覆晶封装结构及封装模块
CN107799929B (zh) 显示装置及其制造方法
US9113545B2 (en) Tape wiring substrate and chip-on-film package including the same
EP3261142A1 (en) Display device having a bending region
CN108241240A (zh) 一种显示面板以及显示装置
CN107247373A (zh) 显示面板和显示装置
US10314172B2 (en) Flexible substrate and display device
US9887254B2 (en) Double-side OLED display
WO2020113838A1 (zh) 显示面板
TWI509750B (zh) 多晶片捲帶封裝結構
WO2017088235A1 (zh) 软板上芯片构造及具有该软板上芯片构造的液晶面板
US8836093B2 (en) Lead frame and flip chip package device thereof
KR20160020181A (ko) 벤딩부를 갖는 칩 온 필름 패키지
KR102446203B1 (ko) 구동칩 및 이를 포함하는 표시 장치
JP2012164846A (ja) 半導体装置、半導体装置の製造方法、及び表示装置
CN111430421A (zh) 显示装置及其制造方法
KR20200102622A (ko) 표시 장치
WO2005067398A2 (en) Driver chip and display apparatus
US20110261541A1 (en) Driving device, display panel module, display apparatus, and method of manufacturing driving device
KR20200110490A (ko) 표시 장치
CN103972201A (zh) 封装结构与显示模组
CN109559643A (zh) 一种显示面板
CN112436033A (zh) 显示装置和印刷电路板
US20140284562A1 (en) Organic light emitting diode display
CN111354265B (zh) 显示面板和显示面板的制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant