CN105990223A - 一种形成超低介电常数介质层的方法 - Google Patents
一种形成超低介电常数介质层的方法 Download PDFInfo
- Publication number
- CN105990223A CN105990223A CN201510058564.5A CN201510058564A CN105990223A CN 105990223 A CN105990223 A CN 105990223A CN 201510058564 A CN201510058564 A CN 201510058564A CN 105990223 A CN105990223 A CN 105990223A
- Authority
- CN
- China
- Prior art keywords
- layer
- dielectric
- medium layer
- etching
- dielectric layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明涉及半导体制造技术领域，尤其涉及一种形成超低介电常数介质层的方法，通过在CMP工艺后对第一介质层进行回刻蚀，以使得互连线的部分表面凸起于第一介质层的上表面，并旋涂双嵌段共聚物覆盖第一介质层的上表面以及互连线暴露的表面，然后对该双嵌段共聚物进行自组装处理形成交替布局的多条第一单体和多条第二单体，凸起于第一介质层表面的部分互连线成为自组装过程的指导图形，刻蚀去除第一单体后，以第二单体为掩膜对互连线间的介质进行刻蚀，以形成具有均匀、规则的空气间隙的超低介电常数介质层，从而有效改善了超低介电常数损伤，同时形成的强互连结构可以有效的降低电阻电容效应。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种形成超低介电常数介质层的方法。
背景技术
随着半导体制造技术的发展，CMOS按比例缩小到28nm及其以下技术节点，为了减少线宽缩小而带来的RC(Resistance-Capacitance，电阻电容)延迟现象，通常采用低介电常数(low k)和超低介电常数(ultra-low k)的介质层作为后段金属互连线制程(BEOL)中的层间介质层(Inter Layer Dielectric，简称ILD)。而直接采用多孔的超低介电常数介质层作为层间介质层，干法刻蚀、湿法刻蚀以及CMP工艺不可避免的会导致超低介电常数损伤，甚至还会产生CMP研磨过度或其他可靠性问题。
因此如何找到一种降低电介质层介电常数的方法以形成具有均匀(uniform)、规则(ordered)的空气间隙(air gap)的超低介电常数介质层成为本领域技术人员致力研究的方向。
发明内容
针对上述存在的问题，本发明公开了一种形成超低介电常数介质层的方法。
一种形成超低介电常数介质层的方法，其特征在于，包括以下步骤：
提供一半导体结构，所述半导体结构包括衬底和位于所述衬底之上的第一介质层，且所述第一介质层中设置有若干互连线；
部分刻蚀所述第一介质层，以使得所述互连线的部分表面凸起于所述第一介质层的上表面；
旋涂双嵌段共聚物覆盖所述第一介质层的上表面以及所述互连线暴露的表面；
对所述双嵌段共聚物进行自组装处理，以形成交替布局的多条第一单体和多条第二单体，并去除所述多条第一单体；
以所述多条第二单体为掩膜刻蚀所述第一介质层，以于所述第一介质层中形成若干开口，并去除所述第二单体；
沉积第二刻蚀阻挡层，所述第二刻蚀阻挡层覆盖所述第一介质层的上表面以及所述互连线暴露的表面，以封闭所述开口形成纳米级间隙。
上述的形成超低介电常数介质层的方法，其中，所述方法还包括：
于所述第一介质层之上形成硬质掩膜层，并回蚀所述硬质掩膜层以暴露所述互连线以及位于所述互连线之间的第一介质层的上表面；
以剩余的所述硬质掩膜层为掩膜刻蚀所述第一介质层，以使得所述互连线的部分表面凸起于所述第一介质层的上表面。
上述的形成超低介电常数介质层的方法，其中，所述半导体结构还包括第一刻蚀阻挡层，所述第一刻蚀阻挡层位于所述衬底和所述第一介质层之间，以将所述衬底和所述第一介质层予以隔离。
上述的形成超低介电常数介质层的方法，其中，所述半导体结构为单大马士革后端互联结构或双大马士革后端互联结构；
当所述半导体结构为单大马士革后端互联结构时，所述互连线依次贯穿所述第一介质层和所述第一刻蚀阻挡层并延伸至所述衬底中；
当所述半导体结构为双大马士革后端互联结构时，所述互连线嵌入设置于所述第一介质层中，并通过部分所述第一介质层将所述互连线与所述第一刻蚀阻挡层隔离。
上述的形成超低介电常数介质层的方法，其中，当所述半导体结构为双大马士革后端互联结构时，所述方法还包括：
于所述衬底的上表面沉积所述第一刻蚀阻挡层后，在该第一刻蚀阻挡层的上表面制备所述第一介质层；
部分刻蚀所述第一介质层，以于所述第一介质层中形成若干第一凹槽，并通过部分所述第一介质层将所述若干第一凹槽与所述第一刻蚀阻挡层隔离；
于所述若干第一凹槽中充满金属后，对所述金属进行平坦化工艺，以在每个所述第一凹槽中形成一所述互连线。
上述的形成超低介电常数介质层的方法，其中，当所述半导体结构为单大马士革后端互联结构时，所述方法还包括：
于所述衬底的上表面沉积所述第一刻蚀阻挡层后，在该第一刻蚀阻挡层的上表面制备所述第一介质层；
依次部分刻蚀所述第一介质层、所述第一刻蚀阻挡层至所述衬底中，以形成若干第二凹槽；
于所述若干第二凹槽中充满金属后，对所述金属进行平坦化工艺，以在每个所述第二凹槽中形成一所述互连线。
上述的形成超低介电常数介质层的方法，其中，所述第一刻蚀阻挡层和/或所述第二刻蚀阻挡层的材质为二氧化硅、氮化硅、氮氧化硅、碳化硅以及含碳氮化硅中的一种或多种。
上述的形成超低介电常数介质层的方法，其中，所述自组装处理包括：
对所述双嵌段共聚物进行退火处理，以使得所述双嵌段共聚物转变为交替布局的所述多条第一单体和所述多条第二单体。
上述的形成超低介电常数介质层的方法，其中，在小于或等于200℃的温度条件下进行所述退火处理。
上述的形成超低介电常数介质层的方法，其中，所述双嵌段共聚物为聚苯乙烯-聚甲基丙烯酸甲酯嵌段共聚物。
上述的形成超低介电常数介质层的方法，其中，所述第一单体为聚甲基丙烯酸甲酯，所述第二单体为聚苯乙烯。
上述的形成超低介电常数介质层的方法，其中，所述开口的直径为15-25nm。
上述的形成超低介电常数介质层的方法，其中，采用基于C-F的干法刻蚀工艺以所述第二单体为掩膜刻蚀所述第一介质层。
上述的形成超低介电常数介质层的方法，其中，所述开口的底部位于所述第一介质层中。
上述的形成超低介电常数介质层的方法，其中，所述开口将所述刻蚀阻挡层的部分上表面予以暴露。
上述的形成超低介电常数介质层的方法，其中，所述方法还包括：
沉积第二刻蚀阻挡层以将所述第一介质层的上表面以及所述互连线裸露的表面予以覆盖后，沉积第二介质层覆盖所述第二刻蚀阻挡层的上表面。
上述发明具有如下优点或者有益效果：
本发明公开的形成超低介电常数介质层的方法，通过在CMP工艺后对第一介质层进行回刻蚀，以使得互连线的部分表面凸起于第一介质层的上表面，并旋涂双嵌段共聚物覆盖第一介质层的上表面以及互连线暴露的表面，然后对该双嵌段共聚物进行自组装处理形成交替布局的多条第一单体和多条第二单体，凸起于第一介质层表面的部分互连线成为自组装过程的指导图形(guiding patterning)，刻蚀去除第一单体后，以第二单体为掩膜对互连线间的介质进行刻蚀，以形成具有均匀、规则的空气间隙的超低介电常数介质层，从而有效改善了超低介电常数损伤，同时形成的强互连结构(Robust interconnects)可以有效的降低电阻电容效应(lower RC performance)。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。
图1a-1l是本发明一实施例中形成超低介电常数介质层的流程示意图；
图2a-2m是本发明另一实施例中形成超低介电常数介质层的流程示意图。
具体实施方式
下面结合附图和具体的实施例对本发明作进一步的说明，但是不作为本发明的限定。
实施例一：
如图1a-1l所示，本实施例涉及一种形成超低介电常数介质层的方法，包括以下步骤：
步骤一、提供一衬底101，该衬底101中已经形成有若干半导体器件(图中未示出)，如图1a所示的结构。
步骤二、沉积第一刻蚀阻挡层(the etch stop layer，简称ESL)102以将衬底101的上表面予以覆盖，优选的，该第一刻蚀阻挡层102的材质可以为二氧化硅(silicon oxide)或氮化硅(silicon nitride)或氮氧化硅(silicon oxynitride)或碳化硅(SiC)或含碳氮化硅(SiCN)等中的一种或多种(combinations)，并可采用化学气相沉积法沉积该第一刻蚀阻挡层102，如图1b所示的结构。
步骤三、继续沉积第一介质层103覆盖该第一刻蚀阻挡层102的上表面，如图1c所示的结构。
步骤四、后端互联结构可以为单大马士革后端互联结构或双大马士革后端互联结构；当后端互联结构为双大马士革后端互联结构时，部分刻蚀第一介质层103，以于所述第一介质层103中形成若干第一凹槽104，并通过部分第一介质层103将第一凹槽104与第一刻蚀阻挡层隔离；优选的，采用干法刻蚀工艺刻蚀第一介质层103以于该第一介质层103中形成若干第一凹槽104，且若干第一凹槽104相互平行，如图1d(1)所示的结构；当后端互联结构为单大马士革后端互联结构时，依次部分刻蚀第一介质层103、第一刻蚀阻挡层102至衬底101中，以形成若干第二凹槽104′，如图1d(2)所示的结构。
步骤五、于若干第一凹槽104(或第二凹槽104＇)中充满金属后，对金属进行平坦化工艺，以在每个第一凹槽104(或第二凹槽104＇)中形成一互连线105(或互连线104＇)，平坦化工艺后，互连线105(或互连线104＇)的上表面与剩余的第一介质层103＇的上表面平齐；其中，衬底101(剩余的衬底101＇)、第一刻蚀阻挡层102(剩余的第一刻蚀阻挡层102＇)、剩余的第一介质层103＇以及互连线105(或互连线104＇)构成一半导体结构；优选的，该金属为Cu，且采用电镀或沉积的方式于第一凹槽104(或第二凹槽104＇)中充满Cu，如图1e(1)(当后端互联结构为双大马士革后端互联结构时)和图1e(2)(当后端互联结构为单大马士革后端互联结构时)所示的结构；由于在本发明中，无论后端互联结构为单大马士革后端互联结构或双大马士革后端互联结构，其后续形成超低介电常数介质层的步骤均相同，因此为避免重复，在本发明的实施例中，仅以后端互联结构为双大马士革后端互联结构为例来继续对本发明进行详细的阐述。
步骤六、回蚀剩余的第一介质层103＇，以使得互连线105的部分表面凸起于刻蚀后剩余的第一介质层103″的上表面，该回蚀区域(即回蚀剩余的第一介质层103＇的区域)可以通过光刻(litho)进行定义，也可以不做限定；在本实施例中，该回蚀区域包括互连线105所在的区域以及位于最外侧的互连线105之外的第一介质层区域，如图1f所示的结构。
步骤七、旋涂双嵌段共聚物106覆盖刻蚀后剩余的第一介质层103″的上表面以及互连线105暴露的表面，该双嵌段共聚物包括第一单体和第二单体；在本发明的实施例中，该双嵌段共聚物106优选为聚苯乙烯-聚甲基丙烯酸甲酯嵌段共聚物，优选的，第一单体为聚甲基丙烯酸甲酯，第二单体为聚苯乙烯；如图1g所示的结构。
步骤八、对上述双嵌段共聚物106进行自组装处理，以形成交替布局的多条第一单体和多条第二单体，同时凸起于剩余的第一介质层103″表面的部分互连线105成为自组装过程的指导图形(guidingpatterning)，此时，进行自组装处理后的双嵌段共聚物包括106＇交替布局的多条第一单体和多条第二单体；优选的，在小于或等于200℃(例如100℃、150℃、180℃或200℃等)的温度条件下对上述双嵌段共聚物106进行退火工艺，以形成交替布局的多条第一单体和多条第二单体；如图1h所示的结构。
步骤九、对进行自组装处理后的双嵌段共聚物包括106＇进行选择性刻蚀，去除第一单体，仅剩余第二单体106″，如图1i所示的结构。
步骤十、采用第二单体106″作为掩膜刻蚀上述剩余的第一介质层103″，以于剩余的第一介质层103″中形成若干开口(该开口的宽度远小于该开口的深度)后，去除第二单体106″，形成若干开口后的剩余的第一介质层103″构成介质层107，由于凸起于剩余的第一介质层103″表面的部分互连线105成为自组装过程的指导图形，从而可以准确的对互连线105间的介质进行刻蚀；在本发明的实施例中，该开口的开口部的宽度仅为20nm左右，即该开口的直径可以的15-25nm(例如15nm，18nm，20nm或25nm等)；优选的，基于C-F的干法刻蚀工艺(由CF4、CHF3等含碳、氟的气体解离后形成的等离子体)刻蚀上述剩余的第一介质层103″，当然，也可以选用例如SF6等介质刻蚀气体；在本发明的实施例中，该开口的底部可以位于介质层107中，在本发明的其他实施例中，该开口的底部也可以为第一刻蚀阻挡层102的部分上表面，即该开口将第一刻蚀阻挡层102的部分上表面予以暴露，从而可以进一步的降低介质层107的介电常数，如图1j所示的结构。
步骤十一、于介质层107上方沉积第二刻蚀停止层108，第二刻蚀停止层108覆盖介质层107的上表面以及互连线105裸露的表面，以封闭介质层107中开口形成纳米级间隙(也可以称之为空气间隙(air gap))，从而降低了介质层的K值，这是由于介质层107中开口的开口部的宽度仅为20nm左右，普通的CVD制程是无法填充进去的，因此于介质层107上方沉积第二刻蚀停止层108后，介质层107中的开口闭合形成纳米级间隙，即空气间隙，在本发明的实施例中介质层107中的开口闭合形成纳米级间隙后，具有纳米级间隙的介质层107的介电常数小于207；优选的，该第二刻蚀阻挡层108的材质可以为二氧化硅(silicon oxide)或氮化硅(silicon nitride)或氮氧化硅(silicon oxynitride)或碳化硅(SiC)或含碳氮化硅(SiCN)等中的一种或多种(combinations)，并可采用化学气相沉积法于介质层107上方沉积第二刻蚀停止层108，如图1h所示的结构。
步骤十二、继续沉积第二介质层109以将该第二刻蚀停止层108的上表面予以覆盖，如图1l所示的结构。
实施例二：
如图2a-2m所示，本实施例涉及一种形成超低介电常数介质层的方法，包括以下步骤：
步骤一、如图2a-2e所示(其中，图2d包括图2d(1)和图2d(2)；图2e包括图2e(1)和图2e(2))，提供一衬底201，于该衬底201上依次沉积第一刻蚀阻挡层202以及第一介质层203，当后端互联结构为双大马士革后端互联结构时，部分刻蚀第一介质层203以于第一介质层203中形成若干第一凹槽204；当后端互联结构为单大马士革后端互联结构时，依次部分刻蚀第一介质层203、第一刻蚀阻挡层202至衬底201中，以形成若干第二凹槽204′；之后于第一凹槽204(或第二凹槽204′)中填充金属后，并进行CMP工艺于每个第一凹槽204(或第二凹槽204′)中形成一互连线205(或互连线205′)，具体步骤请参照实施例一中步骤一至步骤五相同，相关细节在此便不予赘述；为避免重复，与实施例一相同，在后续的步骤中，本实施例同样仅以后端互联结构为双大马士革后端互联结构为例来继续对本发明进行详细的阐述。
步骤二、于上述剩余的第一介质层203＇上方沉积一硬质掩膜层210，优选的，该硬质掩膜层的材质为氮化硅或二氧化硅等，如图2f所示的结构。
步骤三、回蚀硬质掩膜层210以暴露互连线的上表面以及位于互连线205之间的剩余的第一介质层203＇的上表面，并以剩余的硬质掩膜层210＇为掩膜刻蚀剩余的第一介质层203＇，以使得互连线205的部分表面凸起于第二次刻蚀后剩余的第一介质层203″的上表面；在本发明的实施例中，回蚀硬质掩膜层210后，仅暴露位于最外侧的两个互连线205之间的剩余的第一介质层203＇的上表面和互连线的上表面；因此位于最外侧的两个互连线205之外的剩余的第一介质层203＇均未被刻蚀，优选的，采用干法刻蚀回蚀硬质掩膜层210以暴露互连线以及位于互连线205之间的剩余的第一介质层203＇的上表面，如图2g所示的结构。
步骤四、旋涂双嵌段共聚物206覆盖剩余的硬质掩膜层210＇、第二次刻蚀后剩余的第一介质层203″暴露的上表面以及互连线105暴露的表面，该双嵌段共聚物包括第一单体和第二单体；在本发明的实施例中，该双嵌段共聚物206优选为聚苯乙烯-聚甲基丙烯酸甲酯嵌段共聚物，第一单体为聚甲基丙烯酸甲酯，第二单体为聚苯乙烯；如图2h所示的结构。
步骤五、对上述双嵌段共聚物206进行自组装处理，以形成交替布局的多条第一单体和多条第二单体，此时，进行自组装处理后的双嵌段共聚物包括206＇交替布局的多条第一单体和多条第二单体；优选的，在小于或等于200℃(例如100℃、150℃、180℃或200℃等)的温度条件下对上述双嵌段共聚物206进行退火工艺，以形成交替布局的多条第一单体和多条第二单体；如图2i所示的结构。
步骤六、对进行自组装处理后的双嵌段共聚物包括206＇进行选择性刻蚀，去除第一单体，仅剩余第二单体206″，如图2j所示的结构。
步骤七、采用第二单体206″作为掩膜刻蚀上述第二次刻蚀后剩余的第一介质层203″中暴露的部分，即未被剩余的硬质掩膜层210＇覆盖的部分，以于第二次刻蚀后剩余的第一介质层203″中形成若干开口后，去除第二单体206″和剩余的硬质掩膜层210＇，具有若干开口的第二次刻蚀后剩余的第一介质层203″构成介质层207，由于凸起于剩余的第一介质层203″表面的部分互连线205成为自组装过程的指导图形，从而可以准确的对互连线205间的介质进行刻蚀；在本发明的实施例中该开口的开口部的宽度仅为20nm左右，该开口的直径可以为15-25nm；进一步的，该开口的底部可以位于介质层207中，该开口的底部也可以为第一刻蚀阻挡层202的部分上表面，即该开口将第一刻蚀阻挡层202的部分上表面予以暴露，从而可以进一步的降低介质层107的介电常数，相关参数和细节请参照实施例一中步骤十，如图2k所示的结构。
步骤八、如图2l-2m所示，于介质层207上方沉积第二刻蚀停止层208，第二刻蚀停止层208覆盖介质层207的上表面以及互连线205裸露的表面，以封闭介质层207中的开口形成纳米间隙后，继续沉积第二介质层209以将该第二刻蚀停止层208的上表面予以覆盖，具体步骤请参照实施例一中步骤十一至步骤十二相同，相关参数和细节在此便不予赘述。
综上所述，本发明公开的形成超低介电常数介质层的方法，通过在CMP工艺后对第一介质层进行回刻蚀，以使得互连线的部分表面凸起于第一介质层的上表面，并旋涂双嵌段共聚物覆盖第一介质层的上表面以及互连线暴露的表面，然后对该双嵌段共聚物进行自组装处理形成交替布局的多条第一单体和多条第二单体，凸起于第一介质层表面的部分互连线成为自组装过程的指导图形，刻蚀去除第一单体后，以第二单体为掩膜对互连线间的介质进行刻蚀，以形成具有均匀、规则的空气间隙的超低介电常数介质层，从而有效改善了超低介电常数损伤，同时形成的强互连结构可以有效的降低电阻电容效应。
本领域技术人员应该理解，本领域技术人员在结合现有技术以及上述实施例可以实现所述变化例，在此不做赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。
以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (16)
1.一种形成超低介电常数介质层的方法，其特征在于，包括以下步骤：
提供一半导体结构，所述半导体结构包括衬底和位于所述衬底之上的第一介质层，且所述第一介质层中设置有若干互连线；
部分刻蚀所述第一介质层，以使得所述互连线的部分表面凸起于所述第一介质层的上表面；
旋涂双嵌段共聚物覆盖所述第一介质层的上表面以及所述互连线暴露的表面；
对所述双嵌段共聚物进行自组装处理，以形成交替布局的多条第一单体和多条第二单体，并去除所述多条第一单体；
以所述多条第二单体为掩膜刻蚀所述第一介质层，以于所述第一介质层中形成若干开口，并去除所述第二单体；
沉积第二刻蚀阻挡层，所述第二刻蚀阻挡层覆盖所述第一介质层的上表面以及所述互连线暴露的表面，以封闭所述开口形成纳米级间隙。
2.如权利要求1所述的形成超低介电常数介质层的方法，其特征在于，所述方法还包括：
于所述第一介质层之上形成硬质掩膜层，并回蚀所述硬质掩膜层以暴露所述互连线以及位于所述互连线之间的第一介质层的上表面；
以剩余的所述硬质掩膜层为掩膜刻蚀所述第一介质层，以使得所述互连线的部分表面凸起于所述第一介质层的上表面。
3.如权利要求1所述的形成超低介电常数介质层的方法，其特征在于，所述半导体结构还包括第一刻蚀阻挡层，所述第一刻蚀阻挡层位于所述衬底和所述第一介质层之间，以将所述衬底和所述第一介质层予以隔离。
4.如权利要求3所述的形成超低介电常数介质层的方法，其特征在于，所述半导体结构为单大马士革后端互联结构或双大马士革后端互联结构；
当所述半导体结构为单大马士革后端互联结构时，所述互连线依次贯穿所述第一介质层和所述第一刻蚀阻挡层并延伸至所述衬底中；
当所述半导体结构为双大马士革后端互联结构时，所述互连线嵌入设置于所述第一介质层中，并通过部分所述第一介质层将所述互连线与所述第一刻蚀阻挡层隔离。
5.如权利要求4所述的形成超低介电常数介质层的方法，其特征在于，当所述半导体结构为双大马士革后端互联结构时，所述方法还包括：
于所述衬底的上表面沉积所述第一刻蚀阻挡层后，在该第一刻蚀阻挡层的上表面制备所述第一介质层；
部分刻蚀所述第一介质层，以于所述第一介质层中形成若干第一凹槽，并通过部分所述第一介质层将所述若干第一凹槽与所述第一刻蚀阻挡层隔离；
于所述若干第一凹槽中充满金属后，对所述金属进行平坦化工艺，以在每个所述第一凹槽中形成一所述互连线。
6.如权利要求4所述的形成超低介电常数介质层的方法，其特征在于，当所述半导体结构为单大马士革后端互联结构时，所述方法还包括：
于所述衬底的上表面沉积所述第一刻蚀阻挡层后，在该第一刻蚀阻挡层的上表面制备所述第一介质层；
依次部分刻蚀所述第一介质层、所述第一刻蚀阻挡层至所述衬底中，以形成若干第二凹槽；
于所述若干第二凹槽中充满金属后，对所述金属进行平坦化工艺，以在每个所述第二凹槽中形成一所述互连线。
7.如权利要求3所述的形成超低介电常数介质层的方法，其特征在于，所述第一刻蚀阻挡层和/或所述第二刻蚀阻挡层的材质为二氧化硅、氮化硅、氮氧化硅、碳化硅以及含碳氮化硅中的一种或多种。
8.如权利要求1所述的形成超低介电常数介质层的方法，其特征在于，所述自组装处理包括：
对所述双嵌段共聚物进行退火处理，以使得所述双嵌段共聚物转变为交替布局的所述多条第一单体和所述多条第二单体。
9.如权利要求8所述的形成超低介电常数介质层的方法，其特征在于，在小于或等于200℃的温度条件下进行所述退火处理。
10.如权利要求1所述的形成超低介电常数介质层的方法，其特征在于，所述双嵌段共聚物为聚苯乙烯-聚甲基丙烯酸甲酯嵌段共聚物。
11.如权利要求10所述的形成超低介电常数介质层的方法，其特征在于，所述第一单体为聚甲基丙烯酸甲酯，所述第二单体为聚苯乙烯。
12.如权利要求1所述的形成超低介电常数介质层的方法，其特征在于，所述开口的直径为15-25nm。
13.如权利要求1所述的形成超低介电常数介质层的方法，其特征在于，采用基于C-F的干法刻蚀工艺以所述第二单体为掩膜刻蚀所述第一介质层。
14.如权利要求1所述的形成超低介电常数介质层的方法，其特征在于，所述开口的底部位于所述第一介质层中。
15.如权利要求1所述的形成超低介电常数介质层的方法，其特征在于，所述开口将所述刻蚀阻挡层的部分上表面予以暴露。
16.如权利要求1所述的形成超低介电常数介质层的方法，其特征在于，所述方法还包括：
沉积第二刻蚀阻挡层以将所述第一介质层的上表面以及所述互连线裸露的表面予以覆盖后，沉积第二介质层覆盖所述第二刻蚀阻挡层的上表面。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510058564.5A CN105990223B (zh) | 2015-02-04 | 2015-02-04 | 一种形成超低介电常数介质层的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510058564.5A CN105990223B (zh) | 2015-02-04 | 2015-02-04 | 一种形成超低介电常数介质层的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105990223A true CN105990223A (zh) | 2016-10-05 |
| CN105990223B CN105990223B (zh) | 2019-03-12 |
Family
ID=57037391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510058564.5A Active CN105990223B (zh) | 2015-02-04 | 2015-02-04 | 一种形成超低介电常数介质层的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105990223B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108321118A (zh) * | 2018-04-04 | 2018-07-24 | 睿力集成电路有限公司 | 导电层间介质空洞的制备方法和半导体器件 |
| CN111916424A (zh) * | 2019-05-10 | 2020-11-10 | 美光科技公司 | 形成电子装置的方法及相关电子装置及电子系统 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102299095A (zh) * | 2010-06-22 | 2011-12-28 | 中国科学院微电子研究所 | 层间介质层、具有该介质层的半导体器件及制造方法 |
| CN102683268A (zh) * | 2012-02-28 | 2012-09-19 | 上海华力微电子有限公司 | 具超低介电常数层间介电质的双大马士革结构的形成方法 |
| CN103515300A (zh) * | 2012-06-29 | 2014-01-15 | 中芯国际集成电路制造(上海)有限公司 | 金属互连工艺中形成空气间隙的制造方法 |
| CN103797066A (zh) * | 2011-09-23 | 2014-05-14 | Az电子材料美国公司 | 用于定向自组装嵌段共聚物的中性层组合物及其方法 |
-
2015
- 2015-02-04 CN CN201510058564.5A patent/CN105990223B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102299095A (zh) * | 2010-06-22 | 2011-12-28 | 中国科学院微电子研究所 | 层间介质层、具有该介质层的半导体器件及制造方法 |
| CN103797066A (zh) * | 2011-09-23 | 2014-05-14 | Az电子材料美国公司 | 用于定向自组装嵌段共聚物的中性层组合物及其方法 |
| CN102683268A (zh) * | 2012-02-28 | 2012-09-19 | 上海华力微电子有限公司 | 具超低介电常数层间介电质的双大马士革结构的形成方法 |
| CN103515300A (zh) * | 2012-06-29 | 2014-01-15 | 中芯国际集成电路制造(上海)有限公司 | 金属互连工艺中形成空气间隙的制造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108321118A (zh) * | 2018-04-04 | 2018-07-24 | 睿力集成电路有限公司 | 导电层间介质空洞的制备方法和半导体器件 |
| CN108321118B (zh) * | 2018-04-04 | 2023-10-13 | 长鑫存储技术有限公司 | 导电层间介质空洞的制备方法和半导体器件 |
| CN111916424A (zh) * | 2019-05-10 | 2020-11-10 | 美光科技公司 | 形成电子装置的方法及相关电子装置及电子系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105990223B (zh) | 2019-03-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10002784B2 (en) | Via corner engineering in trench-first dual damascene process | |
| US7396757B2 (en) | Interconnect structure with dielectric air gaps | |
| US10276377B2 (en) | Method for patterning interconnects | |
| CN104347476B (zh) | 一种半导体器件及其制造方法 | |
| US8894869B2 (en) | Lithography process using directed self assembly | |
| KR102303129B1 (ko) | 비아 투 그리드 패터닝의 오버레이 오류를 감소시키기 위한 방법 | |
| US11121027B2 (en) | High aspect ratio via etch using atomic layer deposition protection layer | |
| US9349689B2 (en) | Semiconductor devices including conductive features with capping layers and methods of forming the same | |
| CN108565216A (zh) | 双大马士革通孔工艺的返工方法 | |
| KR101422944B1 (ko) | 자가 정렬된 상호연결부들을 갖춘 반도체 디바이스 | |
| CN105990223A (zh) | 一种形成超低介电常数介质层的方法 | |
| KR20150014387A (ko) | 금속화 패턴 프로파일링을 위한 건식 에칭 방법 | |
| KR20050110538A (ko) | 유기성 플루오라이드 계열 완충 용액을 사용해서 반도체장치를 제조하는 방법들 | |
| US9831120B2 (en) | Semiconductor arrangement and method of making the same | |
| CN105990162B (zh) | 金属垫的形成方法 | |
| CN104282656B (zh) | 一种半导体器件及其制造方法 | |
| US20050045993A1 (en) | Semiconductor device with concave patterns in dielectric film and manufacturing method thereof | |
| CN104124161B (zh) | 栅极侧壁层的形成方法 | |
| CN104752317B (zh) | 一种半导体器件的制造方法 | |
| CN104347487A (zh) | 一种半导体器件的制造方法 | |
| CN109817566A (zh) | 具有基本上直的接触轮廓的半导体结构 | |
| CN105990111B (zh) | 半导体器件及其制作方法 | |
| JP2005079201A (ja) | 半導体装置およびその製造方法 | |
| CN105226005B (zh) | 双镶嵌结构的形成方法 | |
| CN102800626A (zh) | 双大马士革结构介电质膜刻蚀成型工艺的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |